Libero SoC Simulation
Torolàlana momba ny fananganana tranomboky
Sava lalana
Ny tanjon'ity antontan-taratasy ity dia ny mamaritra ny fomba fametrahana ny tontolo simulation amin'ny fampiasana tetikasa Libero SoC ho fampidirana. Ity tahirin-kevitra ity dia mifanandrify amin'ireo tranomboky efa nomanina ho ampiasaina amin'ny Libero SoC v11.9 sy ny famoahana rindrambaiko vaovao kokoa. Ny tranomboky nomena dia natambatra ho an'ny Verilog. Ny mpampiasa VHDL dia mila fahazoan-dàlana mamela ny simulation mifangaro.
Ny trano famakiam-boky simulation natambatra dia azo alaina amin'ireto fitaovana manaraka ireto:
- Aldec Active-HDL
- Aldec Riviera-PRO
- Cadence Incisive Enterprise sy Xcelium
- Siemens QuestaSim
- Synopsys VCS
Raha mangataka tranomboky ho an'ny simulator hafa, mifandraisa Fanohanana ara-teknika Microchip.
Libero SoC Integration
Libero SoC dia manohana simulation mampiasa ModelSim ME amin'ny famoronana run.do file. izany file dia ampiasain'ny ModelSim ME/ModelSim Pro ME mba hananganana sy hampandehanana ny simulation. Raha hampiasa fitaovana simulation hafa ianao dia afaka mamorona ny ModelSim ME/ModelSim Pro ME run.do ary manova ny script Tcl file hampiasa ny baiko mifanaraka amin'ny simulatoro.
1.1 Libero SoC Tcl File Taranaka (Mametraha fanontaniana)
Aorian'ny famoronana sy famoronana endrika ao amin'ny Libero SoC dia manomboka simulation ModelSim ME/ModelSim Pro ME eo ambanin'ny dingana famolavolana rehetra (presynth, postsynth, ary post-layout). Ity dingana ity dia miteraka ny run.do file ho an'ny ModelSim ME/ModelSim Pro ME isaky ny dingana famolavolana.
Zava-dehibe: Aorian'ny fanombohana ny hazakazaka simulation tsirairay dia ovao anarana ny run.do auto-generated file eo ambanin'ny lahatahiry simulation mba hisakanana an'i Libero SoC tsy handika izany file. Ho an'ny example, ny files dia azo soloina anarana ho presynth_run.do, postsynth_run.do ary postlayout_run.do.
Aldec Setup ho an'ny Active-HDL sy Riviera-Pro (Mametraha fanontaniana)
Ny run.do file ampiasain'ny ModelSim ME/ModelSim Pro ME dia azo ovaina sy ampiasaina amin'ny simulation amin'ny fampiasana ny simulators Aldec.
2.1 Variable tontolo iainana (Mametraha fanontaniana)
Apetraho amin'ny fahazoan-dàlanao ny fari-piainanao file toerana:
LM_LICENSE_FILE: tsy maintsy misy tondro mankany amin'ny mpizara fahazoan-dàlana.
2.2 Misintona Tranomboky natambatra (Mametraha fanontaniana)
Ampidino avy amin'ny Microchip ny tranomboky ho an'ny Aldec Active-HDL sy ny Aldec Riviera-PRO website.
2.3 Famadihana run.do ho an'ny simulation Aldec (Mametraha fanontaniana)
Ny run.do files novokarin'ny Libero SoC ho an'ny simulation mampiasa ny Active-HDL sy Riviera-Pro fitaovana dia azo ampiasaina amin'ny simulations mampiasa Active-HDL sy Riviera-Pro miaraka amin'ny fiovana tokana. Ity tabilao manaraka ity dia mitanisa ny baiko mitovy amin'ny Aldec ovaina ao amin'ny ModelSim run.do file.
Tabilao 2-1. Aldec Equivalent Commands
| ModelSim | Active-HDL |
| vlog | alog |
| vcom | acom |
| vlib | alib |
| vsim | asim |
| vmap | amap |
Ny manaraka dia toy nyample run.do mifandraika amin'ny simulators Aldec.
- Apetraho ny toerana misy ny lahatahiry miasa ankehitriny.
mametraka dsn - Mametraha anaran'ny tranomboky miasa, sarintany ny toerana misy azy, ary avy eo sariho ny toerana misy ny fianakaviana Microchip FPGA
trano famakiam-boky efa natambatra (ohatraample, SmartFusion2) izay anaovanao ny famolavolanao.
alib presynth
amap presynth presynth
amap SmartFusion2 - Angony ny HDL ilaina rehetra files ampiasaina amin'ny famolavolana miaraka amin'ny tranomboky ilaina.
alog –work presynth temp.v (ho an'ny Verilog)
alog –work presynth testbench.v
acom –work presynth temp.vhd (ho an'ny Vhdl)
acom –work presynth testbench.vhd - Simulate ny famolavolana.
asim –L SmartFusion2 –L presynth –t 1ps presynth.testbench
mihazakazaka 10us
2.4 Olana fantatra (Mametraha fanontaniana)
Ity fizarana ity dia mitanisa ireo olana fantatra sy fetra.
- Ny tranomboky natambatra amin'ny Riviera-PRO dia sehatra manokana (izany hoe ny tranomboky 64-bit dia tsy azo atao amin'ny sehatra 32-bit ary ny mifamadika amin'izany).
- Ho an'ny endrika misy SERDES/MDDR/FDDR, ampiasao ity safidy manaraka ity amin'ny run.do anao files rehefa manao simulation rehefa avy nanangona ny drafitr'izy ireo:
– Active-HDL: asim –o2
– Riviera-PRO: asim –O2 (ho an'ny presynth sy post-layout simulations) ary asim –O5 (ho an'ny post-layout simulations)
Ny setup Aldec ho an'ny Active-HDL sy Riviera-Pro dia manana ireto SAR miandry manaraka ireto. Raha mila fanazavana fanampiny dia mifandraisa Fanohanana ara-teknika Microchip. - SAR 49908 - Active-HDL: Error VHDL ho an'ny simulations block Math
- SAR 50627 - Riviera-PRO 2013.02: Fahadisoana simulation ho an'ny famolavolana SERDES
- SAR 50461 - Riviera-PRO: safidy asim -O2/-O5 amin'ny simulations
Fametrahana cadence incisive (Mametraha fanontaniana)
Mila mamorona script ianao file mitovy amin'ny ModelSim ME/ModelSim Pro ME run.do hampandehanana ny
Simulator Cadence Incisive. Araho ireto dingana ireto ary mamorona script file ho an'ny NCSim na ampiasao ny script file
nomena mba hanova ny ModelSim ME/ModelSim Pro ME run.do files ao amin'ny configuration files
ilaina ny fampandehanana ny simulations amin'ny fampiasana NCSim.
Zava-dehibe: Cadence dia nitsahatra ny famoahana dikan-teny vaovao an'ny Incisive Enterprise
simulator ary nanomboka nanohana simulator Xcelium.
3.1 Fiovaovan'ny tontolo iainana (Mametraha fanontaniana)
Mba hampandehanana ny simulator Cadence Incisive, amboary ireto fari-piainana manaraka ireto:
- LM_LICENSE_FILE: tsy maintsy ahitana tondro mankany amin'ny fahazoan-dàlana file.
- cds_root: tsy maintsy manondro ny toerana misy ny lahatahiry misy ny fametrahana Cadence Incisive.
- PATH: tsy maintsy manondro ny toerana misy ny bin eo ambanin'ny lahatahiry fitaovana tondroin'ny cds_root izany hoe,
$cds_root/tools/bin/64bit (ho an'ny milina 64-bit ary $ cds_root/tools/bin ho an'ny milina 32-bit).
Misy fomba telo hametrahana ny tontolon'ny simulation raha misy fifandimbiasana eo amin'ny rafitra fiasa 64-bit sy 32-bit:
Tranga 1: PATH Variable
Alefaso ity baiko manaraka ity:
mametraka lalana = (install_dir/tools/bin/64bit $path) ho an'ny milina 64bit ary
mametraka lalana = (install_dir/tools/bin $path) ho an'ny milina 32bit
Tranga 2: Mampiasa ny -64bit Command-line Option
Ao amin'ny baikon'ny baiko mamaritra ny safidy -64bit mba hiantsoana ny 64bit executable.
Tranga 3: Fametrahana ny fiovan'ny tontolo iainana INCA_64BIT na CDS_AUTO_64BIT
Ny variable INCA_64BIT dia raisina ho boolean. Azonao atao ny mametraka an'io variable io amin'ny sanda rehetra na amin'ny tady null.
setenv INCA_64BIT
Zava-dehibe: Ny Ny fiovan'ny tontolo iainana INCA_64BIT dia tsy misy fiantraikany amin'ny fitaovana Cadence hafa, toy ny fitaovana IC. Na izany aza, ho an'ny fitaovana Incisive, ny fari-piadidiana INCA_64BIT dia manafoana ny firafitry ny fari-piainana CDS_AUTO_64BIT. Raha napetraka ny fari-piainan'ny tontolo iainana INCA_64BIT, ny fitaovana Incisive rehetra dia mandeha amin'ny fomba 64-bit. setenv CDS_AUTO_64BIT MISY:INCA
Zava-dehibe: Ny Ny string INCA dia tsy maintsy amin'ny litera lehibe. Ny executable rehetra dia tsy maintsy atao amin'ny mode 32-bit na amin'ny mode 64-bit, aza apetraka ny fari-piadidiana hampiditra iray azo tanterahana, toy ny amin'ireto manaraka ireto:
setenv CDS_AUTO_64BIT INCLUDE:ncelab
Ny fitaovana Cadence hafa, toy ny fitaovana IC, dia mampiasa ny fari-piainan'ny tontolo iainana CDS_AUTO_64BIT mba hifehezana ny fifantenana ireo executable 32-bit na 64-bit. Ity tabilao manaraka ity dia mampiseho ny fomba ahafahanao mametraka ny variable CDS_AUTO_64BIT hampandehanana ny fitaovana Incisive sy ny fitaovana IC amin'ny fomba rehetra.
Tabilao 3-1. CDS_AUTO_64BIT Variables
| CDS_AUTO_64BIT Variable | Incisive Tools | IC Tools |
| setenv CDS_AUTO_64BIT REHETRA | 64 bit | 64 bit |
| setenv CDS_AUTO_64BIT TSY MISY | 32 bit | 32 bit |
| setenv CDS_AUTO_64BIT MISY:ic_binary | 64 bit | 32 bit |
| setenv CDS_AUTO_64BIT EXCLUDE:INCA | 32 bit | 64 bit |
Zava-dehibe: Ny fitaovana Incisive rehetra dia tsy maintsy atao amin'ny mode 32-bit na amin'ny mode 64-bit, aza mampiasa EXCLUDE hanilika ny executable manokana, toy ireto manaraka ireto: setenv CDS_AUTO_64BIT EXCLUDE:ncelab
Raha mametraka ny fari-piadidiana CDS_AUTO_64BIT ianao mba hanilihana ny fitaovana Incisive (setenv CDS_AUTO_64BIT EXCLUDE:INCA), ny fitaovana Incisive rehetra dia mandeha amin'ny fomba 32-bit. Na izany aza, ny safidy baikon'ny baiko -64bit dia manapaka ny fari-piainan'ny tontolo iainana.
Ny konfigurasi manaraka filemanampy anao hitantana ny angonao sy hifehy ny fiasan'ny fitaovana sy kojakoja simulation:
- Sarintany tranomboky file (cds.lib)—Mamaritra anarana lojika ho an'ny toerana misy anao.
- Tranomboky ary ampifandraiso amin'ny anaran'ny lahatahiry fizika.
- hiovaova file (hdl.var)—Mamaritana ny fari-piainana misy fiantraikany amin'ny fitondran-tenan'ny fitaovana sy kojakoja fanaovana simulation.
3.2 Misintona Tranomboky natambatra (Mametraha fanontaniana)
Ampidino ny tranomboky ho an'ny Cadence Incisive avy amin'ny Microsemi's website.
3.3 Famoronana ny soratra NCSim File (Mametraha fanontaniana)
Rehefa avy namorona dika mitovy amin'ny run.do files, ataovy ireto dingana ireto mba hampandehanana ny simulation anao amin'ny fampiasana NCSim:
- Mamorona cds.lib file izay mamaritra ny tranomboky azo idirana sy ny toerana misy azy. ny file mirakitra fanambarana izay manao sarintany ny anarana lozisialin'ny tranomboky mankany amin'ny lalan'ny lahatahiry ara-batana. Ho an'ny example, raha manao simulation presynth ianao dia ny cds.lib file dia voasoratra araka ny aseho amin'ity codeblock manaraka ity.
FANAMARIHANA presynth ./presynth
FARITRA COREAHBLITE_LIB ./COREAHBLITE_LIB
FANAMARIHANA smartfusion2 - Mamorona hdl.var file, fanitsiana tsy voatery file izay misy fari-pandaminana, izay mamaritra ny fomba amboarina ny tontolo iainanao. Ny variable manaraka files dia misy:
– Variables ampiasaina hamaritana ny tranombokin'ny asa izay itehirizan'ny mpanangom-bokatra ireo zavatra voaangona sy angon-drakitra hafa.
- Ho an'ny Verilog, variables (LIB_MAP, VIEW_MAP, WORK) izay ampiasaina hamaritana ny tranomboky sy views hikaroka rehefa mamaha tranga ny elaboratora.
- Variable mamela anao hamaritra ny compiler, elaborator, ary ny safidin'ny command-line simulator sy ny tohan-kevitra.
Raha misy simulation presynth example aseho etsy ambony, lazao fa manana RTL telo izahay files: av, bv, ary testbench.v, izay mila atambatra ho presynth, COREAHBLITE_LIB, ary tranomboky presynth. Ny hdl.var file azo soratana araka ny asehon'ity codeblock manaraka ity.
FAMARITANA NY ASA presynth
FAHAROA PROJECT_DIR files>
FITENY LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/av => presynth )
AFAKA LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/bv => COREAHBLITE_LIB )
FAMARO LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/testbench.v => presynth )
FAMARO LIB_MAP ($LIB_MAP, + => presynth ) - Angony ny famolavolana files mampiasa safidy ncvlog.
ncvlog +incdir+ –cdslib ./cds.lib –hdlvar ./hdl.var –logfile
ncvlog.log –fanavaozana –linedebug av bv testbench.v - Hamafiso ny famolavolana mampiasa ncelab. Ny elaborator dia manangana ambaratongam-drafitra mifototra amin'ny fampahafantarana momba ny fametrahana sy ny fandrindrana ao amin'ny famolavolana, mametraka fifandraisana famantarana, ary manisa ny sanda voalohany ho an'ny zavatra rehetra ao amin'ny famolavolana. Ny ambaratongam-drafitra novolavolaina dia voatahiry ao anaty snapshot simulation, izay fanehoana ny endrikao izay ampiasain'ny simulator hampandehanana ny simulation.
ncelab –Message –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncelab.log –errormax 15 –
fidirana + rwc –status worklib. : module
Famelabelarana mandritra ny simulation post-layout
Raha misy simulation post-layout, voalohany ny SDF file Mila amboarina alohan'ny hamolavolana ny baiko ncsdfc.
ncsdfcfileanarana>.sdf –outputfileanarana>.sdf.X
Ampiasao mandritra ny famelabelarana ny vokatra SDF natambatra miaraka amin'ny safidy –autosdf araka ny aseho amin'ity codeblock manaraka ity.
ncelab -autosdf –Message –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncelab.log –errormax
15 – fidirana + rwc –status worklib. : module –sdf_cmd_file ./
sdf_cmd_file
Ny sdf_cmd_file dia tsy maintsy aseho amin'ity codeblock manaraka ity.
COMPILED_SDF_FILE = “ file>” - Simulate mampiasa ncsim. Aorian'ny famelabelarana dia misy snapshot simulation noforonina, izay entin'ny ncsim ho an'ny simulation. Azonao atao ny mihazakazaka amin'ny mode batch na mode GUI.
ncsim –Message –batch/-gui –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncsim.log –
errormax 15 -status worklib. : module
Zava-dehibe: Ireo dingana telo etsy ambony ireo amin'ny fanangonana, famelabelarana ary simulation dia azo apetraka ao anaty script shell file ary avy amin'ny command-line. Raha tokony hampiasa ireo dingana telo ireo, ny famolavolana dia azo alaina amin'ny dingana iray amin'ny fampiasana ncverilog na irun safidy araka ny aseho amin'ity codeblock manaraka ity.
ncverilog +incdir+ -cdslib ./cds.lib –hdlvar ./hdl.var
fileampiasaina amin'ny famolavolana>
irun +incdir+ -cdslib ./cds.lib –hdlvar ./hdl.var files
ampiasaina amin'ny famolavolana>
3.3.1 Olana fantatra (Mametraha fanontaniana)
Testbench Workaround
Ny fampiasana ity fanambarana manaraka ity mba hamaritana ny faharetan'ny famantaranandro ao amin'ny testbench novokarin'ny mpampiasa, na ny testbench default novokarin'ny Libero SoC dia tsy miasa amin'ny NCSim.
hatrany @(SYSCLK)
#(SYSCLK_PERIOD / 2.0) SYSCLK <= !SYSCLK;
Ovao toy izao manaraka izao ny fanaovana simulation:
foana #(SYSCLK_PERIOD / 2.0) SYSCLK = ~SYSCLK;
Zava-dehibe: Nangonina Ny tranomboky ho an'ny NCSim dia sehatra manokana (izany hoe ny tranomboky 64 bit dia tsy mifanaraka amin'ny sehatra 32 bit ary ny mifamadika amin'izany).
Postsynth sy Post-layout Simulations Mampiasa MSS sy SERDES Raha manao simulation postsynth amin'ny drafitra misy ny MSS block na ny simulation post-layout amin'ny famolavolana mampiasa SERDES, dia tsy mandeha ny simulation BFM raha toa ny safidy -libmap.
tsy voalaza mandritra ny famelabelarana. Izany dia satria mandritra ny famelabelarana, ny MSS dia voavaha avy amin'ny tranombokin'ny asa (noho ny fatoran'ny default ary ny worklib dia postsynth/post-layout) izay tsy misy afa-tsy Fixed Function.
Ny baiko ncelab dia tsy maintsy soratana araka ny aseho amin'ity sakana kaody manaraka ity mba hamahana ny MSS
sakana avy amin'ny tranomboky voarindra SmartFusion2.
ncelab -libmap lib.map -libverbose -Message -access +rwc cfg1
ary ny lib.map file dia tokony ho toy izao manaraka izao:
config cfg1;
famolavolana ;
default liblist smartfusion2 ;
endconfig
Izany dia mamaha ny sela rehetra ao amin'ny tranomboky SmartFusion2 alohan'ny hijerena ao amin'ny tranombokin'ny asa izany hoe postsynth/post-layout.
Ny safidy -libmap dia azo ampiasaina amin'ny alàlan'ny famelabelarana ho an'ny simulation rehetra (presynth, postsynth, ary post-layout). Izany dia misoroka ny olana simulation izay ateraky ny famahana ny tranga avy amin'ny tranomboky.
ncelab: *F,INTERR: FANISIANANA ANATINY
Ity maningana fitaovana ncelab ity dia fampitandremana ho an'ny endrika misy FDDR ao amin'ny SmartFusion 2 sy IGLOO 2 mandritra ny simulation postsynth sy post-layout mampiasa safidy –libmap.
Zava-dehibe: Ity olana ity dia notaterina tamin'ny ekipa mpanohana Cadence (SAR 52113).
3.4 Sample Tcl sy Shell Script Files (Mametraha fanontaniana)
Manaraka files no configuration fileilaina amin'ny fametrahana ny famolavolana sy ny script shell file ho an'ny fampandehanana ny baiko NCSim.
Cds.lib
NE smartfusion2 /scratch/krydor/tmpspace/users/me/nc-vlog64/SmartFusion2
FARITRA COREAHBLITE_LIB ./COREAHBLITE_LIB
FANAMARIHANA presynth ./presynth
Hdl.var
FAMARITANA NY ASA presynth
FARIVO PROJECT_DIR /scratch/krydor/tmpspace/sqausers/me/3rd_party_simulators/Cadence/IGLOO2/
ENVM/M2GL050/envm_fic1_ser1_v/eNVM_fab_master
AFAKA LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_addrdec.v => COREAHBLITE_LIB )
AFAKA LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_defaultslavesm.v => COREAHBLITE_LIB )
AFAKA LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_masterstagev => COREAHBLITE_LIB )
AFAKA LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_slavearbiter.v => COREAHBLITE_LIB )
AFAKA LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_slavestagev => COREAHBLITE_LIB )
AFAKA LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_matrix2x16.v => COREAHBLITE_LIB )
AFAKA LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite.v => COREAHBLITE_LIB )
AFAKA LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB/CCC_0/SB_CCC_0_FCCC.v =>
presynth)
FAMARO LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreConfigMaster/
2.0.101/rtl/vlog/core/coreconfigmaster.v => presynth )
AFAKA LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreConfigP/4.0.100/rtl/
vlog/core/coreconfigp.v => presynth )
AFAKA LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreResetP/5.0.103/rtl/
vlog/core/coreresetp_pcie_hotreset.v => presynth )
AFAKA LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreResetP/5.0.103/rtl/
vlog/core/coreresetp.v => presynth )
FITENY LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB/FABOSC_0/SB_FABOSC_0_OSC.v =>
presynth)
FITENY LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB_HPMS/SB_HPMS.v => presynth )
FITENY LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB/SB.v => presynth )
FITENY LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/SERDES_IF_0/
SB_top_SERDES_IF_0_SERDES_IF.v => presynth )
FITENY LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/SB_top.v => presynth )
FITENY LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/testbench.v => presynth )
FAMARO LIB_MAP ($LIB_MAP, + => presynth )
Commands.csh
ncvlog +incdir+../../component/work/SB_top -cdslib ./cds.lib -hdlvar ./hdl.var -logfile
ncvlog.log -errormax 15 -fanavaozana -linedebug
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_addrdec.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/
coreahblite_defaultslavesm.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_masterstagev
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_slavearbiter.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_slavestagev
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_matrix2x16.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite.v
../../component/work/SB/CCC_0/SB_CCC_0_FCCC.v
../../component/Actel/DirectCore/CoreConfigMaster/2.0.101/rtl/vlog/core/coreconfigmaster.v
../../component/Actel/DirectCore/CoreConfigP/4.0.100/rtl/vlog/core/coreconfigp.v
../../component/Actel/DirectCore/CoreResetP/5.0.103/rtl/vlog/core/coreresetp_pcie_hotreset.v
../../component/Actel/DirectCore/CoreResetP/5.0.103/rtl/vlog/core/coreresetp.v
../../component/work/SB/FABOSC_0/SB_FABOSC_0_OSC.v ../../component/work/SB_HPMS/SB_HPMS.v
../../component/work/SB/SB.v ../../component/work/SB_top/SERDES_IF_0/
SB_TOP_SERDES_IF_0_SERDES_IF.v
../../component/work/SB_top/SB_top.v ../../component/work/SB_top/testbench.v
ncelab -Message -cdslib ./cds.lib -hdlvar ./hdl.var
-work presynth -logfile ncelab.log -errormax 15 -access +rwc -status presynth.testbench:module
ncsim -Message -batch -cdslib ./cds.lib -hdlvar ./
hdl.var -logfile ncsim.log -errormax 15 -status presynth.testbench:module
3.5 Automation (Mametraha fanontaniana)
Ity script manaraka ity file manova ny ModelSim run.do files amin'ny configuration fileIlaina ny manao simulation amin'ny fampiasana NCSim.
teny File Fampiasana
perl cadence_parser.pl presynth_run.do postsynth_run.do
postlayout_run.do Microsemi_Family
Toerana_amin'ny_Cadence_fitehirizam-boky
Cadence_parser.pl
#!/usr/bin/perl -w
###################################################### ##############################################
##################
#Fampiasana: perl questa_parser.pl presynth_run.do postsynth_run.do postlayout_run.do
Microsemi_Family Precompiled_Libraries_location#
###################################################### ##############################################
##################
mampiasa POSIX;
mampiasa henjana;
ny ($presynth, $postsynth, $postlayout, $family, $lib_location) = @ARGV;
&questa_parser($presynth, $family, $lib_location);
&questa_parser($postsynth, $family, $lib_location);
&questa_parser($postlayout, $family, $lib_location);
sub questa_parser {
ny $ModelSim_run_do = $_[0];
ny $actel_family = $_[1];
ny $lib_location = $_[2];
ny $state;
raha (-e “$ModelSim_run_do” )
{
misokatra (INFILE, "$ModelSim_run_do");
ny @ModelSim_run_do =FILE>;
ny $ line;
raha ($ModelSim_run_do =~ m/(presynth)/)
{
`mkdir QUESTA_PRESYNTH`;
misokatra (OUTFILE,”>QUESTA_PRESYNTH/presynth_questa.do”);
$ fanjakana = $1;
} elsif ($ModelSim_run_do =~ m/(postsynth)/)
{
`mkdir QUESTA_POSTSYNTH`;
misokatra (OUTFILE,”>QUESTA_POSTSYNTH/postsynth_questa.do”);
$ fanjakana = $1;
} elsif ($ModelSim_run_do =~ m/(postlayout)/ )
{
`mkdir QUESTA_POSTLAYOUT`;
misokatra (OUTFILE,”>QUESTA_POSTLAYOUT/postlayout_questa.do”);
$ fanjakana = $1;
} hafa
{
print "Diso Input nomena ny file\n”;
print "#Fampiasana: perl questa_parser.pl presynth_run.do postsynth_run.do postlayout_run.do
\"Libraries_location\"\n";
}
foreach $line (@ModelSim_run_do)
{
# Hetsika ankapobeny
$line =~ s/..\/designer.*simulation\///g;
$line =~ s/$state/$state\_questa/g;
#kopia vita pirintyFILE “$line \n”;
raha ($line =~ m/vmap\s+.*($actel_family)/)
{
kopia vita pirintyFILE "vmap $actel_family \"$lib_location\"\n";
} elsif ($line =~ m/vmap\s+(.*._LIB)/)
{
$line =~ s/..\/component/..\/..\/component/g;
kopia vita pirintyFILE “$line \n”;
} elsif ($line =~ m/vsim/)
{
$line =~ s/vsim/vsim -novopt/g;
kopia vita pirintyFILE “$line \n”;
} hafa
{
kopia vita pirintyFILE “$line \n”;
}
}
akaiky (INFILE);
akaiky (OUTFILE);
} hafa {
print "Tsy misy ny $ModelSim_run_do. Avereno indray ny simulation \n”;
}
}
Fametrahana Cadence Xcelium (Microchip Login)
Mila mamorona script ianao file mitovy amin'ny ModelSim ME/ModelSim Pro ME run.do hampandehanana ny simulator Cadence Xcelium. Araho ireto dingana ireto ary mamorona script file ho an'ny Xcelium na ampiasao ny script file nomena mba hanova ny ModelSim ME/ModelSim Pro ME run.do files ao amin'ny configuration fileIlaina ny manao simulation mampiasa Xcelium.
4.1 Fiovaovan'ny tontolo iainana (Mametraha fanontaniana)
Mba hampandehanana ny Cadence Xcelium, amboary ireto fari-piainan'ny tontolo iainana manaraka ireto:
- LM_LICENSE_FILE: tsy maintsy ahitana tondro mankany amin'ny fahazoan-dàlana file.
- cds_root: tsy maintsy manondro ny toerana misy ny lahatahiry misy ny fametrahana ny Cadence Incisive.
- PATH: tsy maintsy manondro ny toerana misy ny bin eo ambanin'ny lahatahiry fitaovana tondroin'ny cds_root (ie
$cds_root/tools/bin/64bit (ho an'ny milina 64 bit ary $ cds_root/tools/bin ho an'ny 32 bit
milina).
Misy fomba telo hametrahana ny tontolon'ny simulation raha misy fifandimbiasana eo amin'ny rafitra fiasa 64-bit sy 32-bit:
Tranga 1: PATH Variable
mametraka lalana = (install_dir/tools/bin/64bit $path) ho an'ny milina 64bit ary
mametraka lalana = (install_dir/tools/bin $path) ho an'ny milina 32bit
Tranga 2: Mampiasa ny -64bit Command-line Option
Ao amin'ny baikon'ny baiko mamaritra -64bit safidy mba hiantsoana ny 64-bit executable.
Tranga 3: Fametrahana ny fiovan'ny tontolo iainana INCA_64BIT na CDS_AUTO_64BIT
Ny variable INCA_64BIT dia raisina ho boolean. Azonao atao ny mametraka an'io variable io amin'ny sanda rehetra na amin'ny null
tady.
setenv INCA_64BIT
Zava-dehibe: Ny Ny fiovan'ny tontolo iainana INCA_64BIT dia tsy misy fiantraikany amin'ny fitaovana Cadence hafa, toy ny fitaovana IC. Na izany aza, ho an'ny fitaovana Incisive, ny fari-piadidiana INCA_64BIT dia manafoana ny fandrindrana ny fari-piainana CDS_AUTO_64BIT. Raha ny fari-piainana INCA_64BIT dia et, ny fitaovana Incisive rehetra dia mandeha amin'ny fomba 64-bit.
setenv CDS_AUTO_64BIT MISY:INCA
Zava-dehibe: Ny Ny string INCA dia tsy maintsy amin'ny litera lehibe. Ny executable rehetra dia tsy maintsy atao amin'ny mode 2-bit na amin'ny mode 64-bit, aza apetraka ny fari-piadidiana hampiditra iray azo tanterahana, toy ny amin'ireto manaraka ireto:
setenv CDS_AUTO_64BIT INCLUDE:ncelab
Ny fitaovana Cadence hafa, toy ny fitaovana IC, dia mampiasa ny fari-piainan'ny tontolo iainana CDS_AUTO_64BIT mba hifehezana ny fifantenana ireo executable 32-bit na 64-bit. Ity tabilao manaraka ity dia mampiseho ny fomba ahafahanao mametraka ny variable CDS_AUTO_64BIT hampandehanana ny fitaovana Incisive sy ny fitaovana IC amin'ny fomba rehetra.
Tabilao 4-1. CDS_AUTO_64BIT Variables
| CDS_AUTO_64BIT Variable | Incisive Tools | IC Tools |
| setenv CDS_AUTO_64BIT REHETRA | 64-bit | 64-bit |
| setenv CDS_AUTO_64BIT TSY MISY | 32-bit | 32-bit |
| setenv CDS_AUTO_64BIT EXCLUDE:ic_binary |
64-bit | 32-bit |
| setenv CDS_AUTO_64BIT EXCLUDE:INCA | 32-bit | 64-bit |
Zava-dehibe: Ny fitaovana Incisive rehetra dia tsy maintsy atao amin'ny fomba 32-bit na amin'ny maody 64-bit, aza mampiasa EXCLUDE hanilihana executable manokana, toy ireto manaraka ireto:
setenv CDS_AUTO_64BIT EXCLUDE:ncelab
Raha mametraka ny fari-piadidiana CDS_AUTO_64BIT ianao hanilika ny fitaovana Incisive (setenv
CDS_AUTO_64BIT EXCLUDE:INCA), ny fitaovana Incisive rehetra dia mandeha amin'ny fomba 32-bit. Na izany aza, ny
-64bit safidy andalana baiko manafoana ny tontolo iainana miovaova.
Ny konfigurasi manaraka filemanampy anao hitantana ny angonao sy hifehy ny fiasan'ny fitaovana sy kojakoja simulation:
- Sarintany tranomboky file (cds.lib) dia mamaritra anarana lojika ho an'ny toerana misy ny famolavolanao.
- Tranomboky ary ampifandraiso amin'ny anaran'ny lahatahiry fizika.
- hiovaova file (hdl.var) dia mamaritra ny fari-piainana misy fiantraikany amin'ny fihetsiky ny fitaovana sy kojakoja simulation.
4.2 Misintona Tranomboky natambatra (Mametraha fanontaniana)
Ampidino ny tranomboky ho an'ny Cadence Xcelium avy amin'ny Microsemi's website.
4.3 Mamorona ny script Xcelium file (Mametraha fanontaniana)
Rehefa avy namorona dika mitovy amin'ny run.do files, ataovy ireto dingana manaraka ireto mba hampandehanana ny simulation-nao amin'ny alàlan'ny script Xcelium file.
- Mamorona cds.lib file izay mamaritra ny tranomboky azo idirana sy ny toerana misy azy.
ny file mirakitra fanambarana izay manao sarintany ny anarana lozisialin'ny tranomboky mankany amin'ny lalan'ny lahatahiry ara-batana. Ho an'ny example, raha manao simulation presynth ianao dia ny cds.lib file azo soratana araka ny asehon'ity codeblock manaraka ity.
FANAMARIHANA presynth ./presynth
FARITRA COREAHBLITE_LIB ./COREAHBLITE_LIB
FANAMARIHANA smartfusion2 - Mamorona hdl.var file izay config tsy voatery file izay misy fari-pandaminana, izay mamaritra ny fomba amboarina ny tontolo iainanao. Anisan'izany ny:
– Variables ampiasaina hamaritana ny tranombokin'ny asa izay itehirizan'ny mpanangom-bokatra ireo zavatra voaangona sy angon-drakitra hafa.
- Ho an'ny Verilog, variables (LIB_MAP, VIEW_MAP, WORK) izay ampiasaina hamaritana ny tranomboky sy views hikaroka rehefa mamaha tranga ny elaboratora.
- Variable mamela anao hamaritra ny compiler, elaborator, ary ny safidin'ny command-line simulator sy ny tohan-kevitra.
Raha misy simulation presynth example aseho etsy ambony, lazao fa manana 3 RTL isika files av, bv, ary testbench.v, izay mila atambatra ho presynth, COREAHBLITE_LIB, ary tranomboky presynth. Ny hdl.var file azo soratana araka ny asehon'ity codeblock manaraka ity.
FAMARITANA NY ASA presynth
FAHAROA PROJECT_DIR files>
FITENY LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/av => presynth )
AFAKA LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/bv => COREAHBLITE_LIB )
FAMARO LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/testbench.v => presynth )
FAMARO LIB_MAP ($LIB_MAP, + => presynth ) - Angony ny famolavolana files mampiasa safidy ncvlog.
xmvlog +incdir+ –cdslib ./cds.lib –hdlvar ./hdl.var –logfile
ncvlog.log –fanavaozana –linedebug av bv testbench.v - Hamafiso ny famolavolana mampiasa ncelab. Ny elaborator dia manangana ambaratongam-drafitra mifototra amin'ny fampahafantarana momba ny fametrahana sy ny fandrindrana ao amin'ny famolavolana, mametraka fifandraisana famantarana, ary manisa ny sanda voalohany ho an'ny zavatra rehetra ao amin'ny famolavolana. Ny ambaratongam-drafitra novolavolaina dia voatahiry ao anaty snapshot simulation, izay fanehoana ny endrikao izay ampiasain'ny simulator hampandehanana ny simulation.
Xcelium –Message –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncelab.log –errormax 15 –
fidirana + rwc –status worklib. : module
Famelabelarana mandritra ny simulation post-layout
Raha misy simulation post-layout, voalohany ny SDF file Mila amboarina alohan'ny hamolavolana ny baiko ncsdfc.
Xceliumfileanarana>.sdf –outputfileanarana>.sdf.X
Ampiasao mandritra ny famelabelarana ny vokatra SDF natambatra miaraka amin'ny safidy –autosdf araka ny aseho amin'ity codeblock manaraka ity.
xmelab -autosdf –Message –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncelab.log –errormax
15 – fidirana + rwc –status worklib. : module –sdf_cmd_file ./
sdf_cmd_file
Ny sdf_cmd_file dia tsy maintsy aseho amin'ity codeblock manaraka ity.
COMPILED_SDF_FILE = “ file>” - Simulate mampiasa Xcelium. Aorian'ny famelabelarana dia misy snapshot simulation noforonina izay entin'ny Xcelium ho an'ny simulation. Izany dia azo atao amin'ny batch mode na GUI mode.
xmsim –Message –batch/-gui –cdslib ./cds.lib –hdlvar ./hdl.var –logfile xmsim.log –
errormax 15 -status worklib. : module
Fametrahana Cadence Xcelium
Zava-dehibe: Rehetra ireo dingana telo etsy ambony amin'ny fanangonana, famelabelarana ary simulation dia azo apetraka ao anaty script shell file ary avy amin'ny command-line. Raha tokony hampiasa ireo dingana telo ireo, ny famolavolana dia azo alaina amin'ny dingana iray amin'ny fampiasana safidy ncverilog na xrun araka ny aseho amin'ity codeblock manaraka ity.
xmverilog +incdir+ -cdslib ./cds.lib –hdlvar ./hdl.var
fileampiasaina amin'ny famolavolana>
xrun +incdir+ -cdslib ./cds.lib –hdlvar ./hdl.var files
ampiasaina amin'ny famolavolana>
4.3.1 Olana fantatra (Mametraha fanontaniana)
Testbench Workaround
Ny fampiasana ity fanambarana manaraka ity mba hamaritana ny faharetan'ny famantaranandro ao amin'ny testbench novokarin'ny mpampiasa na ny testbench default novokarin'ny Libero SoC dia tsy miasa amin'ny Xcelium.
hatrany @(SYSCLK)
#(SYSCLK_PERIOD / 2.0) SYSCLK <= !SYSCLK;
Ovao toy izao manaraka izao ny fanaovana simulation:
foana #(SYSCLK_PERIOD / 2.0) SYSCLK = ~SYSCLK;
Zava-dehibe: Ny tranomboky natambatra ho an'ny Xcelium dia sehatra manokana (izany hoe ny tranomboky 64 bit dia tsy mifanaraka amin'ny sehatra 32 bit ary ny mifamadika amin'izany).
Simulations Postsynth sy Post-layout mampiasa MSS sy SERDES
Raha manao simulation postsynth amin'ny endrika misy sakana MSS, na simulation post-layout amin'ny famolavolana mampiasa SERDES, dia tsy mandeha ny simulation BFM raha toa ka tsy voafaritra ny safidy -libmap mandritra ny famelabelarana. Izany dia satria mandritra ny famelabelarana, ny MSS dia voavaha avy amin'ny tranombokin'ny asa (noho ny fatoran'ny default ary ny worklib dia postsynth/post-layout) izay tsy misy afa-tsy Fixed Function.
Ny baiko ncelab dia tsy maintsy soratana araka ny aseho amin'ity bloc code manaraka ity mba hamahana ny sakana MSS avy amin'ny tranomboky SmartFusion2 precompiled.
xmelab -libmap lib.map -libverbose -Message -access +rwc cfg1
ary ny lib.map file dia tokony ho toy izao manaraka izao:
config cfg1;
famolavolana ;
default liblist smartfusion2 ;
endconfig
Tsy maintsy mamaha ny sela ao amin'ny tranomboky SmartFusion2 izany alohan'ny hijerena ao amin'ny tranombokin'ny asa izany hoe postsynth/post-layout.
Ny safidy -libmap dia azo ampiasaina amin'ny alàlan'ny famelabelarana isaky ny simulation (presynth, postsynth ary post-layout). Izany dia misoroka ny olana simulation izay ateraky ny famahana ny tranga avy amin'ny tranomboky.
xmelab: *F,INTERR: FANISIANANA ANATINY
Ity maningana fitaovana ncelab ity dia fampitandremana ho an'ny endrika misy FDDR ao amin'ny SmartFusion2 sy IGLOO2
mandritra ny simulation postsynth sy post-layout mampiasa safidy -libmap.
Zava-dehibe: Ity olana ity dia notaterina tamin'ny ekipa mpanohana Cadence (SAR 52113).
4.4 Sample Tcl sy script shell files (Mametraha fanontaniana)
Manaraka files no configuration fileilaina amin'ny fametrahana ny famolavolana sy ny script shell file ho an'ny fampandehanana ny baiko Xcelium.
Cds.lib
FANAMARIHANA smartfusion2 /scratch/krydor/tmpspace/users/me/nc-vlog64/SmartFusion2
FARITRA COREAHBLITE_LIB ./COREAHBLITE_LIB
FANAMARIHANA presynth ./presynth
Hdl.var
FAMARITANA NY ASA presynth
FARIVO PROJECT_DIR /scratch/krydor/tmpspace/sqausers/me/3rd_party_simulators/Cadence/IGLOO2/
ENVM/M2GL050/envm_fic1_ser1_v/eNVM_fab_master
AFAKA LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_addrdec.v => COREAHBLITE_LIB )
AFAKA LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_defaultslavesm.v => COREAHBLITE_LIB )
AFAKA LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_masterstagev => COREAHBLITE_LIB )
AFAKA LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_slavearbiter.v => COREAHBLITE_LIB )
AFAKA LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_slavestagev => COREAHBLITE_LIB )
AFAKA LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_matrix2x16.v => COREAHBLITE_LIB )
AFAKA LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite.v => COREAHBLITE_LIB )
AFAKA LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB/CCC_0/SB_CCC_0_FCCC.v =>
presynth)
FAMARO LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreConfigMaster/
2.0.101/rtl/vlog/core/coreconfigmaster.v => presynth )
AFAKA LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreConfigP/4.0.100/rtl/
vlog/core/coreconfigp.v => presynth )
AFAKA LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreResetP/5.0.103/rtl/
vlog/core/coreresetp_pcie_hotreset.v => presynth )
AFAKA LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreResetP/5.0.103/rtl/
vlog/core/coreresetp.v => presynth )
FITENY LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB/FABOSC_0/SB_FABOSC_0_OSC.v =>
presynth)
FITENY LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB_HPMS/SB_HPMS.v => presynth )
FITENY LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB/SB.v => presynth )
FITENY LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/SERDES_IF_0/
SB_top_SERDES_IF_0_SERDES_IF.v => presynth )
FITENY LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/SB_top.v => presynth )
FITENY LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/testbench.v => presynth )
FAMARO LIB_MAP ($LIB_MAP, + => presynth )
Commands.csh
ncvlog +incdir+../../component/work/SB_top -cdslib ./cds.lib -hdlvar ./hdl.var -logfile
ncvlog.log -errormax 15 -fanavaozana -linedebug
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_addrdec.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/
coreahblite_defaultslavesm.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_masterstagev
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_slavearbiter.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_slavestagev
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_matrix2x16.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite.v
../../component/work/SB/CCC_0/SB_CCC_0_FCCC.v
../../component/Actel/DirectCore/CoreConfigMaster/2.0.101/rtl/vlog/core/coreconfigmaster.v
../../component/Actel/DirectCore/CoreConfigP/4.0.100/rtl/vlog/core/coreconfigp.v
../../component/Actel/DirectCore/CoreResetP/5.0.103/rtl/vlog/core/coreresetp_pcie_hotreset.v
../../component/Actel/DirectCore/CoreResetP/5.0.103/rtl/vlog/core/coreresetp.v
../../component/work/SB/FABOSC_0/SB_FABOSC_0_OSC.v ../../component/work/SB_HPMS/SB_HPMS.v
../../component/work/SB/SB.v ../../component/work/SB_top/SERDES_IF_0/
SB_TOP_SERDES_IF_0_SERDES_IF.v
../../component/work/SB_top/SB_top.v ../../component/work/SB_top/testbench.v
ncelab -Message -cdslib ./cds.lib -hdlvar ./hdl.var
-work presynth -logfile ncelab.log -errormax 15 -access +rwc -status presynth.testbench:module
ncsim -Message -batch -cdslib ./cds.lib -hdlvar ./
hdl.var -logfile ncsim.log -errormax 15 -status presynth.testbench:module
4.5 Automation (Microchip Login)
Ity script manaraka ity file manova ny ModelSim run.do files amin'ny configuration fileIlaina ny manao simulation mampiasa Xcelium.
teny File Fampiasana
perl cadence_parser.pl presynth_run.do postsynth_run.do
postlayout_run.do Microsemi_Family
Toerana_amin'ny_Cadence_fitehirizam-boky
Cadence_parser.pl
#!/usr/bin/perl -w
###################################################### ##############################################
##################
#Fampiasana: perl questa_parser.pl presynth_run.do postsynth_run.do postlayout_run.do
Microsemi_Family Precompiled_Libraries_location#
###################################################### ##############################################
##################
mampiasa POSIX;
mampiasa henjana;
ny ($presynth, $postsynth, $postlayout, $family, $lib_location) = @ARGV;
&questa_parser($presynth, $family, $lib_location);
&questa_parser($postsynth, $family, $lib_location);
&questa_parser($postlayout, $family, $lib_location);
sub questa_parser {
ny $ModelSim_run_do = $_[0];
ny $actel_family = $_[1];
ny $lib_location = $_[2];
ny $state;
raha (-e “$ModelSim_run_do” )
{
misokatra (INFILE, "$ModelSim_run_do");
ny @ModelSim_run_do =FILE>;
ny $ line;
raha ($ModelSim_run_do =~ m/(presynth)/)
{
`mkdir QUESTA_PRESYNTH`;
misokatra (OUTFILE,”>QUESTA_PRESYNTH/presynth_questa.do”);
$ fanjakana = $1;
} elsif ($ModelSim_run_do =~ m/(postsynth)/)
{
`mkdir QUESTA_POSTSYNTH`;
misokatra (OUTFILE,”>QUESTA_POSTSYNTH/postsynth_questa.do”);
$ fanjakana = $1;
} elsif ($ModelSim_run_do =~ m/(postlayout)/ )
{
`mkdir QUESTA_POSTLAYOUT`;
misokatra (OUTFILE,”>QUESTA_POSTLAYOUT/postlayout_questa.do”);
$ fanjakana = $1;
} hafa
{
print "Diso Input nomena ny file\n”;
print "#Fampiasana: perl questa_parser.pl presynth_run.do postsynth_run.do postlayout_run.do
\"Libraries_location\"\n";
}
foreach $line (@ModelSim_run_do)
{
# Hetsika ankapobeny
$line =~ s/..\/designer.*simulation\///g;
$line =~ s/$state/$state\_questa/g;
#kopia vita pirintyFILE “$line \n”;
raha ($line =~ m/vmap\s+.*($actel_family)/)
{
kopia vita pirintyFILE "vmap $actel_family \"$lib_location\"\n";
} elsif ($line =~ m/vmap\s+(.*._LIB)/)
{
$line =~ s/..\/component/..\/..\/component/g;
kopia vita pirintyFILE “$line \n”;
} elsif ($line =~ m/vsim/)
{
$line =~ s/vsim/vsim -novopt/g;
kopia vita pirintyFILE “$line \n”;
} hafa
{
kopia vita pirintyFILE “$line \n”;
}
}
akaiky (INFILE);
akaiky (OUTFILE);
} hafa {
print "Tsy misy ny $ModelSim_run_do. Avereno indray ny simulation \n”;
}
}
Siemens QuestaSim Setup/ModelSim Setup (Mametraha fanontaniana)
Ny run.do files, novokarin'ny Libero SoC ho an'ny simulation mampiasa ny ModelSim Microsemi Editions, dia azo ampiasaina amin'ny simulation amin'ny fampiasana ny QuestaSim / ModelSim SE / DE / PE miaraka amin'ny fiovana tokana. Ao amin'ny ModelSim ME/ModelSim Pro ME run.do file, mila ovaina ny toeran'ny tranomboky efa natambatra.
Zava-dehibe:
Amin'ny alàlan'ny default, ny fitaovana simulation ankoatry ny ModelSim Pro ME dia manao fanatsarana ny famolavolana mandritra ny simulation izay mety hisy fiantraikany amin'ny fahitana amin'ny artifact simulation toy ny zavatra famolavolana sy ny fanentanana fampidirana.
Izany matetika dia manampy amin'ny fampihenana ny fotoana fandefasana simulation ho an'ny simulation sarotra, amin'ny fampiasana verbose, testbenches manamarina tena. Na izany aza, mety tsy mety amin'ny simulation rehetra ny fanatsarana default, indrindra amin'ny tranga izay antenainao hanara-maso ny valin'ny simulation amin'ny alàlan'ny varavarankely onjam-peo.
Mba hamahana ireo olana ateraky ity fanatsarana ity dia tsy maintsy manampy baiko mifanaraka amin'izany ianao sy tohan-kevitra mifandraika mandritra ny simulation mba hamerenana ny fahitana amin'ny endrika. Ho an'ny baiko manokana momba ny fitaovana, jereo ny antontan-taratasy momba ny simulator ampiasaina.
5.1 Fiovaovan'ny tontolo iainana (Mametraha fanontaniana)
Ireto manaraka ireto ny fari-piainana ilaina.
- LM_LICENSE_FILE: tsy maintsy ahitana ny lalana mankany amin'ny fahazoan-dàlana file.
- MODEL_TECH: tsy maintsy mamantatra ny lalana mankany amin'ny toerana misy ny lahatahiry misy ny fametrahana QuestaSim.
- PATH: tsy maintsy manondro ny toerana azo tanterahana tondroin'i MODEL_TECH.
5.2 Famadihana run.do ho an'ny Mentor QuestaSim (Mametraha fanontaniana)
Ny run.do files novokarin'ny Libero SoC ho an'ny simulations mampiasa ModelSim Microsemi Editions dia azo ampiasaina amin'ny simulations mampiasa QuestaSim/ModelSim_SE miaraka amin'ny fiovana tokana.
Zava-dehibe: Rehetra ny teti-pivoarana izay ampiasaina amin'ny QuestaSim dia tsy maintsy misy -novopt
safidy miaraka amin'ny baiko vsim amin'ny script run.do files.
5.3 Ampidino ny Tranomboky natambatra (Mametraha fanontaniana)
Ampidino ny tranomboky ho an'ny Mentor Graphics QuestaSim avy amin'ny Microsemi's website.
Synopsys VCS Setup (Mametraha fanontaniana)
Miankina amin'ny fikorianan'ny Elaborate sy Compile ao amin'ny VCS ny fikorianan'ny Microsemi. Ity antontan-taratasy ity dia misy script file izay mampiasa ny run.do script files novokarin'ny Libero SoC ary miteraka ny fanamboarana files ilaina amin'ny VCS simulation. Ny script file mampiasa ny run.do file hanao izao manaraka izao.
- Mamorona sarintany tranomboky file, izay atao amin'ny fampiasana ny synopsys_sim.setup file hita ao amin'ny lahatahiry iray izay misy ny simulation VCS.
- Mamorona script shell file mba hamolavola sy hanangonana ny endrikao amin'ny fampiasana VCS.
6.1 Fiovaovan'ny tontolo iainana (Mametraha fanontaniana)
Mametraha fari-piainana mifanaraka amin'ny VCS mifototra amin'ny fanamboaranao. Ny fiovan'ny tontolo iainana ilaina araka ny antontan-taratasy VCS dia:
- LM_LICENSE_FILE: tsy maintsy misy tondro mankany amin'ny mpizara fahazoan-dàlana.
- VCS_HOME: tsy maintsy manondro ny toerana misy ny lahatahiry misy ny fametrahana VCS.
- PATH: tsy maintsy misy tondro mankany amin'ny lahatahiry bin eo ambanin'ny lahatahiry VCS_HOME.
6.2 Misintona Tranomboky natambatra (Mametraha fanontaniana)
Ampidino ny tranomboky ho an'ny Synopsys VCS avy amin'ny Microsemi's website.
6.3 VCS Simulation Script File (Mametraha fanontaniana)
Rehefa avy nanangana VCS sy namorona ny famolavolana sy ny run.do samihafa files avy amin'ny Libero SoC, tsy maintsy:
- Mamorona sarintany tranomboky file synopsys_sim.setup; ITY file misy tondro mankany amin'ny toerana misy ny tranomboky rehetra hampiasain'ny famolavolana.
Zava-dehibe: Ny file ny anarana dia tsy tokony hiova ary tsy maintsy hita ao amin'ny lahatahiry iray misy ny simulation. Ity misy example ho toy izany a file ho an'ny simulation presynthesis.
ASA > EFAULT
SmartFusion2:
presynth : ./presynth
DEFAULT : ./asa - Manaova drafitra samihafa files, ao anatin'izany ny testbench, mampiasa ny baiko vlogan ao amin'ny VCS. Ireo baiko ireo dia azo ampidirina amin'ny script shell file. Ny manaraka dia exampNy baiko ilaina mba hamolavola drafitra voafaritra ao amin'ny rtl.v miaraka amin'ny testbench voafaritra ao
testbench.v.
vlogan +v2k -asa presynth rtl.v
vlogan +v2k -work presynth testbench.v - Angony ny famolavolana mampiasa VCS amin'ny fampiasana ity baiko manaraka ity.
vcs –sim_res=1fs presynth.testbench
Fanamarihana: Ny Ny famahana ny fotoana amin'ny simulation dia tsy maintsy apetraka amin'ny 1fs ho an'ny simulation miasa marina. - Rehefa vita ny famolavolana dia atombohy ny simulation amin'ny fampiasana ity baiko manaraka ity.
./simv - Ho an'ny simulation back-annotated, ny baiko VCS dia tsy maintsy aseho amin'ity codeblock manaraka ity.
vcs postlayout.testbench –sim_res=1fs –sdf max: .
anarana>: file lalana> –gui –l postlayout.log
6.4 Famerana/fanavahana (Mametraha fanontaniana)
Ireto manaraka ireto ny fetra/fanavahana amin'ny fametrahana Synopsys VCS.
- Ny simulation VCS dia tsy azo atao afa-tsy amin'ny tetikasa Verilog an'ny Libero SoC. Ny simulator VCS dia manana fepetra hentitra amin'ny fiteny VHDL izay tsy mahafeno ny VHDL auto-generated Libero SoC. files.
- Tsy maintsy manana fanambarana $ vita ao amin'ny Verilog testbench ianao mba hampitsaharana ny simulation isaky ny tianao.
Zava-dehibe: Rahoviana Ny simulations dia mandeha amin'ny fomba GUI, ny fotoana fandehanana dia azo faritana ao amin'ny GUI.
6.5 Sample Tcl sy Shell Script Files (Mametraha fanontaniana)
Ity Perl manaraka ity dia manamboatra ny famokarana synopsys_sim.setup file ary koa ny script shell mifanaraka amin'izany fileIlaina ny mamolavola, manangona ary manao simulate ny famolavolana.
Raha mampiasa MSS ny famolavolana dia adika ny test.vec file hita ao amin'ny lahatahiry simulation an'ny tetikasa Libero SoC ao amin'ny lahatahiry simulation VCS. Ireto fizarana manaraka ireto dia misy sample run.do files novokarin'ny Libero SoC, ao anatin'izany ny sarintany tranomboky sy ny script shell files ilaina amin'ny VCS simulation.
6.5.1 Pre-synthesis (Mametraha fanontaniana)
Presynth_run.do
apetraho mangina ny ACTELLIBNAME SmartFusion2
apetraho mangingina PROJECT_DIR "/sqa/users/me/VCS_Tests/Test_DFF"
raha {[file misy presynth/_info]} {
echo "INFO: efa misy ny presynth library simulation"
} hafa {
vlib presynth
}
vmap presynth presynth
vmap SmartFusion2 “/captures/lin/11_0_0_23_11prod/lib/ModelSim/precompiled/vlog/smartfusion2”
vlog -work presynth “${PROJECT_DIR}/component/work/SD1/SD1.v”
vlog “+incdir+${PROJECT_DIR}/stimulus” -work presynth “${PROJECT_DIR}/stimulus/SD1_TB1.v”
vsim -L SmartFusion2 -L presynth -t 1fs presynth.SD1_TB1
ampio onja /SD1_TB1/*
ampio log -r /*
mihazakazaka 1000ns
presynth_main.csh
#!/bin/csh -f
mametraka PROJECT_DIR = "/sqa/users/Me/VCS_Tests/Test_DFF"
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k -work presynth “${PROJECT_DIR}/component/
asa/SD1/SD1.v”
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k “+incdir+${PROJECT_DIR}/stimulus” -asa
presynth “${PROJECT_DIR}/stimulus/SD1_TB1.v”
/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs presynth.SD1_TB1 -l compile.log
./simv -l run.log
Synopsys_sim.setup
ASA > DEFAULT
SmartFusion2 : /VCS/SmartFusion2
presynth : ./presynth
DEFAULT : ./asa
6.5.2 Taorian'ny synthesis (Mametraha fanontaniana)
postsynth_run.do
apetraho mangina ny ACTELLIBNAME SmartFusion2
apetraho mangingina PROJECT_DIR "/sqa/users/Me/VCS_Tests/Test_DFF"
raha {[file misy postsynth/_info]} {
echo "INFO: efa misy ny tranomboky simulation postsynth"
} hafa {
vlib postsynth
}
vmap postsynth postsynth
vmap SmartFusion2 “//idm/captures/pc/11_0_1_12_g4x/Designer/lib/ModelSim/precompiled/vlog/
SmartFusion2"
vlog -work postsynth “${PROJECT_DIR}/synthesis/SD1.v”
vlog “+incdir+${PROJECT_DIR}/stimulus” -asa postsynth “${PROJECT_DIR}/stimulus/SD1_TB1.v”
vsim -L SmartFusion2 -L postsynth -t 1fs postsynth.SD1_TB1
ampio onja /SD1_TB1/*
ampio log -r /*
mihazakazaka 1000ns
log SD1_TB1/*
Fivoahana
Postsynth_main.csh
#!/bin/csh -f
mametraka PROJECT_DIR = "/sqa/users/Me/VCS_Tests/Test_DFF"
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k -work postsynth “${PROJECT_DIR}/synthesis/
SD1.v”
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k “+incdir+${PROJECT_DIR}/stimulus” -asa
postsynth “${PROJECT_DIR}/stimulus/SD1_TB1.v”
/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postsynth.SD1_TB1 -l compile.log
./simv -l run.log
Synopsys_sim.setup
ASA > DEFAULT
SmartFusion2 : /VCS/SmartFusion2
postsynth : ./postsynth
DEFAULT : ./asa
6.5.3 Fandrafetana (Mametraha fanontaniana)
postlayout_run.do
apetraho mangina ny ACTELLIBNAME SmartFusion2
apetraho mangingina PROJECT_DIR “E:/ModelSim_Work/Test_DFF”
raha {[file misy ../designer/SD1/simulation/postlayout/_info]} {
echo "INFO: tranomboky simulation ../designer/SD1/simulation/postlayout efa misy"
} hafa {
vlib ../designer/SD1/simulation/postlayout
}
vmap postlayout ../designer/SD1/simulation/postlayout
vmap SmartFusion2 “//idm/captures/pc/11_0_1_12_g4x/Designer/lib/ModelSim/precompiled/vlog/
SmartFusion2"
vlog -asa postlayout “${PROJECT_DIR}/designer/SD1/SD1_ba.v”
vlog "+incdir+${PROJECT_DIR}/stimulus" -fametrahana asa "${PROJECT_DIR}/stimulus/SD1_TB1.v"
vsim -L SmartFusion2 -L postlayout -t 1fs -sdfmax /SD1_0=${PROJECT_DIR}/designer/SD1/
SD1_ba.sdf postlayout.SD1_TB1
ampio onja /SD1_TB1/*
ampio log -r /*
mihazakazaka 1000ns
Postlayout_main.csh
#!/bin/csh -f
mametraka PROJECT_DIR = "/VCS_Tests/Test_DFF"
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k -asa postlayout “${PROJECT_DIR}/
mpamorona/SD1/SD1_ba.v”
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k “+incdir+${PROJECT_DIR}/stimulus” -asa
postlayout “${PROJECT_DIR}/stimulus/SD1_TB1.v”
/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postlayout.SD1_TB1 -sdf
max:SD1_TB1.SD1_0:${PROJECT_DIR}/designer/SD1/SD1_ba.sdf -l compile.log
./simv -l run.log
Synopsys_sim.setup
ASA > DEFAULT
SmartFusion2 : /VCS/SmartFusion2
postlayout : ./postlayout
DEFAULT : ./workVCS
6.6 Automation (Mametraha fanontaniana)
Ny fikorianana dia azo automatique amin'ny alàlan'ny script Perl manaraka file hanova ny ModelSim run.do files amin'ny script shell mifanaraka amin'ny VCS files, mamorona lahatahiry mety ao anatin'ny lahatahiry simulation Libero SoC, ary manaova simulation avy eo.
Alefaso ny script file mampiasa ity syntax manaraka ity.
perl vcs_parse.pl presynth_run.do postsynth_run.do postlayout_run.do
Vcs_parse_pl
#!/usr/bin/perl -w
###################################################### ############################
#
#Fampiasana: perl vcs_parse.pl presynth_run.do postsynth_run.do postlayout_run.do
#
###################################################### ############################
ny ($presynth, $postsynth, $postlayout) = @ARGV;
raha(system(“mkdir VCS_Presynth”)) {print “tsy nahomby ny mkdir:\n”;}
if(system(“mkdir VCS_Postsynth”)) {print “tsy nahomby ny mkdir:\n”;}
raha (rafitra ("mkdir VCS_Postlayout")) {print "mkdir tsy nahomby: \ n";}
chdir(VCS_Presynth);
`cp ../$ARGV[0] .` ;
&parse_do ($presynth,"presynth");
chdir (“../”);
chdir(VCS_Postsynth);
`cp ../$ARGV[1] .` ;
&parse_do ($postsynth,"postsynth");
chdir (“../”);
chdir(VCS_Postlayout);
`cp ../$ARGV[2] .` ;
&parse_do ($postlayout,"postlayout");
chdir (“../”);
sub parse_do {
ny $vlog = “/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k” ;
ny %LIB = ();
ny $file = $_[0] ;
ny $state = $_[1];
misokatra (INFILE,”$file”) || maty “Tsy afaka misokatra File Mety ho:$!”;
raha ($ state eq “presynth” )
{
misokatra(OUT1,”>presynth_main.csh”) || maty “Tsy afaka mamorona baiko File Mety ho:$!”;
}
elsif ($ state eq "postsynth")
{
misokatra(OUT1,”>postsynth_main.csh”) || maty “Tsy afaka mamorona baiko File Mety ho:$!”;
}
elsif ($ state eq "postlayout")
{
misokatra(OUT1,”>postlayout_main.csh”) || maty “Tsy afaka mamorona baiko File Mety ho:$!”;
}
hafa
{
print "Tsy hita ny fanjakana simulation \n" ;
}
misokatra(OUT2,”>synopsys_sim.setup”) || maty “Tsy afaka mamorona baiko File Mety ho:$!”;
# .csh file
pirinty OUT1 “#!/bin/csh -f\n\n\n” ;
#HAMETRAKA FILE
pirinty OUT2 “ASA > DEFAULT\n” ;
pirinty OUT2 “SmartFusion2 : /sqa/users/Aditya/VCS/SmartFusion2\n” ;
while ($line =FILE>)
{
Synopsys VCS Setup
raha ($ tsipika =~ m/mametraha PROJECT_DIR\s+\”(.*?)\”/)
{
printy OUT1 “set PROJECT_DIR = \”$1\”\n\n\n” ;
}
elsif ($line =~ m/vlog.*\.v\”/ )
{
raha ($ tsipika =~ m/\s+(\w*?)\_LIB/)
{
#print “\$1 =$1 \n” ;
$temp = “$1″.”_LIB”;
#print “Temp = $temp \n” ;
$LIB{$temp}++;
}
chomp($line);
$line =~ s/^vlog/$vlog/ ;
$line =~ s/ //g;
pirinty OUT1 “$line\n”;
}
elsif ( ($line =~ m/vsim.*presynth\.(.*)/) || ($line =~ m/vsim.*postsynth\.(.*)/) || ($line
=~ m/vsim.*postlayout\.(.*)/) )
{
$tb = $1 ;
$tb =~ s/ //g;
chomp($tb);
#print "Anaran'ny TB : $tb \n";
raha ($ line =~ m/sdf(.*)\.sdf/)
{
chomp($line);
$line = $1 ;
#print “LINE : $line \n” ;
raha ($ tsipika = ~ m / max /)
{
$line =~ s/max \/// ;
$line =~ s/=/:/;
print OUT1 “\n\n/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postlayout.$tb -sdf
max:$tb.$line.sdf -l compile.log\n” ;
}
elsif ($line =~ m/min/)
{
$line =~ s/min \/// ;
$line =~ s/=/:/;
print OUT1 “\n\n/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postlayout.$tb -sdf
min:$tb.$line.sdf -l compile.log\n” ;
}
elsif ($line =~ m/typ/)
{
$line =~ s/typ \/// ;
$line =~ s/=/:/;
print OUT1 “\n\n/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postlayout.$tb -sdf
typ:$tb.$line.sdf -l compile.log\n” ;
}
#-sdfmax /M3_FIC32_0=${PROJECT_DIR}/mpamorona/M3_FIC32/M3_FIC32_ba.sdf — endrika ModelSim SDF
#$sdf = “-sdf max:testbench.M3_FIC32_0:${PROJECT_DIR}/designer/M3_FIC32/M3_FIC32_ba.sdf”; -VCS
format SDF
}
}
}
PIRINTY
OUT1 “\n\n”
;
if
($state eq “presynth”
)
{
PIRINTY
OUT2 "presynth
: ./presynth\n”
;
PIRINTY
OUT1 "/cad_design/tools/vcs.dir/E-2011.03/bin/vcs
-sim_res=1fs presynth.$tb -l
compile.log\n”
;
}
elsif
($ state eq "postsynth"
)
{
PIRINTY
OUT2 "postsynth
: ./postsynth\n”
;
PIRINTY
OUT1 "/cad_design/tools/vcs.dir/E-2011.03/bin/vcs
-sim_res=1fs postsynth.$tb -l
compile.log\n”
;
}
elsif
($ fanjakana eq "postlayout"
)
{
printy OUT2 “postlayout : ./postlayout\n” ;
}
hafa
{
print "Tsy hita ny fanjakana simulation \n" ;
}
ho an'ny $i (fanalahidy %LIB)
{
#print “Key : $i Value : $LIB{$i} \n” ;
printy OUT2 “$i : ./$i\n” ;
}
pirinty OUT1 “\n\n” ;
pirinty OUT1 “./simv -l run.log\n” ;
print OUT2 “DEFAULT : ./work\n” ;
akaiky INFILE;
akaiky OUT1;
akaiky OUT2;
}
Tantara fanavaozana (Microchip Login
Ny tantaran'ny fanavaozana dia manoritsoritra ireo fanovana nampiharina tao amin'ilay antontan-taratasy. Ny fiovana
voatanisa araka ny fanavaozana, manomboka amin'ny famoahana farany indrindra.
| fanitsiana | Daty | Description |
| A | 12/2023 | Ireto fanovana manaraka ireto dia atao amin'ity fanavaozana ity: • Antontan-taratasy navadika ho maodely Microchip. Fanitsiana voalohany. • Nohavaozina fizarana 5. Siemens QuestaSim Setup/ModelSim Setup mba hampidirana naoty vaovao izay manazava ny fiantraikan'ny fahitana mandritra ny simulation sy ny fanatsarana. |
Fanohanana Microchip FPGA
Ny vondrona vokatra Microchip FPGA dia manohana ny vokatra amin'ny serivisy fanohanana isan-karazany, ao anatin'izany ny Serivisy mpanjifa, Foibe Fanohanana ara-teknika ho an'ny mpanjifa, a webtranokala, ary biraon'ny varotra maneran-tany.
Ny mpanjifa dia soso-kevitra hitsidika loharano an-tserasera Microchip alohan'ny hifandraisana amin'ny fanohanana satria azo inoana fa efa voavaly ny fanontaniany.
Mifandraisa amin'ny foibe fanohanana ara-teknika amin'ny alàlan'ny website at www.microchip.com/support. Lazao ny laharan'ny Ampahan'ny fitaovana FPGA, safidio ny sokajy tranga mety, ary ampidiro ny endrika files raha mamorona tranga fanohanana ara-teknika.
Mifandraisa amin'ny Sampan-draharahan'ny Mpanjifa ho an'ny fanohanana vokatra tsy ara-teknika, toy ny vidin'ny vokatra, ny fanavaozana ny vokatra, ny vaovao farany, ny toetry ny kaomandy ary ny fanomezan-dàlana.
- Avy any Amerika Avaratra, antsoy ny 800.262.1060
- Avy amin'ny tontolo hafa, antsoy ny 650.318.4460
- Fax, na aiza na aiza manerana izao tontolo izao, 650.318.8044
Microchip Information
Ny Microchip Webtoerana
Microchip dia manome fanohanana an-tserasera amin'ny alàlan'ny anay website at www.microchip.com/. izany website no ampiasaina hanaovana files sy fampahalalana mora azon'ny mpanjifa. Ny sasany amin'ireo atiny misy dia ahitana:
- Fanohanana ny vokatra - Taratasy angon-drakitra sy fahadisoana, naoty fampiharana ary sampny programa, loharanon-drafitra, torolalana ho an'ny mpampiasa sy antontan-taratasy fanohanana fitaovana, famoahana rindrambaiko farany ary rindrambaiko voatahiry
- Fanohanana ara-teknika ankapobeny - Fanontaniana apetraka matetika (FAQs), fangatahana fanohanana ara-teknika, vondrona fifanakalozan-kevitra an-tserasera, lisitry ny mpikambana ao amin'ny programa mpiara-miombon'antoka Microchip
- Orinasa momba ny Microchip - Mpifidy vokatra sy torolàlana famandrihana, famoahana gazety Microchip farany, lisitry ny seminera sy hetsika, lisitry ny birao fivarotana Microchip, mpaninjara ary solontenan'ny orinasa
Serivisy fampandrenesana fanovana vokatra
Ny serivisy fampandrenesana fanovana ny vokatra an'ny Microchip dia manampy amin'ny fitazonana ny mpanjifa amin'ny vokatra Microchip. Hahazo fampandrenesana mailaka ny mpanjifa isaky ny misy fiovana, fanavaozana, fanavaozana na fahadisoana mifandraika amin'ny fianakaviana vokatra voafaritra na fitaovana fampandrosoana mahaliana.
Raha te hisoratra anarana dia mandehana any www.microchip.com/pcn ary araho ny torolàlana fisoratana anarana.
Fanohanana ny mpanjifa
Ireo mpampiasa ny vokatra Microchip dia afaka mahazo fanampiana amin'ny alàlan'ny fantsona maromaro:
- Mpizara na solontena
- Biraon'ny varotra eo an-toerana
- Embedded Solutions Engineer (ESE)
- Tohana ara-teknika
Ny mpanjifa dia tokony hifandray amin'ny mpaninjara, solontenany na ESE ho fanohanana. Misy ihany koa ny birao fivarotana eo an-toerana hanampy ny mpanjifa. Misy lisitry ny biraon'ny varotra sy ny toerana misy ato amin'ity antontan-taratasy ity.
Ny fanohanana ara-teknika dia azo alaina amin'ny alàlan'ny webtranokala amin'ny: www.microchip.com/support
Fitaovana fiarovana amin'ny kaody microchip
Mariho ireto antsipiriany manaraka momba ny fiarovana ny code amin'ny vokatra Microchip:
- Ny vokatra microchip dia mahafeno ny fepetra voarakitra ao amin'ny takelaka data Microchip manokana.
- Mino ny Microchip fa azo antoka ny fianakavian'ny vokatra rehefa ampiasaina amin'ny fomba nokasaina, ao anatin'ny fepetra fiasana ary ao anatin'ny toe-javatra mahazatra.
- Manome lanja ny microchip ary miaro amin'ny fomba mahery vaika ny zon'ny fananana ara-tsaina. Voarara tanteraka ny fikasana handika ny fepetra fiarovana ny kaody amin'ny vokatra Microchip ary mety handika ny lalàna mifehy ny zon'ny Arivo Taona Digital.
- Na ny Microchip na ny mpanamboatra semiconductor hafa dia tsy afaka miantoka ny fiarovana ny code. Ny fiarovana ny kaody dia tsy midika fa miantoka ny vokatra ho "tsy vaky".
Mivoatra hatrany ny fiarovana ny kaody. Microchip dia manolo-tena hanatsara hatrany ny fiarovana ny kaody amin'ny vokatray.
Fampandrenesana ara-dalàna
Ity famoahana ity sy ny fampahalalana ato dia tsy azo ampiasaina afa-tsy amin'ny vokatra Microchip, ao anatin'izany ny famolavolana, ny fitsapana ary ny fampidirana ny vokatra Microchip amin'ny fampiharanao. Ny fampiasana ity fampahalalana ity amin'ny fomba hafa dia mandika ireo fepetra ireo. Ny fampahalalam-baovao momba ny rindranasa amin'ny fitaovana dia omena ho an'ny fanamorana anao fotsiny ary mety hosoloina fanavaozana. Anjaranao ny miantoka fa mifanaraka amin'ny fepetra takianao ny fampiharanao. Mifandraisa amin'ny birao fivarotana Microchip eo an-toerana raha mila fanohanana fanampiny na, mahazo fanohanana fanampiny amin'ny www.microchip.com/en-us/support/design-help/client-support-services.
MICROCHIP "AS IS" no omen'ity fampahalalana ity. MICROCHIP TSY MISY ATAOVY NA TOKONY NA INONA NA INONA NA TSY MISY NA TSY MAINTSY NA TSY MAINTSY, VOASORATRA NA AM-BAVAKA, STATORY NA HAFA, Mifandraisa amin'ny fampahafantarana ao anatin'izany fa tsy voafetra ho an'izay rehetra antoka voatanisa amin'ny tsy fisian'ny famatsiam-bola. TANJONA, NA TANTARANA Mifandray amin'ny toe-piainana, kalitao, na ny asany.
Na ahoana na ahoana, ny microchip dia tsy ho tompon'andraikitra amin'ny zava-drehetra, na inona na inona, na inona na inona, na inona na inona mifandraika amin'ny fampahalalana na ny fampiasana azy, na inona na inona antony, na inona na inona mitranga, na inona na inona mitranga. POSSIBILITY NA VOALOHANY IREO VOALOHANY. HATRAMIN'NY FEPETRA FENO AVERIN'NY LALANA, TSY MIHOATRA NY VON'NY SARAM-DARA, RAHA MISY, NALOHA MICROCHIP REHETRA AMIN'NY FITAKIANA REHETRA AMIN'NY FOMBA NAHAFANTARANA NA NY FAMPIASANA IZANY.
Ny fampiasana ny fitaovana Microchip amin'ny fanohanana aina sy/na ny fiarovana dia tandindomin-doza tanteraka ny mpividy, ary ny mpividy dia manaiky ny hiaro, manonitra ary mitazona Microchip tsy mampidi-doza amin'ny fahavoazana rehetra, fitakiana, fitoriana, na fandaniana vokatry ny fampiasana izany. Tsy misy fahazoan-dàlana ampitaina, an-kolaka na amin'ny fomba hafa, eo ambanin'ny zon'ny fananana ara-tsaina Microchip raha tsy misy filazana hafa.
famantarana
Ny anarana sy ny logo Microchip, ny logo Microchip, Adaptec, AVR, logo AVR, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkMD, maXStylus, maXTouch MediaLB, megaAVR, Microsemi, Microsemi logo, MOST, MOST logo, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, PIC32 logo, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, SST Logo, SuperFlash, Symmetricom , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron, ary XMEGA dia marika voasoratra anarana an'ny Microchip Technology Incorporated any Etazonia sy any amin'ny firenena hafa.
AgileSwitch, APT, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed Control, HyperLight Load, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, ProASIC Plus logo, Quiet- Wire, SmartFusion, SyncWorld, Temux, TimeCesium, TimeHub, TimePictra, TimeProvider, TrueTime, ary ZL dia marika voasoratra anarana an'ny Microchip Technology Incorporated any Etazonia.
Fanafoanana fanalahidy mifanila, AKS, Analog-for-the-Digital Age, Any Capacitor, AnyIn, AnyOut, Augmented Switching, BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoController, dsPICDEM, dsPICDEM.net Matching, Dynamic Average Matching , DAM, ECAN, Espresso T1S, EtherGREEN, GridTime, IdealBridge, In-Circuit Serial Programming, ICSP, INICnet, Intelligent Parallèle, IntelliMOS, Inter-Chip Connectivity, JitterBlocker, Knob-on-Display, KoD, maxCrypto, maxView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB Certified logo, MPLIB, MPLINK, MultiTRAK, NetDetach, Omniscient Code Generation, PICDEM, PICDEM.net,
PICkit, PICtail, PowerSmart, PureSilicon, QMatrix, REAL ICE, Ripple Blocker, RTAX, RTG4, SAMICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher,
SuperSwitcher II, Switchtec, SynchroPHY, fiaretana tanteraka, fotoana azo itokisana, TSHARC, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect, ary ZENA dia mari-pamantarana an'ny Microchip Technology Incorporated
any Etazonia sy firenena hafa.
SQTP dia marika serivisy an'ny Microchip Technology Incorporated any Etazonia
Ny logo Adaptec, Frequency on Demand, Silicon Storage Technology, ary Symmcom dia marika voasoratra anarana an'ny Microchip Technology Inc. any amin'ny firenena hafa.
GestIC dia marika voasoratra anarana an'ny Microchip Technology Germany II GmbH & Co. KG, sampan'ny Microchip Technology Inc., any amin'ny firenena hafa.
Ny marika hafa rehetra voalaza eto dia fananan'ny orinasa tsirairay avy.
© 2023, Microchip Technology Incorporated sy ny sampany. Zo rehetra voatokana.
ISBN: 978-1-6683-3694-6
Rafitra fitantanana kalitao
Raha mila fanazavana momba ny Microchip's Quality Management Systems, tsidiho azafady www.microchip.com/quality.
| Amerika | ASIA/PACIFIC | ASIA/PACIFIC | Eoropa |
| Biraon'ny orinasa 2355 West Chandler Blvd. Chandler, AZ 85224-6199 Tel: 480-792-7200 Fax: 480-792-7277 Tohana ara-teknika: www.microchip.com/support Web Adiresy: www.microchip.com Atlanta Duluth, NY Tel: 678-957-9614 Fax: 678-957-1455 Austin, TX Tel: 512-257-3370 Boston Westborough, NY Tel: 774-760-0087 Fax: 774-760-0088 Chicago Itasca, IL Tel: 630-285-0071 Fax: 630-285-0075 Dallas Addison, TX Tel: 972-818-7423 Fax: 972-818-2924 Detroit Novi, MI Tel: 248-848-4000 Houston, TX Tel: 281-894-5983 Indianapolis Noblesville, NY Tel: 317-773-8323 Fax: 317-773-5453 Tel: 317-536-2380 Los Angeles Mission Viejo, CA Tel: 949-462-9523 Fax: 949-462-9608 Tel: 951-273-7800 Raleigh, NC Tel: 919-844-7510 New York, NY Tel: 631-435-6000 San Jose, CA Tel: 408-735-9110 Tel: 408-436-4270 Kanada - Toronto Tel: 905-695-1980 Fax: 905-695-2078 |
Aostralia - Sydney Tel: 61-2-9868-6733 Sina - Beijing Tel: 86-10-8569-7000 Shina - Chengdu Tel: 86-28-8665-5511 Sina - Chongqing Tel: 86-23-8980-9588 Sina - Dongguan Tel: 86-769-8702-9880 Sina - Guangzhou Tel: 86-20-8755-8029 Sina - Hangzhou Tel: 86-571-8792-8115 Shina - Hong Kong SAR Tel: 852-2943-5100 Sina - Nanjing Tel: 86-25-8473-2460 Sina - Qingdao Tel: 86-532-8502-7355 Sina - Shanghai Tel: 86-21-3326-8000 Shina - Shenyang Tel: 86-24-2334-2829 Sina - Shenzhen Tel: 86-755-8864-2200 Sina - Suzhou Tel: 86-186-6233-1526 Sina - Wuhan Tel: 86-27-5980-5300 China - Xian Tel: 86-29-8833-7252 Sina - Xiamen Tel: 86-592-2388138 Sina - Zhuhai Tel: 86-756-3210040 |
India - Bangalore Tel: 91-80-3090-4444 India - New Delhi Tel: 91-11-4160-8631 India - Pune Tel: 91-20-4121-0141 Japana - Osaka Tel: 81-6-6152-7160 Japana - Tokyo Tel: 81-3-6880-3770 Korea - Daegu Tel: 82-53-744-4301 Korea - Seoul Tel: 82-2-554-7200 Malezia - Kuala Lumpur Tel: 60-3-7651-7906 Malezia - Penang Tel: 60-4-227-8870 Filipina - Manille Tel: 63-2-634-9065 SINGAPOUR Tel: 65-6334-8870 Taiwan - Hsin Chu Tel: 886-3-577-8366 Taiwan - Kaohsiung Tel: 886-7-213-7830 Taiwan - Taipei Tel: 886-2-2508-8600 Thailand - Bangkok Tel: 66-2-694-1351 Vietnam - Ho Chi Minh Tel: 84-28-5448-2100 |
Aotrisy - Wels Tel: 43-7242-2244-39 Fax: 43-7242-2244-393 Danemark - Copenhague Tel: 45-4485-5910 Fax: 45-4485-2829 Finland - Espoo Tel: 358-9-4520-820 France - Paris Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Alemaina - Garching Tel: 49-8931-9700 Alemaina - Haan Tel: 49-2129-3766400 Alemaina - Heilbronn Tel: 49-7131-72400 Alemaina - Karlsruhe Tel: 49-721-625370 Alemaina - Munich Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Alemaina - Rosenheim Tel: 49-8031-354-560 Israely – Ra’anana Tel: 972-9-744-7705 Italy - Milan Tel: 39-0331-742611 Fax: 39-0331-466781 Italy - Padova Tel: 39-049-7625286 Holandy - Drunen Tel: 31-416-690399 Fax: 31-416-690340 Norvezy - Trondheim Tel: 47-72884388 Polonina - Varsovia Tel: 48-22-3325737 Romania - Bucarest Tel: 40-21-407-87-50 Espana - Madrid Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 Soeda - Gothenberg Tel: 46-31-704-60-40 Soeda - Stockholm Tel: 46-8-5090-4654 UK - Wokingham Tel: 44-118-921-5800 Fax: 44-118-921-5820 |
© 2023 Microchip Technology Inc. sy ny sampany
DS50003627A –
Documents / Loharano
 |
MICROCHIP Libero SoC Simulation Library Software [pdf] Torolàlana ho an'ny mpampiasa DS50003627A, Libero SoC Simulation Library Software, SoC Simulation Library Software, Simulation Library Software, Library Software, Software |
