Simulace Libero SoC
Pokyny pro nastavení knihovny
Zavedení
Účelem tohoto dokumentu je popsat postup pro nastavení simulačního prostředí pomocí projektu Libero SoC jako vstupu. Tato dokumentace odpovídá předkompilovaným knihovnám poskytovaným pro použití s Libero SoC v11.9 a novějšími verzemi softwaru. Poskytnuté knihovny jsou kompilovány pro Verilog. Uživatelé VHDL vyžadují licenci umožňující simulaci ve smíšeném režimu.
Kompilované simulační knihovny jsou k dispozici pro následující nástroje:
- Aldec Active-HDL
- Aldec Riviera-PRO
- Cadence Incisive Enterprise a Xcelium
- Siemens QuestaSim
- Synopsys VCS
Chcete-li požádat o knihovnu pro jiný simulátor, kontaktujte Technická podpora Microchip.
Integrace Libero SoC
Libero SoC podporuje simulaci pomocí ModelSim ME generováním run.do file. Tento file používá ModelSim ME/ModelSim Pro ME k nastavení a spuštění simulace. Chcete-li použít jiné simulační nástroje, můžete vygenerovat ModelSim ME/ModelSim Pro ME run.do a upravit skript Tcl file používat příkazy, které jsou kompatibilní s vaším simulátorem.
1.1 Libero SoC Tcl File generace (Zeptejte se)
Po vytvoření a vygenerování návrhu v Libero SoC spusťte simulaci ModelSim ME/ModelSim Pro ME ve všech fázích návrhu (presynth, postsynth a post-layout). Tento krok vygeneruje run.do file pro ModelSim ME/ModelSim Pro ME pro každou fázi návrhu.
Důležité: Po spuštění každého běhu simulace přejmenujte automaticky vygenerovaný soubor run.do file v adresáři simulace, aby se zabránilo Libero SoC v přepsání file. Napřample files lze přejmenovat na presynth_run.do, postsynth_run.do a postlayout_run.do.
Nastavení Aldec pro Active-HDL a Riviera-Pro (Zeptejte se)
Run.do file používané ModelSim ME/ModelSim Pro ME lze upravit a použít pro simulaci pomocí simulátorů Aldec.
2.1 Proměnná prostředí (Zeptejte se)
Nastavte proměnnou prostředí na vaši licenci file umístění:
LM_LICENSE_FILE: musí obsahovat ukazatel na licenční server.
2.2 Stáhnout kompilovanou knihovnu (Zeptejte se)
Stáhněte si knihovny pro Aldec Active-HDL a Aldec Riviera-PRO z Microchip webmísto.
2.3 Převod run.do pro simulaci Aldec (Zeptejte se)
Run.do files generované Libero SoC pro simulace pomocí nástroje Active-HDL a Riviera-Pro lze použít pro simulace pomocí Active-HDL a Riviera-Pro s jedinou změnou. Následující tabulka uvádí příkazy ekvivalentní Aldec, které je třeba upravit v ModelSim run.do file.
Tabulka 2-1. Ekvivalentní příkazy Aldec
| ModelSim | Aktivní-HDL |
| vlog | kláda |
| vcom | acom |
| vlib | alib |
| vsim | asim |
| vmap | amap |
Následuje jakoample run.do související se simulátory Aldec.
- Nastavte umístění aktuálního pracovního adresáře.
nastavit dsn - Nastavte pracovní název knihovny, zmapujte její umístění a poté zmapujte umístění rodiny Microchip FPGA
předkompilované knihovny (napřample, SmartFusion2), na kterém provozujete svůj návrh.
alib presynth
amap presynth presynth
amap SmartFusion2 - Zkompilujte všechny potřebné HDL fileje použit v návrhu s požadovanou knihovnou.
alog –work presynth temp.v (pro Verilog)
alog –work presynth testbench.v
acom –work presynth temp.vhd (pro Vhdl)
acom –work presynth testbench.vhd - Simulujte design.
asim –L SmartFusion2 –L presynth –t 1ps presynth.testbench
běž 10us
2.4 Známé problémy (Zeptejte se)
V této části jsou uvedeny známé problémy a omezení.
- Knihovny kompilované pomocí Riviera-PRO jsou specifické pro platformu (tj. 64bitové knihovny nelze provozovat na 32bitové platformě a naopak).
- Pro návrhy obsahující SERDES/MDDR/FDDR použijte ve svém run.do následující volbu files při spouštění simulací po kompilaci jejich návrhů:
– Aktivní-HDL: asim –o2
– Riviera-PRO: asim –O2 (pro presynth a post-layout simulace) a asim –O5 (pro post-layout simulace)
Nastavení Aldec pro Active-HDL a Riviera-Pro má následující nevyřízené SAR. Pro více informací kontaktujte Technická podpora Microchip. - SAR 49908 – Active-HDL: Chyba VHDL pro simulace matematických bloků
- SAR 50627 – Riviera-PRO 2013.02: Chyby simulace pro návrhy SERDES
- SAR 50461 – Riviera-PRO: možnost asim -O2/-O5 v simulacích
Cadence Incisive Setup (Zeptejte se)
Musíte vytvořit skript file podobně jako ModelSim ME/ModelSim Pro ME run.do ke spuštění
Simulátor Cadence Incisive. Postupujte podle těchto kroků a vytvořte skript file pro NCSim nebo použijte skript file
poskytnutý ke konverzi ModelSim ME/ModelSim Pro ME run.do files do konfigurace files
potřebné ke spuštění simulací pomocí NCSim.
Důležité: Kadence přestala vydávat nové verze Incisive Enterprise
simulátoru a začala podporovat simulátor Xcelium.
3.1 Proměnné prostředí (Zeptejte se)
Chcete-li spustit simulátor Cadence Incisive, nakonfigurujte následující proměnné prostředí:
- LM_LICENSE_FILE: musí obsahovat ukazatel na licenci file.
- cds_root: musí ukazovat na umístění domovského adresáře instalace Cadence Incisive.
- PATH: musí ukazovat na bin umístění pod adresářem tools, na který ukazuje cds_root, tj.
$cds_root/tools/bin/64bit (pro 64bitový počítač a $cds_root/tools/bin pro 32bitový počítač).
V případě přechodu mezi 64bitovými a 32bitovými operačními systémy lze simulační prostředí nastavit třemi způsoby:
Případ 1: Proměnná PATH
Spusťte následující příkaz:
set path = (install_dir/tools/bin/64bit $path) pro 64bitové stroje a
set path = (install_dir/tools/bin $path) pro 32bitové počítače
Případ 2: Použití -64bitové možnosti příkazového řádku
V příkazovém řádku zadejte volbu -64bit, aby se vyvolal 64bitový spustitelný soubor.
Případ 3: Nastavení proměnné prostředí INCA_64BIT nebo CDS_AUTO_64BIT
Proměnná INCA_64BIT je považována za booleovskou. Tuto proměnnou můžete nastavit na libovolnou hodnotu nebo na řetězec null.
setenv INCA_64BIT
Důležité: The Proměnná prostředí INCA_64BIT neovlivňuje ostatní nástroje Cadence, jako jsou nástroje IC. U nástrojů Incisive však proměnná INCA_64BIT přepíše nastavení proměnné prostředí CDS_AUTO_64BIT. Pokud je nastavena proměnná prostředí INCA_64BIT, všechny nástroje Incisive běží v 64bitovém režimu. setenv CDS_AUTO_64BIT INCLUDE:INCA
Důležité: The řetězec INCA musí být velkými písmeny. Všechny spustitelné soubory musí být spuštěny buď v 32bitovém režimu, nebo v 64bitovém režimu, nenastavujte proměnnou tak, aby zahrnovala jeden spustitelný soubor, jako je tomu v následujícím:
setenv CDS_AUTO_64BIT INCLUDE:ncelab
Jiné nástroje Cadence, jako jsou nástroje IC, také používají proměnnou prostředí CDS_AUTO_64BIT k řízení výběru 32bitových nebo 64bitových spustitelných souborů. Následující tabulka ukazuje, jak můžete nastavit proměnnou CDS_AUTO_64BIT pro spouštění nástrojů Incisive a nástrojů IC ve všech režimech.
Tabulka 3-1. Proměnné CDS_AUTO_64BIT
| Proměnná CDS_AUTO_64BIT | Pronikavé nástroje | Nástroje IC |
| setenv CDS_AUTO_64BIT VŠECHNY | 64 bit | 64 bit |
| setenv CDS_AUTO_64BIT ŽÁDNÉ | 32 bit | 32 bit |
| setenv CDS_AUTO_64BIT VYLOUČIT:ic_binary | 64 bit | 32 bit |
| setenv CDS_AUTO_64BIT EXCLUDE:INCA | 32 bit | 64 bit |
Důležité: Všechny nástroje Incisive musí být spuštěny buď v 32bitovém režimu, nebo v 64bitovém režimu, nepoužívejte EXCLUDE k vyloučení konkrétního spustitelného souboru, jako v následujícím: setenv CDS_AUTO_64BIT EXCLUDE:ncelab
Pokud nastavíte proměnnou CDS_AUTO_64BIT na vyloučení nástrojů Incisive (setenv CDS_AUTO_64BIT EXCLUDE:INCA), všechny nástroje Incisive budou spuštěny v 32bitovém režimu. Možnost -64bit příkazového řádku však přepíše proměnnou prostředí.
Následující konfigurace files vám pomohou spravovat vaše data a řídit provoz simulačních nástrojů a utilit:
- Mapování knihovny file (cds.lib) – Definuje logický název pro umístění vašeho návrhu.
- Knihovny a přidruží je k fyzickým názvům adresářů.
- Proměnné file (hdl.var) – Definuje proměnné, které ovlivňují chování simulačních nástrojů a utilit.
3.2 Stáhnout kompilovanou knihovnu (Zeptejte se)
Stáhněte si knihovny pro Cadence Incisive z Microsemi's webmísto.
3.3 Vytvoření skriptu NCSim File (Zeptejte se)
Po vytvoření kopie souboru run.do files, pro spuštění simulace pomocí NCSim proveďte tyto kroky:
- Vytvořte soubor cds.lib file který definuje knihovny, které jsou přístupné, a jejich umístění. The file obsahuje příkazy, které mapují logické názvy knihoven na jejich fyzické cesty k adresářům. Napřample, pokud používáte presynth simulaci, cds.lib file je zapsán tak, jak je znázorněno v následujícím bloku kódu.
DEFINOVAT presynth ./presynth
DEFINOVAT COREAHBLITE_LIB ./COREAHBLITE_LIB
DEFINUJTE smartfusion2 - Vytvořte soubor hdl.var file, volitelná konfigurace file který obsahuje konfigurační proměnné, který určuje, jak je nakonfigurováno vaše návrhové prostředí. Následující proměnná filejsou zahrnuty:
– Proměnné, které se používají k určení pracovní knihovny, kde kompilátor ukládá zkompilované objekty a další odvozená data.
– Pro Verilog proměnné (LIB_MAP, VIEW_MAP, WORK), které se používají k určení knihoven a views pro vyhledávání, když zpracovatel řeší instance.
– Proměnné, které umožňují definovat možnosti a argumenty příkazového řádku kompilátoru, elaborátoru a simulátoru.
V případě simulace presynth example zobrazené výše řekněme, že máme tři RTL files: av, bv a testbench.v, které je třeba zkompilovat do knihoven presynth, CREAHBLITE_LIB a presynth. Soubor hdl.var file lze zapsat tak, jak je znázorněno v následujícím bloku kódu.
DEFINUJTE WORK presynth
DEFINOVAT PROJECT_DIR files>
DEFINOVAT LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/av => presynth )
DEFINOVAT LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/bv => COREHBLITE_LIB )
DEFINOVAT LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/testbench.v => presynth )
DEFINOVAT LIB_MAP ( $LIB_MAP, + => presynth ) - Zkompilujte návrh files pomocí možnosti ncvlog.
ncvlog +incdir+ –cdslib ./cds.lib –hdlvar ./hdl.var –logfile
ncvlog.log –update –linedebug av bv testbench.v - Vypracujte návrh pomocí ncelab. Zpracovatel vytvoří hierarchii návrhu na základě instancí a konfiguračních informací v návrhu, vytvoří konektivitu signálu a vypočítá počáteční hodnoty pro všechny objekty v návrhu. Propracovaná hierarchie návrhu je uložena ve snímku simulace, což je reprezentace vašeho návrhu, kterou simulátor používá ke spuštění simulace.
ncelab –Message –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncelab.log –errormax 15 –
access +rwc –stav worklib. :modul
Vypracování během simulace po rozvržení
V případě simulací po rozvržení nejprve SDF file je třeba před zpracováním zkompilovat pomocí příkazu ncsdfc.
ncsdfcfilejméno>.sdf –výstupfilejméno>.sdf.X
Během zpracování použijte zkompilovaný výstup SDF s možností –autosdf, jak je znázorněno v následujícím bloku kódu.
ncelab -autosdf –Zpráva –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncelab.log –errormax
15 –access +rwc –stav worklib. :modul –sdf_cmd_file ./
sdf_cmd_file
soubor sdf_cmd_file musí odpovídat následujícímu kódu.
COMPILED_SDF_FILE = " file>“ - Simulujte pomocí ncsim. Po vypracování je vytvořen snímek simulace, který je načten ncsim pro simulaci. Můžete spustit v dávkovém režimu nebo v režimu GUI.
ncsim –Message –batch/-gui –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncsim.log –
errormax 15 – stav pracovní lib. :modul
Důležité: Všechny výše uvedené tři kroky kompilace, zpracování a simulace lze vložit do skriptu shellu file a pochází z příkazového řádku. Místo použití těchto tří kroků lze návrh simulovat v jednom kroku pomocí možnosti ncverilog nebo irun, jak je znázorněno v následujícím bloku kódu.
ncverilog +incdir+ -cdslib ./cds.lib –hdlvar ./hdl.var
fileje použit v návrhu>
irun +incdir+ -cdslib ./cds.lib –hdlvar ./hdl.var files
použité v návrhu>
3.3.1 Známé problémy (Zeptejte se)
Řešení Testbench
Použití následujícího příkazu pro specifikaci hodinové frekvence v testbench generovaném uživatelem nebo výchozí testbench generovaný Libero SoC nefunguje s NCSim.
vždy @(SYSCLK)
#(SYSCLK_PERIOD / 2.0) SYSCLK <= !SYSCLK;
Pro spuštění simulace upravte následovně:
vždy #(SYSCLK_PERIOD / 2.0) SYSCLK = ~SYSCLK;
Důležité: Zkompilováno knihovny pro NCSim jsou specifické pro platformu (tj. 64bitové knihovny nejsou kompatibilní s 32bitovou platformou a naopak).
Simulace po syntéze a po rozvržení pomocí MSS a SERDES Při provádění postsynth simulací návrhů obsahujících blok MSS nebo simulací po rozvržení návrhů pomocí SERDES nefungují simulace BFM, pokud je zvolena možnost –libmap
není při zpracování specifikováno. Je to proto, že během zpracování je MSS vyřešen z pracovní knihovny (kvůli výchozímu vázání a worklib postsynth/post-layout), kde jde pouze o pevnou funkci.
K vyřešení MSS musí být příkaz ncelab zapsán tak, jak je znázorněno v následujícím bloku kódu
blok z předkompilované knihovny SmartFusion2.
ncelab -libmap lib.map -libverbose -Message -access +rwc cfg1
a lib.map file musí být následující:
config cfg1;
design ;
výchozí liblist smartfusion2 ;
endconfig
Tím se vyřeší jakákoli buňka v knihovně SmartFusion2, než se podíváte do pracovní knihovny, tj. postsynth/post-layout.
Volbu –libmap lze standardně použít během zpracování pro každou simulaci (presynth, postsynth a post-layout). Tím se vyhnete problémům se simulací, které jsou způsobeny rozlišením instancí z knihoven.
ncelab: *F,INTERR: INTERNÍ VÝJIMKA
Tato výjimka nástroje ncelab je upozorněním pro návrhy obsahující FDDR ve SmartFusion 2 a IGLOO 2 během postsynth a post-layout simulací pomocí volby –libmap.
Důležité: Tento problém byl nahlášen týmu podpory Cadence (SAR 52113).
3.4 Sample Tcl a Shell Script Files (Zeptejte se)
Následující files jsou konfigurace files potřebné pro nastavení návrhu a skriptu shellu file pro spouštění příkazů NCSim.
Cds.lib
NE smartfusion2 /scratch/krydor/tmpspace/users/me/nc-vlog64/SmartFusion2
DEFINOVAT COREAHBLITE_LIB ./COREAHBLITE_LIB
DEFINOVAT presynth ./presynth
Hdl.var
DEFINUJTE WORK presynth
DEFINOVAT PROJECT_DIR /scratch/krydor/tmpspace/sqausers/me/3rd_party_simulators/Cadence/IGLOO2/
ENVM/M2GL050/envm_fic1_ser1_v/eNVM_fab_master
DEFINOVAT LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_addrdec.v => COREHBLITE_LIB)
DEFINOVAT LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_defaultslavesm.v => COREHBLITE_LIB)
DEFINOVAT LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_masterstagev => COREHBLITE_LIB)
DEFINOVAT LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_slavearbiter.v => COREHBLITE_LIB)
DEFINOVAT LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_slavestagev => COREHBLITE_LIB)
DEFINOVAT LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_matrix2x16.v => COREHBLITE_LIB)
DEFINOVAT LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite.v => COREHBLITE_LIB)
DEFINUJTE LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB/CCC_0/SB_CCC_0_FCCC.v =>
presynth)
DEFINOVAT LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreConfigMaster/
2.0.101/rtl/vlog/core/coreconfigmaster.v => presynth)
DEFINOVAT LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreConfigP/4.0.100/rtl/
vlog/core/coreconfigp.v => presynth )
DEFINOVAT LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreResetP/5.0.103/rtl/
vlog/core/coreresetp_pcie_hotreset.v => presynth )
DEFINOVAT LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreResetP/5.0.103/rtl/
vlog/core/coreresetp.v => presynth )
DEFINUJTE LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB/FABOSC_0/SB_FABOSC_0_OSC.v =>
presynth)
DEFINOVAT LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB_HPMS/SB_HPMS.v => presynth )
DEFINOVAT LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB/SB.v => presynth )
DEFINOVAT LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/SERDES_IF_0/
SB_top_SERDES_IF_0_SERDES_IF.v => presynth)
DEFINOVAT LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/SB_top.v => presynth )
DEFINOVAT LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/testbench.v => presynth )
DEFINOVAT LIB_MAP ( $LIB_MAP, + => presynth )
Příkazy.csh
ncvlog +incdir+../../component/work/SB_top -cdslib ./cds.lib -hdlvar ./hdl.var -logfile
ncvlog.log -errormax 15 -update -linedebug
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_addrdec.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/
coreahblite_defaultslavesm.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_masterstagvěk
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_slavearbiter.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_slavestagvěk
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_matrix2x16.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite.v
../../component/work/SB/CCC_0/SB_CCC_0_FCCC.v
../../component/Actel/DirectCore/CoreConfigMaster/2.0.101/rtl/vlog/core/coreconfigmaster.v
../../component/Actel/DirectCore/CoreConfigP/4.0.100/rtl/vlog/core/coreconfigp.v
../../component/Actel/DirectCore/CoreResetP/5.0.103/rtl/vlog/core/coreresetp_pcie_hotreset.v
../../component/Actel/DirectCore/CoreResetP/5.0.103/rtl/vlog/core/coreresetp.v
../../component/work/SB/FABOSC_0/SB_FABOSC_0_OSC.v ../../component/work/SB_HPMS/SB_HPMS.v
../../component/work/SB/SB.v ../../component/work/SB_top/SERDES_IF_0/
SB_top_SERDES_IF_0_SERDES_IF.v
../../component/work/SB_top/SB_top.v ../../component/work/SB_top/testbench.v
ncelab -Message -cdslib ./cds.lib -hdlvar ./hdl.var
-work presynth -logfile ncelab.log -errormax 15 -access +rwc -stav presynth.testbench:module
ncsim -Message -batch -cdslib ./cds.lib -hdlvar ./
hdl.var -logfile ncsim.log -errormax 15 -stav presynth.testbench:module
3.5 Automatizace (Zeptejte se)
Následující skript file převede ModelSim run.do files do konfigurace fileje potřeba ke spuštění simulací pomocí NCSim.
Skript File Používání
perl cadence_parser.pl presynth_run.do postsynth_run.do
postlayout_run.do Microsemi_Family
Location_of_Cadence_Precompiled_libraries
Cadence_parser.pl
#!/usr/bin/perl -w
################################################## ############################################
###################
#Použití: perl questa_parser.pl presynth_run.do postsynth_run.do postlayout_run.do
Microsemi_Family Precompiled_Libraries_location#
################################################## ############################################
###################
používat POSIX;
použití přísné;
my ($presynth, $postsynth, $postlayout, $family, $lib_location) = @ARGV;
&questa_parser($presynth, $rodina, $umístění_lib);
&questa_parser($postsynth, $rodina, $lib_location);
&questa_parser($postlayout, $family, $lib_location);
sub questa_parser {
můj $ModelSim_run_do = $_[0];
moje $actel_family = $_[1];
moje $lib_location = $_[2];
můj $stav;
if ( -e “$ModelSim_run_do” )
{
otevři toFILE”$ModelSim_run_do”);
můj @ModelSim_run_do =FILE>;
můj $ řádek;
if ( $ModelSim_run_do =~ m/(presynth)/)
{
`mkdir QUESTA_PRESYNTH`;
otevřít (OUTFILE”>QUESTA_PRESYNTH/presynth_questa.do”);
$stav = $1;
} elsif ( $ModelSim_run_do =~ m/(postsynth)/)
{
`mkdir QUESTA_POSTSYNTH`;
otevřít (OUTFILE”>QUESTA_POSTSYNTH/postsynth_questa.do”);
$stav = $1;
} elsif ( $ModelSim_run_do =~ m/(postlayout)/ )
{
`mkdir QUESTA_POSTLAYOUT`;
otevřít (OUTFILE”>QUESTA_POSTLAYOUT/postlayout_questa.do”);
$stav = $1;
} Else
{
tisknout „Chybné vstupy zadané do file\n”;
tisknout “#Usage: perl questa_parser.pl presynth_run.do postsynth_run.do postlayout_run.do
\”Umístění_knihoven\”\n”;
}
foreach $line (@ModelSim_run_do)
{
#Obecné operace
$line =~ s/..\/designer.*simulation\///g;
$line =~ s/$state/$state\_questa/g;
#vytisknoutFILE "$řádek \n";
if ($line =~ m/vmap\s+.*($actel_family)/)
{
vytisknoutFILE “vmap $actel_family \”$lib_location\”\n”;
} elsif ($line =~ m/vmap\s+(.*._LIB)/)
{
$line =~ s/..\/komponenta/..\/..\/komponenta/g;
vytisknoutFILE "$řádek \n";
} elsif ($line =~ m/vsim/)
{
$line =~ s/vsim/vsim -novopt/g;
vytisknoutFILE "$řádek \n";
} Else
{
vytisknoutFILE "$řádek \n";
}
}
zavřít vFILE);
uzavřítFILE);
} jinak {
tisknout „$ModelSim_run_do neexistuje. Znovu spustit simulaci \n”;
}
}
Nastavení Cadence Xcelium (Přihlášení mikročipu)
Musíte vytvořit skript file podobně jako ModelSim ME/ModelSim Pro ME run.do ke spuštění simulátoru Cadence Xcelium. Postupujte podle těchto kroků a vytvořte skript file pro Xcelium nebo použijte skript file poskytnutý ke konverzi ModelSim ME/ModelSim Pro ME run.do files do konfigurace fileje potřeba ke spuštění simulací pomocí Xcelium.
4.1 Proměnné prostředí (Zeptejte se)
Chcete-li spustit Cadence Xcelium, nakonfigurujte následující proměnné prostředí:
- LM_LICENSE_FILE: musí obsahovat ukazatel na licenci file.
- cds_root: musí ukazovat na umístění domovského adresáře Cadence Incisive Installation.
- PATH: musí ukazovat na bin umístění pod adresářem nástrojů, na který ukazuje cds_root (tj
$cds_root/tools/bin/64bit (pro 64bitový počítač a $cds_root/tools/bin pro 32bitový
stroj).
V případě přechodu mezi 64bitovými a 32bitovými operačními systémy lze simulační prostředí nastavit třemi způsoby:
Případ 1: Proměnná PATH
set path = (install_dir/tools/bin/64bit $path) pro 64bitové stroje a
set path = (install_dir/tools/bin $path) pro 32bitové počítače
Případ 2: Použití -64bitové možnosti příkazového řádku
V příkazovém řádku zadejte volbu -64bit, aby se vyvolal 64bitový spustitelný soubor.
Případ 3: Nastavení proměnné prostředí INCA_64BIT nebo CDS_AUTO_64BIT
Proměnná INCA_64BIT je považována za booleovskou. Tuto proměnnou můžete nastavit na libovolnou hodnotu nebo na null
řetězec.
setenv INCA_64BIT
Důležité: The Proměnná prostředí INCA_64BIT neovlivňuje ostatní nástroje Cadence, jako jsou nástroje IC. U nástrojů Incisive však proměnná INCA_64BIT přepíše nastavení proměnné prostředí CDS_AUTO_64BIT. Pokud je proměnná prostředí INCA_64BIT et, všechny nástroje Incisive běží v 64bitovém režimu.
setenv CDS_AUTO_64BIT INCLUDE:INCA
Důležité: The řetězec INCA musí být velkými písmeny. Všechny spustitelné soubory musí být spuštěny buď v 2bitovém režimu, nebo v 64bitovém režimu, nenastavujte proměnnou tak, aby zahrnovala jeden spustitelný soubor, jako je tomu v následujícím:
setenv CDS_AUTO_64BIT INCLUDE:ncelab
Jiné nástroje Cadence, jako jsou nástroje IC, také používají proměnnou prostředí CDS_AUTO_64BIT k řízení výběru 32bitových nebo 64bitových spustitelných souborů. Následující tabulka ukazuje, jak můžete nastavit proměnnou CDS_AUTO_64BIT pro spouštění nástrojů Incisive a nástrojů IC ve všech režimech.
Tabulka 4-1. Proměnné CDS_AUTO_64BIT
| Proměnná CDS_AUTO_64BIT | Pronikavé nástroje | Nástroje IC |
| setenv CDS_AUTO_64BIT VŠECHNY | 64bitový | 64bitový |
| setenv CDS_AUTO_64BIT ŽÁDNÉ | 32bitový | 32bitový |
| setenv CDS_AUTO_64BIT EXCLUDE:ic_binary |
64bitový | 32bitový |
| setenv CDS_AUTO_64BIT EXCLUDE:INCA | 32bitový | 64bitový |
Důležité: Všechny nástroje Incisive musí být spuštěny buď v 32bitovém režimu, nebo v 64bitovém režimu, nepoužívejte EXCLUDE k vyloučení konkrétního spustitelného souboru, jak je uvedeno níže:
setenv CDS_AUTO_64BIT EXCLUDE:ncelab
Pokud nastavíte proměnnou CDS_AUTO_64BIT tak, aby vylučovala nástroje Incisive (setenv
CDS_AUTO_64BIT EXCLUDE:INCA), všechny nástroje Incisive běží v 32bitovém režimu. Nicméně,
-64bit možnost příkazového řádku přepíše proměnnou prostředí.
Následující konfigurace files vám pomohou spravovat vaše data a řídit provoz simulačních nástrojů a utilit:
- Mapování knihovny file (cds.lib) definuje logický název pro umístění vašeho návrhu.
- Knihovny a přidruží je k fyzickým názvům adresářů.
- Proměnné file (hdl.var) definuje proměnné, které ovlivňují chování simulačních nástrojů a utilit.
4.2 Stáhnout kompilovanou knihovnu (Zeptejte se)
Stáhněte si knihovny pro Cadence Xcelium z Microsemi's webmísto.
4.3 Vytvoření skriptu Xcelium file (Zeptejte se)
Po vytvoření kopie souboru run.do files, proveďte následující kroky ke spuštění simulace pomocí skriptu Xcelium file.
- Vytvořte soubor cds.lib file který definuje, které knihovny jsou přístupné a kde se nacházejí.
The file obsahuje příkazy, které mapují logické názvy knihoven na jejich fyzické cesty k adresářům. Napřample, pokud používáte presynth simulaci, cds.lib file lze zapsat tak, jak je znázorněno v následujícím bloku kódu.
DEFINOVAT presynth ./presynth
DEFINOVAT COREAHBLITE_LIB ./COREAHBLITE_LIB
DEFINUJTE smartfusion2 - Vytvořte soubor hdl.var file což je volitelná konfigurace file který obsahuje konfigurační proměnné, který určuje, jak je nakonfigurováno vaše návrhové prostředí. Tyto zahrnují:
– Proměnné, které se používají k určení pracovní knihovny, kde kompilátor ukládá zkompilované objekty a další odvozená data.
– Pro Verilog proměnné (LIB_MAP, VIEW_MAP, WORK), které se používají k určení knihoven a views pro vyhledávání, když zpracovatel řeší instance.
– Proměnné, které umožňují definovat možnosti a argumenty příkazového řádku kompilátoru, elaborátoru a simulátoru.
V případě simulace presynth example zobrazené výše, řekněme, že máme 3 RTL files av, bv a testbench.v, které je třeba zkompilovat do knihoven presynth, CREAHBLITE_LIB a presynth. Soubor hdl.var file lze zapsat tak, jak je znázorněno v následujícím bloku kódu.
DEFINUJTE WORK presynth
DEFINOVAT PROJECT_DIR files>
DEFINOVAT LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/av => presynth )
DEFINOVAT LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/bv => COREHBLITE_LIB )
DEFINOVAT LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/testbench.v => presynth )
DEFINOVAT LIB_MAP ( $LIB_MAP, + => presynth ) - Zkompilujte návrh files pomocí možnosti ncvlog.
xmvlog +incdir+ –cdslib ./cds.lib –hdlvar ./hdl.var –logfile
ncvlog.log –update –linedebug av bv testbench.v - Vypracujte návrh pomocí ncelab. Zpracovatel vytvoří hierarchii návrhu na základě instancí a konfiguračních informací v návrhu, vytvoří konektivitu signálu a vypočítá počáteční hodnoty pro všechny objekty v návrhu. Propracovaná hierarchie návrhu je uložena ve snímku simulace, což je reprezentace vašeho návrhu, kterou simulátor používá ke spuštění simulace.
Xcelium –Message –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncelab.log –errormax 15 –
access +rwc –stav worklib. :modul
Vypracování během simulace po rozvržení
V případě simulací po rozvržení nejprve SDF file je třeba před zpracováním zkompilovat pomocí příkazu ncsdfc.
Xceliumfilejméno>.sdf –výstupfilejméno>.sdf.X
Během zpracování použijte zkompilovaný výstup SDF s možností –autosdf, jak je znázorněno v následujícím bloku kódu.
xmelab -autosdf –Zpráva –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncelab.log –errormax
15 –access +rwc –stav worklib. :modul –sdf_cmd_file ./
sdf_cmd_file
soubor sdf_cmd_file musí odpovídat následujícímu kódu.
COMPILED_SDF_FILE = " file>“ - Simulujte pomocí Xcelium. Po vypracování je vytvořen snímek simulace, který Xcelium nahraje pro simulaci. To lze spustit v dávkovém režimu nebo v režimu GUI.
xmsim –Message –batch/-gui –cdslib ./cds.lib –hdlvar ./hdl.var –logfile xmsim.log –
errormax 15 – stav pracovní lib. :modul
Nastavení Cadence Xcelium
Důležité: Vše výše uvedené tři kroky kompilace, zpracování a simulace lze vložit do skriptu shellu file a pochází z příkazového řádku. Místo použití těchto tří kroků lze návrh simulovat v jednom kroku pomocí možnosti ncverilog nebo xrun, jak je znázorněno v následujícím bloku kódu.
xmverilog +incdir+ -cdslib ./cds.lib –hdlvar ./hdl.var
fileje použit v návrhu>
xrun +incdir+ -cdslib ./cds.lib –hdlvar ./hdl.var files
použité v návrhu>
4.3.1 Známé problémy (Zeptejte se)
Řešení Testbench
Použití následujícího příkazu pro specifikaci hodinové frekvence v testbench generovaném uživatelem nebo výchozí testbench generovaný Libero SoC nefunguje s Xcelium.
vždy @(SYSCLK)
#(SYSCLK_PERIOD / 2.0) SYSCLK <= !SYSCLK;
Pro spuštění simulace upravte následovně:
vždy #(SYSCLK_PERIOD / 2.0) SYSCLK = ~SYSCLK;
Důležité: Kompilované knihovny pro Xcelium jsou specifické pro platformu (tj. 64bitové knihovny nejsou kompatibilní s 32bitovou platformou a naopak).
Simulace postsynth a post-layout pomocí MSS a SERDES
Při provádění postsynth simulací návrhů obsahujících blok MSS nebo post-layout simulací návrhů pomocí SERDES nefungují simulace BFM, pokud není během zpracování specifikována volba –libmap. Je to proto, že během zpracování je MSS vyřešen z pracovní knihovny (kvůli výchozímu vázání a worklib postsynth/post-layout), kde jde pouze o pevnou funkci.
Příkaz ncelab musí být zapsán tak, jak je znázorněno v následujícím bloku kódu, aby bylo možné vyřešit blok MSS z předkompilované knihovny SmartFusion2.
xmelab -libmap lib.map -libverbose -Message -access +rwc cfg1
a lib.map file musí být následující:
config cfg1;
design ;
výchozí liblist smartfusion2 ;
endconfig
To musí vyřešit jakoukoli buňku v knihovně SmartFusion2, než se podíváte do pracovní knihovny, tj. postsynth/post-layout.
Volbu –libmap lze standardně použít během zpracování pro každou simulaci (presynth, postsynth a post-layout). Tím se vyhnete problémům se simulací, které jsou způsobeny rozlišením instancí z knihoven.
xmelab: *F,INTERR: INTERNÍ VÝJIMKA
Tato výjimka nástroje ncelab je upozorněním pro návrhy obsahující FDDR ve SmartFusion2 a IGLOO2
během postsynth a post-layout simulací pomocí volby –libmap.
Důležité: Tento problém byl nahlášen týmu podpory Cadence (SAR 52113).
4.4 Sample Tcl a shell skript files (Zeptejte se)
Následující files jsou konfigurace files potřebné pro nastavení návrhu a skriptu shellu file pro spouštění příkazů Xcelium.
Cds.lib
DEFINUJTE smartfusion2 /scratch/krydor/tmpspace/users/me/nc-vlog64/SmartFusion2
DEFINOVAT COREAHBLITE_LIB ./COREAHBLITE_LIB
DEFINOVAT presynth ./presynth
Hdl.var
DEFINUJTE WORK presynth
DEFINOVAT PROJECT_DIR /scratch/krydor/tmpspace/sqausers/me/3rd_party_simulators/Cadence/IGLOO2/
ENVM/M2GL050/envm_fic1_ser1_v/eNVM_fab_master
DEFINOVAT LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_addrdec.v => COREHBLITE_LIB)
DEFINOVAT LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_defaultslavesm.v => COREHBLITE_LIB)
DEFINOVAT LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_masterstagev => COREHBLITE_LIB)
DEFINOVAT LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_slavearbiter.v => COREHBLITE_LIB)
DEFINOVAT LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_slavestagev => COREHBLITE_LIB)
DEFINOVAT LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_matrix2x16.v => COREHBLITE_LIB)
DEFINOVAT LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite.v => COREHBLITE_LIB)
DEFINUJTE LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB/CCC_0/SB_CCC_0_FCCC.v =>
presynth)
DEFINOVAT LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreConfigMaster/
2.0.101/rtl/vlog/core/coreconfigmaster.v => presynth)
DEFINOVAT LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreConfigP/4.0.100/rtl/
vlog/core/coreconfigp.v => presynth )
DEFINOVAT LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreResetP/5.0.103/rtl/
vlog/core/coreresetp_pcie_hotreset.v => presynth )
DEFINOVAT LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreResetP/5.0.103/rtl/
vlog/core/coreresetp.v => presynth )
DEFINUJTE LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB/FABOSC_0/SB_FABOSC_0_OSC.v =>
presynth)
DEFINOVAT LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB_HPMS/SB_HPMS.v => presynth )
DEFINOVAT LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB/SB.v => presynth )
DEFINOVAT LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/SERDES_IF_0/
SB_top_SERDES_IF_0_SERDES_IF.v => presynth)
DEFINOVAT LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/SB_top.v => presynth )
DEFINOVAT LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/testbench.v => presynth )
DEFINOVAT LIB_MAP ( $LIB_MAP, + => presynth )
Příkazy.csh
ncvlog +incdir+../../component/work/SB_top -cdslib ./cds.lib -hdlvar ./hdl.var -logfile
ncvlog.log -errormax 15 -update -linedebug
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_addrdec.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/
coreahblite_defaultslavesm.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_masterstagvěk
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_slavearbiter.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_slavestagvěk
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_matrix2x16.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite.v
../../component/work/SB/CCC_0/SB_CCC_0_FCCC.v
../../component/Actel/DirectCore/CoreConfigMaster/2.0.101/rtl/vlog/core/coreconfigmaster.v
../../component/Actel/DirectCore/CoreConfigP/4.0.100/rtl/vlog/core/coreconfigp.v
../../component/Actel/DirectCore/CoreResetP/5.0.103/rtl/vlog/core/coreresetp_pcie_hotreset.v
../../component/Actel/DirectCore/CoreResetP/5.0.103/rtl/vlog/core/coreresetp.v
../../component/work/SB/FABOSC_0/SB_FABOSC_0_OSC.v ../../component/work/SB_HPMS/SB_HPMS.v
../../component/work/SB/SB.v ../../component/work/SB_top/SERDES_IF_0/
SB_top_SERDES_IF_0_SERDES_IF.v
../../component/work/SB_top/SB_top.v ../../component/work/SB_top/testbench.v
ncelab -Message -cdslib ./cds.lib -hdlvar ./hdl.var
-work presynth -logfile ncelab.log -errormax 15 -access +rwc -stav presynth.testbench:module
ncsim -Message -batch -cdslib ./cds.lib -hdlvar ./
hdl.var -logfile ncsim.log -errormax 15 -stav presynth.testbench:module
4.5 Automatizace (Přihlášení mikročipu)
Následující skript file převede ModelSim run.do files do konfigurace fileje potřeba ke spuštění simulací pomocí Xcelium.
Skript File Používání
perl cadence_parser.pl presynth_run.do postsynth_run.do
postlayout_run.do Microsemi_Family
Location_of_Cadence_Precompiled_libraries
Cadence_parser.pl
#!/usr/bin/perl -w
################################################## ############################################
###################
#Použití: perl questa_parser.pl presynth_run.do postsynth_run.do postlayout_run.do
Microsemi_Family Precompiled_Libraries_location#
################################################## ############################################
###################
používat POSIX;
použití přísné;
my ($presynth, $postsynth, $postlayout, $family, $lib_location) = @ARGV;
&questa_parser($presynth, $rodina, $umístění_lib);
&questa_parser($postsynth, $rodina, $lib_location);
&questa_parser($postlayout, $family, $lib_location);
sub questa_parser {
můj $ModelSim_run_do = $_[0];
moje $actel_family = $_[1];
moje $lib_location = $_[2];
můj $stav;
if ( -e “$ModelSim_run_do” )
{
otevři toFILE”$ModelSim_run_do”);
můj @ModelSim_run_do =FILE>;
můj $ řádek;
if ( $ModelSim_run_do =~ m/(presynth)/)
{
`mkdir QUESTA_PRESYNTH`;
otevřít (OUTFILE”>QUESTA_PRESYNTH/presynth_questa.do”);
$stav = $1;
} elsif ( $ModelSim_run_do =~ m/(postsynth)/)
{
`mkdir QUESTA_POSTSYNTH`;
otevřít (OUTFILE”>QUESTA_POSTSYNTH/postsynth_questa.do”);
$stav = $1;
} elsif ( $ModelSim_run_do =~ m/(postlayout)/ )
{
`mkdir QUESTA_POSTLAYOUT`;
otevřít (OUTFILE”>QUESTA_POSTLAYOUT/postlayout_questa.do”);
$stav = $1;
} Else
{
tisknout „Chybné vstupy zadané do file\n”;
tisknout “#Usage: perl questa_parser.pl presynth_run.do postsynth_run.do postlayout_run.do
\”Umístění_knihoven\”\n”;
}
foreach $line (@ModelSim_run_do)
{
#Obecné operace
$line =~ s/..\/designer.*simulation\///g;
$line =~ s/$state/$state\_questa/g;
#vytisknoutFILE "$řádek \n";
if ($line =~ m/vmap\s+.*($actel_family)/)
{
vytisknoutFILE “vmap $actel_family \”$lib_location\”\n”;
} elsif ($line =~ m/vmap\s+(.*._LIB)/)
{
$line =~ s/..\/komponenta/..\/..\/komponenta/g;
vytisknoutFILE "$řádek \n";
} elsif ($line =~ m/vsim/)
{
$line =~ s/vsim/vsim -novopt/g;
vytisknoutFILE "$řádek \n";
} Else
{
vytisknoutFILE "$řádek \n";
}
}
zavřít vFILE);
uzavřítFILE);
} jinak {
tisknout „$ModelSim_run_do neexistuje. Znovu spustit simulaci \n”;
}
}
Nastavení Siemens QuestaSim/Nastavení ModelSim (Zeptejte se)
Run.do files, generované Libero SoC pro simulace pomocí ModelSim Microsemi Editions, lze použít pro simulace pomocí QuestaSim/ModelSim SE/DE/PE s jedinou změnou. V ModelSim ME/ModelSim Pro ME run.do file, je třeba upravit umístění předkompilovaných knihoven.
Důležité:
Ve výchozím nastavení provádí simulační nástroj jiný než ModelSim Pro ME během simulace optimalizaci návrhu, která může ovlivnit viditelnost artefaktů simulace, jako jsou objekty návrhu a vstupní podněty.
To je obvykle užitečné při zkrácení doby běhu simulace pro složité simulace pomocí podrobných, samokontrolních testovacích stolic. Výchozí optimalizace však nemusí být vhodné pro všechny simulace, zejména v případech, kdy očekáváte grafickou kontrolu výsledků simulace pomocí vlnového okna.
Chcete-li vyřešit problémy způsobené touto optimalizací, musíte během simulace přidat příslušné příkazy a související argumenty, abyste obnovili viditelnost návrhu. Příkazy specifické pro nástroj naleznete v dokumentaci k používanému simulátoru.
5.1 Proměnné prostředí (Zeptejte se)
Následují požadované proměnné prostředí.
- LM_LICENSE_FILE: musí obsahovat cestu k licenci file.
- MODEL_TECH: musí identifikovat cestu k umístění domovského adresáře instalace QuestaSim.
- PATH: musí ukazovat na spustitelné umístění, na které ukazuje MODEL_TECH.
5.2 Převod run.do pro Mentor QuestaSim (Zeptejte se)
Run.do files generované Libero SoC pro simulace pomocí ModelSim Microsemi Editions lze použít pro simulace pomocí QuestaSim/ModelSim_SE s jedinou změnou.
Důležité: Vše návrhy, které jsou simulovány pomocí QuestaSim, musí obsahovat -novopt
možnost spolu s příkazem vsim ve skriptu run.do files.
5.3 Stáhněte si kompilovanou knihovnu (Zeptejte se)
Stáhněte si knihovny pro Mentor Graphics QuestaSim z Microsemi's webmísto.
Nastavení Synopsys VCS (Zeptejte se)
Tok doporučený společností Microsemi se spoléhá na tok Elaborate and Compile ve VCS. Tento dokument obsahuje skript file který používá skript run.do filegeneruje Libero SoC a generuje nastavení fileje potřeba pro simulaci VCS. Scénář file používá run.do file postupujte takto.
- Vytvořte mapování knihovny file, což se provádí pomocí synopsys_sim.setup file umístěn ve stejném adresáři, kde běží simulace VCS.
- Vytvořte skript shellu file k vypracování a kompilaci vašeho návrhu pomocí VCS.
6.1 Proměnné prostředí (Zeptejte se)
Nastavte příslušné proměnné prostředí pro VCS na základě vašeho nastavení. Proměnné prostředí potřebné podle dokumentace VCS jsou:
- LM_LICENSE_FILE: musí obsahovat ukazatel na licenční server.
- VCS_HOME: musí ukazovat na umístění domovského adresáře instalace VCS.
- PATH: musí obsahovat ukazatel na adresář bin pod adresářem VCS_HOME.
6.2 Stáhnout kompilovanou knihovnu (Zeptejte se)
Stáhněte si knihovny pro Synopsys VCS z Microsemi's webmísto.
6.3 Simulační skript VCS File (Zeptejte se)
Po nastavení VCS a vygenerování návrhu a jiného run.do files od Libero SoC, musíte:
- Vytvořte mapování knihovny file synopsys_sim.setup; tento file obsahuje ukazatele na umístění všech knihoven, které má návrh použít.
Důležité: The file název se nesmí měnit a musí být umístěn ve stejném adresáři, kde běží simulace. Tady je example za takový file pro simulaci předsyntézy.
PRÁCE > EFAULT
SmartFusion2:
presynth : ./presynth
VÝCHOZÍ : ./práce - Vypracujte jiný design files, včetně testbench, pomocí příkazu vlogan ve VCS. Tyto příkazy mohou být součástí skriptu shellu file. Následuje exampsoubor příkazů, které jsou potřebné k vypracování návrhu definovaného v rtl.v s jeho testovacím prostředím definovaným v
testbench.v.
vlogan +v2k -work presynth rtl.v
vlogan +v2k -work presynth testbench.v - Zkompilujte návrh pomocí VCS pomocí následujícího příkazu.
vcs –sim_res=1fs presynth.testbench
Poznámka: The Časové rozlišení simulace musí být nastaveno na 1fs pro správnou funkční simulaci. - Jakmile je návrh zkompilován, spusťte simulaci pomocí následujícího příkazu.
./simv - Pro simulaci se zpětnou anotací musí být příkaz VCS takový, jak je znázorněno v následujícím bloku kódu.
vcs postlayout.testbench –sim_res=1fs –sdf max: .
jméno>: file cesta> –gui –l postlayout.log
6.4 Omezení/výjimky (Zeptejte se)
Níže jsou uvedena omezení/výjimky nastavení Synopsys VCS.
- Simulace VCS lze spustit pouze pro projekty Verilog Libero SoC. Simulátor VCS má přísné požadavky na jazyk VHDL, které nesplňuje automaticky generovaný VHDL Libero SoC. files.
- Chcete-li simulaci zastavit, kdykoli budete chtít, musíte mít v testbench Verilog příkaz $finish.
Důležité: Kdy simulace jsou spuštěny v režimu GUI, dobu běhu lze určit v GUI.
6.5 Sample Tcl a Shell Script Files (Zeptejte se)
Následující Perl automatizuje generování synopsys_sim.setup file stejně jako odpovídající skript shellu fileje potřeba k vypracování, kompilaci a simulaci návrhu.
Pokud návrh používá MSS, zkopírujte soubor test.vec file umístěnou ve složce simulace projektu Libero SoC do složky simulace VCS. Následující oddíly obsahují sample run.do files generované Libero SoC, včetně odpovídajícího mapování knihovny a shell skriptu fileje potřeba pro simulaci VCS.
6.5.1 Předběžná syntéza (Zeptejte se)
Presynth_run.do
tiše nastavte ACTELLIBNAME SmartFusion2
potichu nastavte PROJECT_DIR „/sqa/users/me/VCS_Tests/Test_DFF“
pokud {[file existuje presynth/_info]} {
echo „INFO: Simulační knihovna presynth již existuje“
} jinak {
vlib presynth
}
vmap presynth presynth
vmap SmartFusion2 “/captures/lin/11_0_0_23_11prod/lib/ModelSim/precompiled/vlog/smartfusion2”
vlog -work presynth “${PROJECT_DIR}/component/work/SD1/SD1.v”
vlog “+incdir+${PROJECT_DIR}/stimulus” -work presynth “${PROJECT_DIR}/stimulus/SD1_TB1.v”
vsim -L SmartFusion2 -L presynth -t 1fs presynth.SD1_TB1
přidat vlnu /SD1_TB1/*
přidat log -r /*
běžet 1000 ns
presynth_main.csh
#!/bin/csh -f
nastavit PROJECT_DIR = "/sqa/users/Me/VCS_Tests/Test_DFF"
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k -work presynth “${PROJECT_DIR}/component/
práce/SD1/SD1.v”
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k “+incdir+${PROJECT_DIR}/stimulus” -práce
presynth “${PROJECT_DIR}/stimulus/SD1_TB1.v”
/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs presynth.SD1_TB1 -l kompilace.log
./simv -l run.log
Synopsys_sim.setup
PRÁCE > VÝCHOZÍ
SmartFusion2: /VCS/SmartFusion2
presynth : ./presynth
VÝCHOZÍ : ./práce
6.5.2 Postsyntéza (Zeptejte se)
postsynth_run.do
tiše nastavte ACTELLIBNAME SmartFusion2
potichu nastavte PROJECT_DIR „/sqa/users/Me/VCS_Tests/Test_DFF“
pokud {[file existuje postsynth/_info]} {
echo „INFO: Simulační knihovna postsynth již existuje“
} jinak {
vlib postsynth
}
vmap postsynth postsynth
vmap SmartFusion2 “//idm/captures/pc/11_0_1_12_g4x/Designer/lib/ModelSim/precompiled/vlog/
SmartFusion2”
vlog -work postsynth “${PROJECT_DIR}/synthesis/SD1.v”
vlog “+incdir+${PROJECT_DIR}/stimulus” -pracovní postsynth “${PROJECT_DIR}/stimulus/SD1_TB1.v”
vsim -L SmartFusion2 -L postsynth -t 1fs postsynth.SD1_TB1
přidat vlnu /SD1_TB1/*
přidat log -r /*
běžet 1000 ns
log SD1_TB1/*
výstup
Postsynth_main.csh
#!/bin/csh -f
nastavit PROJECT_DIR = "/sqa/users/Me/VCS_Tests/Test_DFF"
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k -work postsynth “${PROJECT_DIR}/synthesis/
SD1.v”
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k “+incdir+${PROJECT_DIR}/stimulus” -práce
postsynth “${PROJECT_DIR}/stimulus/SD1_TB1.v”
/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postsynth.SD1_TB1 -l kompilace.log
./simv -l run.log
Synopsys_sim.setup
PRÁCE > VÝCHOZÍ
SmartFusion2: /VCS/SmartFusion2
postsynth: ./postsynth
VÝCHOZÍ : ./práce
6.5.3 Po rozvržení (Zeptejte se)
postlayout_run.do
tiše nastavte ACTELLIBNAME SmartFusion2
tiše nastavte PROJECT_DIR „E:/ModelSim_Work/Test_DFF“
pokud {[file existuje ../designer/SD1/simulation/postlayout/_info]} {
echo „INFO: Simulační knihovna ../designer/SD1/simulation/postlayout již existuje“
} jinak {
vlib ../designer/SD1/simulation/postlayout
}
vmap postlayout ../designer/SD1/simulation/postlayout
vmap SmartFusion2 “//idm/captures/pc/11_0_1_12_g4x/Designer/lib/ModelSim/precompiled/vlog/
SmartFusion2”
vlog – work postlayout “${PROJECT_DIR}/designer/SD1/SD1_ba.v”
vlog „+incdir+${PROJECT_DIR}/stimulus“ – rozvržení práce „${PROJECT_DIR}/stimulus/SD1_TB1.v“
vsim -L SmartFusion2 -L postlayout -t 1fs -sdfmax /SD1_0=${PROJECT_DIR}/designer/SD1/
SD1_ba.sdf postlayout.SD1_TB1
přidat vlnu /SD1_TB1/*
přidat log -r /*
běžet 1000 ns
Postlayout_main.csh
#!/bin/csh -f
nastavit PROJECT_DIR = "/VCS_Tests/Test_DFF"
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k -work postlayout „${PROJECT_DIR}/
designer/SD1/SD1_ba.v”
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k “+incdir+${PROJECT_DIR}/stimulus” -práce
postlayout „${PROJECT_DIR}/stimulus/SD1_TB1.v“
/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postlayout.SD1_TB1 -sdf
max:SD1_TB1.SD1_0:${PROJECT_DIR}/designer/SD1/SD1_ba.sdf -l compile.log
./simv -l run.log
Synopsys_sim.setup
PRÁCE > VÝCHOZÍ
SmartFusion2: /VCS/SmartFusion2
postlayout: ./postlayout
VÝCHOZÍ: ./workVCS
6.6 Automatizace (Zeptejte se)
Tok lze automatizovat pomocí následujícího skriptu Perl file převést ModelSim run.do files do skriptu shellu kompatibilního s VCS files, vytvořte správné adresáře v adresáři simulace Libero SoC a poté spusťte simulace.
Spusťte skript file pomocí následující syntaxe.
perl vcs_parse.pl presynth_run.do postsynth_run.do postlayout_run.do
Vcs_parse_pl
#!/usr/bin/perl -w
################################################## ############################
#
#Usage: perl vcs_parse.pl presynth_run.do postsynth_run.do postlayout_run.do
#
################################################## ##############################
my ($presynth, $postsynth, $postlayout) = @ARGV;
if(system(“mkdir VCS_Presynth”)) {tisknout “mkdir se nezdařilo:\n”;}
if(system(“mkdir VCS_Postsynth”)) {tisknout “mkdir se nezdařilo:\n”;}
if(system(“mkdir VCS_Postlayout”)) {tisknout “mkdir se nezdařilo:\n”;}
chdir(VCS_Presynth);
`cp ../$ARGV[0] .` ;
&parse_do($presynth,”presynth”);
chdir (../”);
chdir(VCS_Postsynth);
`cp ../$ARGV[1] .` ;
&parse_do($postsynth,”postsynth”);
chdir (../”);
chdir(VCS_Postlayout);
`cp ../$ARGV[2] .` ;
&parse_do($postlayout,”postlayout”);
chdir (../”);
sub parse_do {
můj $vlog = “/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k” ;
moje %LIB = ();
můj $file = $_[0] ;
můj $stav = $_[1];
otevři toFILE“, $file”) || zemřít „Nelze otevřít File Důvod může být: $!“;
if ( $state eq “presynth” )
{
open(OUT1,”>presynth_main.csh”) || zemřít „Nemohu vytvořit Command File Důvod může být: $!“;
}
elsif ( $state eq “postsynth”)
{
open(OUT1,”>postsynth_main.csh”) || zemřít „Nemohu vytvořit Command File Důvod může být: $!“;
}
elsif ( $state eq “postlayout” )
{
open(OUT1,”>postlayout_main.csh”) || zemřít „Nemohu vytvořit Command File Důvod může být: $!“;
}
jiný
{
print “Stav simulace chybí \n” ;
}
open(OUT2,”>synopsys_sim.setup”) || zemřít „Nemohu vytvořit Command File Důvod může být: $!“;
# .csh file
print OUT1 “#!/bin/csh -f\n\n\n” ;
#ZALOŽIT FILE
tisk OUT2 “PRÁCE > VÝCHOZÍ\n” ;
tisk OUT2 “SmartFusion2: /sqa/users/Aditya/VCS/SmartFusion2\n” ;
while ($line =FILE>)
{
Nastavení Synopsys VCS
if ($line =~ m/tiché nastavení PROJECT_DIR\s+\”(.*?)\”/)
{
print OUT1 “set PROJECT_DIR = \”$1\”\n\n\n” ;
}
elsif ( $line =~ m/vlog.*\.v\”/ )
{
if ($line =~ m/\s+(\w*?)\_LIB/)
{
#print “\$1 =$1 \n” ;
$temp = “$1″.”_LIB”;
#print “Teplota = $tepl \n” ;
$LIB{$temp}++;
}
chomp($řádek);
$line =~ s/^vlog/$vlog/ ;
$řádek =~ s/ //g;
vytisknout OUT1 “$řádek\n”;
}
elsif ( ($line =~ m/vsim.*presynth\.(.*)/) || ($line =~ m/vsim.*postsynth\.(.*)/) || ($line
=~ m/vsim.*postlayout\.(.*)/) )
{
$tb = $1 ;
$tb =~ s///g;
chomp($tb);
#print “Název TB: $tb \n”;
if ( $line =~ m/sdf(.*)\.sdf/)
{
chomp($řádek);
$řádek = $1 ;
#print “ŘÁDEK : $řádek \n” ;
if ($line =~ m/max/)
{
$řádek =~ s/max \/// ;
$line =~ s/=/:/;
tisk OUT1 “\n\n/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postlayout.$tb -sdf
max:$tb.$line.sdf -l kompilace.log\n” ;
}
elsif ($line =~ m/min/)
{
$řádek =~ s/min \/// ;
$line =~ s/=/:/;
tisk OUT1 “\n\n/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postlayout.$tb -sdf
min:$tb.$line.sdf -l kompilace.log\n” ;
}
elsif ($line =~ m/typ/)
{
$line =~ s/typ \/// ;
$line =~ s/=/:/;
tisk OUT1 “\n\n/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postlayout.$tb -sdf
typ:$tb.$line.sdf -l kompilace.log\n” ;
}
#-sdfmax /M3_FIC32_0=${PROJECT_DIR}/designer/M3_FIC32/M3_FIC32_ba.sdf — Formát SDF ModelSim
#$sdf = “-sdf max:testbench.M3_FIC32_0:${PROJECT_DIR}/designer/M3_FIC32/M3_FIC32_ba.sdf”; -VCS
formát SDF
}
}
}
vytisknout
OUT1 „\n\n“
;
if
( $state eq „presynth“
)
{
vytisknout
OUT2 “presynth
: ./presynth\n”
;
vytisknout
OUT1 “/cad_design/tools/vcs.dir/E-2011.03/bin/vcs
-sim_res=1fs presynth.$tb -l
kompilovat.log\n”
;
}
elsif
( $state eq „postsynth“
)
{
vytisknout
OUT2 „postsynth
: ./postsynth\n”
;
vytisknout
OUT1 “/cad_design/tools/vcs.dir/E-2011.03/bin/vcs
-sim_res=1fs postsynth.$tb -l
kompilovat.log\n”
;
}
elsif
( $state eq “postlayout”
)
{
print OUT2 “postlayout : ./postlayout\n” ;
}
jiný
{
print “Stav simulace chybí \n” ;
}
foreach $i ( klíče %LIB)
{
#print “Klíč : $i Hodnota : $LIB{$i} \n” ;
tisk OUT2 “$i : ./$i\n” ;
}
tisk OUT1 “\n\n” ;
print OUT1 “./simv -l run.log\n” ;
print OUT2 “VÝCHOZÍ : ./práce\n” ;
zavřít vFILE;
zavřete OUT1;
zavřete OUT2;
}
Historie revizí (Přihlášení mikročipu
Historie revizí popisuje změny, které byly v dokumentu implementovány. Změny
jsou uvedeny podle revizí, počínaje nejnovější publikací.
| Revize | Datum | Popis |
| A | 12/2023 | V této revizi jsou provedeny následující změny: • Dokument převeden na šablonu Microchip. Počáteční revize. • Aktualizována část 5. Siemens QuestaSim Setup/ModelSim Setup o novou poznámku, která vysvětluje dopad na viditelnost během simulace a optimalizace. |
Podpora Microchip FPGA
Skupina produktů Microchip FPGA podporuje své produkty různými podpůrnými službami, včetně zákaznických služeb, zákaznického centra technické podpory, a webmísto a celosvětové prodejní kanceláře.
Zákazníkům se doporučuje, aby před kontaktováním podpory navštívili online zdroje Microchip, protože je velmi pravděpodobné, že jejich dotazy již byly zodpovězeny.
Kontaktujte centrum technické podpory prostřednictvím webmísto na www.microchip.com/support. Uveďte číslo dílu FPGA zařízení, vyberte vhodnou kategorii pouzdra a nahrajte design files při vytváření případu technické podpory.
Obraťte se na zákaznický servis pro netechnickou podporu produktu, jako je cena produktu, aktualizace produktu, informace o aktualizaci, stav objednávky a autorizace.
- Ze Severní Ameriky volejte 800.262.1060
- Ze zbytku světa volejte 650.318.4460
- Fax odkudkoli na světě, 650.318.8044 XNUMX XNUMX
Informace o mikročipu
Mikročip Webmísto
Microchip poskytuje online podporu prostřednictvím našeho webmísto na www.microchip.com/. Tento webmísto se používá k výrobě files a informace snadno dostupné zákazníkům. Některý dostupný obsah zahrnuje:
- Produktová podpora – datové listy a errata, aplikační poznámky a sampprogramy, zdroje návrhů, uživatelské příručky a dokumenty podpory hardwaru, nejnovější verze softwaru a archivovaný software
- Obecná technická podpora – často kladené otázky (FAQ), požadavky na technickou podporu, online diskusní skupiny, seznam členů programu designérských partnerů společnosti Microchip
- Business of Microchip – průvodce pro výběr produktů a objednávky, nejnovější tiskové zprávy Microchip, seznam seminářů a akcí, seznamy prodejních kanceláří Microchip, distributorů a zástupců továren
Služba upozornění na změnu produktu
Služba oznamování změn produktů společnosti Microchip pomáhá zákazníkům udržovat aktuální informace o produktech společnosti Microchip. Předplatitelé obdrží e-mailové upozornění, kdykoli dojde ke změnám, aktualizacím, revizím nebo chybám souvisejícím s konkrétní produktovou řadou nebo vývojovým nástrojem, který je zajímá.
Chcete-li se zaregistrovat, přejděte na www.microchip.com/pcn a postupujte podle pokynů k registraci.
Zákaznická podpora
Uživatelé produktů Microchip mohou získat pomoc prostřednictvím několika kanálů:
- Distributor nebo zástupce
- Místní prodejní kancelář
- Embedded Solutions Engineer (ESE)
- Technická podpora
Zákazníci by měli kontaktovat svého distributora, zástupce nebo ESE s žádostí o podporu. Zákazníkům jsou k dispozici také místní prodejní kanceláře. V tomto dokumentu je uveden seznam prodejních kanceláří a míst.
Technická podpora je k dispozici prostřednictvím webmísto na: www.microchip.com/support
Funkce ochrany kódem zařízení Microchip
Všimněte si následujících podrobností o funkci ochrany kódu na produktech Microchip:
- Produkty Microchip splňují specifikace obsažené v jejich konkrétním datovém listu Microchip.
- Společnost Microchip věří, že její řada produktů je bezpečná, pokud se používají zamýšleným způsobem, v rámci provozních specifikací a za normálních podmínek.
- Microchip si cení a agresivně chrání svá práva duševního vlastnictví. Pokusy o porušení funkcí ochrany kódu produktu Microchip jsou přísně zakázány a mohou porušovat zákon Digital Millennium Copyright Act.
- Společnost Microchip ani žádný jiný výrobce polovodičů nemůže zaručit bezpečnost svého kódu. Ochrana kódem neznamená, že garantujeme, že produkt je „nerozbitný“.
Ochrana kódu se neustále vyvíjí. Společnost Microchip se zavázala neustále zlepšovat funkce ochrany kódu našich produktů.
Právní upozornění
Tato publikace a zde uvedené informace mohou být použity pouze s produkty Microchip, včetně návrhu, testování a integrace produktů Microchip s vaší aplikací. Použití těchto informací jakýmkoli jiným způsobem porušuje tyto podmínky. Informace týkající se aplikací zařízení jsou poskytovány pouze pro vaše pohodlí a mohou být nahrazeny aktualizacemi. Je vaší odpovědností zajistit, aby vaše aplikace odpovídala vašim specifikacím. Obraťte se na místní obchodní zastoupení Microchip pro další podporu nebo získejte další podporu na www.microchip.com/en-us/support/design-help/client-support-services.
TYTO INFORMACE POSKYTUJE SPOLEČNOST MICROCHIP „TAK JAK JSOU“. MICROCHIP NEPOSKYTUJE ŽÁDNÁ PROHLÁŠENÍ ANI ZÁRUKY JAKÉHOKOLI DRUHU, AŤ UŽ VÝSLOVNÉ ČI PŘEDPOKLÁDANÉ, PÍSEMNÉ NEBO ÚSTNÍ, ZÁKONNÉ NEBO JINÉ, TÝKAJÍCÍ SE INFORMACÍ VČETNĚ, ALE NE OMEZENÍ, JAKÝCHKOLI PŘEDPOKLÁDANÝCH ZÁRUK, ZÁRUK NEPORUŠENÍ TNCH OBCHODU KONKRÉTNÍ ÚČEL NEBO ZÁRUKY VZTAHUJÍCÍ SE K JEHO STAVU, KVALITĚ NEBO VÝKONU.
V ŽÁDNÉM PŘÍPADĚ NEBUDE MICROCHIP ODPOVĚDNÁ ZA ŽÁDNÉ NEPŘÍMÉ, ZVLÁŠTNÍ, TRESTNÉ, NÁHODNÉ NEBO NÁSLEDNÉ ZTRÁTY, ŠKODY, NÁKLADY NEBO NÁKLADY JAKÉHOKOLI DRUHU, JAKKOLI SOUVISEJÍCÍ S INFORMACÍ NEBO JEJICH POUŽITÍM, JAKKOLI BY BYLO UVEDENO, JAK BY BYLO ZPŮSOBeno, MOŽNOST NEBO ŠKODY JSOU PŘEDVÍDAJÍCÍ. CELKOVÁ ODPOVĚDNOST SPOLEČNOSTI MICROCHIP ZA VŠECHNY NÁROKY SOUVISEJÍCÍ S INFORMACEMI NEBO JEJICH POUŽITÍM NEPŘEKROČÍ V NEJVYŠŠÍM ROZSAHU POVOLENÉM ZÁKONEM, KTERÉ JSTE ZA INFORMACE ZAPLATILI PŘÍMO SPOLEČNOSTI MICROCHIP.
Použití zařízení Microchip v aplikacích na podporu života a/nebo v bezpečnostních aplikacích je zcela na riziko kupujícího a kupující souhlasí s tím, že bude Microchip bránit, odškodnit a chránit před všemi škodami, nároky, žalobami nebo výdaji vyplývajícími z takového použití. Žádné licence nejsou poskytovány, implicitně ani jinak, v rámci jakýchkoli práv duševního vlastnictví společnosti Microchip, pokud není uvedeno jinak.
ochranné známky
Název a logo Microchip, logo Microchip, Adaptec, AVR, logo AVR, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkMD, maxXTouch MediaLB, megaAVR, Microsemi, logo Microsemi, MOST, logo MOST, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, logo PIC32, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, Logo SST, SuperFlash, Symmetricom , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron a XMEGA jsou registrované ochranné známky společnosti Microchip Technology Incorporated v USA a dalších zemích.
AgileSwitch, APT, ClockWorks, The Embedded Control Solutions Company, EtherSync, Flashtec, Hyper Speed Control, HyperLight Load, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, logo ProASIC Plus, Quiet-Wire, SmartFusion, SyncWorld, Temux, TimeCesium, TimeHub, TimePictra, TimeProvider, TrueTime a ZL jsou registrované ochranné známky společnosti Microchip Technology Incorporated v USA.
Přilehlé potlačení klíče, AKS, Analog-for-the-Digital Age, Libovolný kondenzátor, AnyIn, AnyOut, Augmented Switching, BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoCompanion, CryptoCDEM Average, MatdsPI , DAM, ECAN, Espresso T1S, EtherGREEN, GridTime, IdealBridge, In-Circuit Serial Programming, ICSP, INICnet, Intelligent Paralleling, IntelliMOS, Inter-Chip Connectivity, JitterBlocker, Knob-on-Display, KoD, maxCrypto, max.View, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB Certified logo, MPLIB, MPLINK, MultiTRAK, NetDetach, Omniscient Code Generation, PICDEM, PICDEM.net,
PICkit, PICtail, PowerSmart, PureSilicon, QMatrix, REAL ICE, Ripple Blocker, RTAX, RTG4, SAMICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher,
SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance, Trusted Time, TSHARC, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect a ZENA jsou ochranné známky společnosti Microchip Technology Incorporated
v USA a dalších zemích.
SQTP je servisní značka společnosti Microchip Technology Incorporated v USA
Logo Adaptec, Frequency on Demand, Silicon Storage Technology a Symmcom jsou registrované ochranné známky společnosti Microchip Technology Inc. v jiných zemích.
GestIC je registrovaná ochranná známka společnosti Microchip Technology Germany II GmbH & Co. KG, dceřiné společnosti Microchip Technology Inc., v jiných zemích.
Všechny ostatní ochranné známky uvedené v tomto dokumentu jsou majetkem příslušných společností.
© 2023, Microchip Technology Incorporated a její dceřiné společnosti. Všechna práva vyhrazena.
ISBN: 978-1-6683-3694-6
Systém managementu kvality
Informace týkající se systémů řízení kvality společnosti Microchip naleznete na adrese www.microchip.com/quality.
| AMERIKY | ASIE/PACIFIK | ASIE/PACIFIK | EVROPA |
| Kancelář společnosti 2355 West Chandler Blvd. Chandler, AZ 85224-6199 tel: 480-792-7200 Fax: 480-792-7277 Technická podpora: www.microchip.com/support Web Adresa: www.microchip.com Atlanta Duluth, GA tel: 678-957-9614 Fax: 678-957-1455 Austin, TX tel: 512-257-3370 Boston Westborough, MA tel: 774-760-0087 Fax: 774-760-0088 Chicago Itasca, IL tel: 630-285-0071 Fax: 630-285-0075 Dallas Addison, TX tel: 972-818-7423 Fax: 972-818-2924 Detroit Novi, MI tel: 248-848-4000 Houston, TX tel: 281-894-5983 Indianapolis Noblesville, IN tel: 317-773-8323 Fax: 317-773-5453 tel: 317-536-2380 Los Angeles Mise Viejo, CA tel: 949-462-9523 Fax: 949-462-9608 tel: 951-273-7800 Raleigh, NC tel: 919-844-7510 New York, NY tel: 631-435-6000 San Jose, CA tel: 408-735-9110 tel: 408-436-4270 Kanada – Toronto tel: 905-695-1980 Fax: 905-695-2078 |
Austrálie – Sydney Tel: 61-2-9868-6733 Čína – Peking Tel: 86-10-8569-7000 Čína – Čcheng-tu Tel: 86-28-8665-5511 Čína – Chongqing Tel: 86-23-8980-9588 Čína – Dongguan Tel: 86-769-8702-9880 Čína – Guangzhou Tel: 86-20-8755-8029 Čína – Chang-čou Tel: 86-571-8792-8115 Čína – SAR Hong Kong Tel: 852-2943-5100 Čína – Nanjing Tel: 86-25-8473-2460 Čína – Čching-tao Tel: 86-532-8502-7355 Čína – Šanghaj Tel: 86-21-3326-8000 Čína – Shenyang Tel: 86-24-2334-2829 Čína – Shenzhen Tel: 86-755-8864-2200 Čína – Suzhou Tel: 86-186-6233-1526 Čína – Wuhan Tel: 86-27-5980-5300 Čína – Xian Tel: 86-29-8833-7252 Čína – Xiamen Tel: 86-592-2388138 Čína – Zhuhai Tel: 86-756-3210040 |
Indie – Bangalore Tel: 91-80-3090-4444 Indie – Nové Dillí Tel: 91-11-4160-8631 Indie - Pune Tel: 91-20-4121-0141 Japonsko – Ósaka Tel: 81-6-6152-7160 Japonsko – Tokio Tel: 81-3-6880- 3770 Korea – Daegu Tel: 82-53-744-4301 Korea – Soul Tel: 82-2-554-7200 Malajsie - Kuala Lumpur Tel: 60-3-7651-7906 Malajsie – Penang Tel: 60-4-227-8870 Filipíny – Manila Tel: 63-2-634-9065 Singapur Tel: 65-6334-8870 Tchaj-wan – Hsin Chu Tel: 886-3-577-8366 Tchaj-wan – Kaohsiung Tel: 886-7-213-7830 Tchaj -wan - Tchaj -pej Tel: 886-2-2508-8600 Thajsko – Bangkok Tel: 66-2-694-1351 Vietnam – Ho Či Min Tel: 84-28-5448-2100 |
Rakousko – Wels Tel: 43-7242-2244-39 Fax: 43-7242-2244-393 Dánsko – Kodaň Tel: 45-4485-5910 Fax: 45-4485-2829 Finsko – Espoo Tel: 358-9-4520-820 Francie – Paříž Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Německo – Garching Tel: 49-8931-9700 Německo – Haan Tel: 49-2129-3766400 Německo – Heilbronn Tel: 49-7131-72400 Německo – Karlsruhe Tel: 49-721-625370 Německo – Mnichov Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Německo – Rosenheim Tel: 49-8031-354-560 Izrael – Ra'anana Tel: 972-9-744-7705 Itálie – Milán Tel: 39-0331-742611 Fax: 39-0331-466781 Itálie – Padova Tel: 39-049-7625286 Nizozemsko – Drunen Tel: 31-416-690399 Fax: 31-416-690340 Norsko – Trondheim Tel: 47-72884388 Polsko – Varšava Tel: 48-22-3325737 Rumunsko – Bukurešť Tel: 40-21-407-87-50 Španělsko - Madrid Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 Švédsko – Göteborg Tel: 46-31-704-60-40 Švédsko – Stockholm Tel: 46-8-5090-4654 Velká Británie – Wokingham Tel: 44-118-921-5800 Fax: 44-118-921-5820 |
© 2023 Microchip Technology Inc. a její dceřiné společnosti
DS50003627A –
Dokumenty / zdroje
 |
Software MICROCHIP Libero SoC Simulation Library [pdfUživatelská příručka DS50003627A, Libero SoC Simulation Library Software, SoC Simulation Library Software, Software Simulation Library Software, Library Software, Software |
