Libero SoC Simulasie
Biblioteek opstel instruksies
Inleiding
Die doel van hierdie dokument is om die prosedure te beskryf om die simulasie-omgewing op te stel deur 'n Libero SoC-projek as die inset te gebruik. Hierdie dokumentasie stem ooreen met die vooraf saamgestelde biblioteke wat voorsien is vir gebruik met Libero SoC v11.9 en nuwer sagtewarevrystellings. Die biblioteke wat verskaf word, is saamgestel vir Verilog. VHDL-gebruikers benodig 'n lisensie wat gemengde-modus simulasie toelaat.
Die saamgestelde simulasiebiblioteke is beskikbaar vir die volgende gereedskap:
- Aldec Active-HDL
- Aldec Riviera-PRO
- Cadence Incisive Enterprise en Xcelium
- Siemens QuestaSim
- Sinopsys VCS
Om 'n biblioteek vir 'n ander simulator aan te vra, kontak Mikroskyfie Tegniese Ondersteuning.
Libero SoC-integrasie
Libero SoC ondersteun simulasie deur ModelSim ME te gebruik deur 'n run.do te genereer file. Hierdie file word deur ModelSim ME/ModelSim Pro ME gebruik om die simulasie op te stel en uit te voer. Om ander simulasie-instrumente te gebruik, kan jy die ModelSim ME/ModelSim Pro ME run.do genereer en die Tcl-skrip wysig file om die opdragte te gebruik wat versoenbaar is met jou simulator.
1.1 Libero SoC Tcl File Generasie (Vra 'n Vraag)
Nadat u ontwerp in Libero SoC geskep en gegenereer het, begin 'n ModelSim ME/ModelSim Pro ME-simulasie onder alle ontwerpfases (presynth, postsynth en post-uitleg). Hierdie stap genereer die run.do file vir die ModelSim ME/ModelSim Pro ME vir elke ontwerpfase.
Belangrik: Nadat u elke simulasielopie begin het, hernoem die outo-gegenereerde run.do file onder die simulasiegids om te verhoed dat Libero SoC dit oorskryf file. Byvoorbeeldample, die files kan hernoem word na presynth_run.do, postsynth_run.do en postlayout_run.do.
Aldec-opstelling vir Active-HDL en Riviera-Pro (Vra 'n Vraag)
Die run.do file wat deur die ModelSim ME/ModelSim Pro ME gebruik word, kan gewysig word en vir simulasie gebruik word deur die Aldec-simulators te gebruik.
2.1 Omgewingsveranderlike (Vra 'n Vraag)
Stel jou omgewingsveranderlike op jou lisensie file ligging:
LM_LICENSE_FILE: moet 'n wyser na die lisensiebediener insluit.
2.2 Laai saamgestelde biblioteek af (Vra 'n Vraag)
Laai die biblioteke vir die Aldec Active-HDL en die Aldec Riviera-PRO van die mikroskyfie af webwebwerf.
2.3 Omskakeling van run.do vir Aldec-simulasie (Vra 'n Vraag)
Die run.do files gegenereer deur Libero SoC vir simulasies met behulp van die Active-HDL en Riviera-Pro instrument kan gebruik word vir simulasies met behulp van Active-HDL en Riviera-Pro met 'n enkele verandering. Die volgende tabel lys die Aldec-ekwivalente opdragte om in die ModelSim run.do te wysig file.
Tabel 2-1. Aldec-ekwivalente opdragte
| ModelSim | Aktiewe HDL |
| vlog | alog |
| vcom | acom |
| vlib | alib |
| vsim | asim |
| vmap | amap |
Volgende is asample run.do wat verband hou met Aldec-simulators.
- Stel die ligging van die huidige werkgids.
stel dsn - Stel 'n werkende biblioteeknaam, karteer sy ligging, en karteer dan die ligging van Microchip FPGA-familie
vooraf saamgestelde biblioteke (bvample, SmartFusion2) waarop jy jou ontwerp laat loop.
alib presynth
amap presynth presynth
amap SmartFusion2 - Stel al die nodige HDL saam files gebruik in die ontwerp met die vereiste biblioteek.
alog –work presynth temp.v (vir Verilog)
alog –work presynth testbench.v
acom –work presynth temp.vhd (vir Vhdl)
acom –work presynth testbench.vhd - Simuleer die ontwerp.
asim –L SmartFusion2 –L presynth –t 1ps presynth.testbench
hardloop 10 ons
2.4 Bekende kwessies (Vra 'n Vraag)
Hierdie afdeling lys die bekende probleme en beperkings.
- Biblioteke wat met Riviera-PRO saamgestel is, is platformspesifiek (dws 64-bis biblioteke kan nie op 32-bis platform uitgevoer word nie en omgekeerd).
- Vir ontwerpe wat SERDES/MDDR/FDDR bevat, gebruik die volgende opsie in jou run.do files terwyl hulle simulasies hardloop nadat hulle hul ontwerpe saamgestel het:
– Aktiewe-HDL: asim –o2
– Riviera-PRO: asim –O2 (vir presynth en post-uitleg simulasies) en asim –O5 (vir post-uitleg simulasies)
Die Aldec-opstelling vir Active-HDL en Riviera-Pro het die volgende hangende SAR's. Vir meer inligting, kontak Mikroskyfie Tegniese Ondersteuning. - SAR 49908 – Active-HDL: VHDL Fout vir Wiskunde blok simulasies
- SAR 50627 – Riviera-PRO 2013.02: Simulasiefoute vir SERDES-ontwerpe
- SAR 50461 – Riviera-PRO: asim -O2/-O5 opsie in simulasies
Kadans skerp opstelling (Vra 'n Vraag)
Jy moet 'n skrif skep file soortgelyk aan die ModelSim ME/ModelSim Pro ME run.do om die
Cadence Indringende simulator. Volg hierdie stappe en skep script file vir NCSim of gebruik die skrif file
verskaf om die ModelSim ME/ModelSim Pro ME run.do om te skakel files in die konfigurasie files
nodig om die simulasies met behulp van NCSim uit te voer.
Belangrik: kadens het opgehou om nuwe weergawes van die Incisive Enterprise vry te stel
simulator en het Xcelium-simulator begin ondersteun.
3.1 Omgewingsveranderlikes (Vra 'n Vraag)
Om die Cadence Incisive-simulator te laat loop, stel die volgende omgewingsveranderlikes op:
- LM_LICENSE_FILE: moet 'n wyser na die lisensie insluit file.
- cds_root: moet na die tuisgidsligging van die Cadence Incisive Installasie wys.
- PATH: moet wys na die bin-ligging onder die gereedskapgids wat deur cds_root gewys word, dit is,
$cds_root/tools/bin/64bit (vir 'n 64-bis masjien en $cds_root/tools/bin vir 'n 32-bis masjien).
Daar is drie maniere om die simulasie-omgewing op te stel in die geval van 'n oorskakeling tussen 64-bis en 32-bis bedryfstelsels:
Geval 1: PATH Veranderlike
Voer die volgende opdrag uit:
stel pad = (install_dir/tools/bin/64bit $path) vir 64bit masjiene en
stel pad = (install_dir/tools/bin $path) vir 32bit-masjiene
Geval 2: Gebruik die -64bit Command-line Opsie
In die opdragreël spesifiseer -64bit opsie om die 64bit uitvoerbare op te roep.
Geval 3: Stel die INCA_64BIT of CDS_AUTO_64BIT omgewingsveranderlike
Die INCA_64BIT-veranderlike word as Booles behandel. Jy kan hierdie veranderlike op enige waarde of na 'n nulstring stel.
setenv INCA_64BIT
Belangrik: Die INCA_64BIT omgewingsveranderlike affekteer nie ander Cadence-instrumente, soos IC-nutsgoed nie. Vir indringende gereedskap ignoreer die INCA_64BIT-veranderlike egter die instelling vir die CDS_AUTO_64BIT-omgewingsveranderlike. As die INCA_64BIT omgewingsveranderlike gestel is, loop al die Incisive-nutsgoed in 64-bis-modus. setenv CDS_AUTO_64BIT SLUIT IN:INCA
Belangrik: Die string INCA moet in hoofletters wees. Alle uitvoerbares moet in óf 32-bis-modus óf in 64-bis-modus uitgevoer word, moenie die veranderlike stel om een uitvoerbare in te sluit nie, soos in die volgende:
setenv CDS_AUTO_64BIT SLUIT IN:ncelab
Ander Cadence-nutsmiddels, soos IC-gereedskap, gebruik ook die CDS_AUTO_64BIT-omgewingsveranderlike om die keuse van 32-bis of 64-bis uitvoerbares te beheer. Die volgende tabel wys hoe jy die CDS_AUTO_64BIT-veranderlike kan stel om die Incisive-gereedskap en IC-gereedskap in alle modusse te laat loop.
Tabel 3-1. CDS_AUTO_64BIT Veranderlikes
| CDS_AUTO_64BIT Veranderlike | Indringende gereedskap | IC Gereedskap |
| setenv CDS_AUTO_64BIT ALLES | 64 bietjie | 64 bietjie |
| setenv CDS_AUTO_64BIT GEEN | 32 bietjie | 32 bietjie |
| setenv CDS_AUTO_64BIT UITSLUIT:ic_binêr | 64 bietjie | 32 bietjie |
| setenv CDS_AUTO_64BIT UITSLUIT:INCA | 32 bietjie | 64 bietjie |
Belangrik: Alle Incisive-nutsgoed moet in óf 32-bis-modus óf in 64-bis-modus uitgevoer word, moenie EXCLUDE gebruik om 'n spesifieke uitvoerbare uit te sluit nie, soos in die volgende: setenv CDS_AUTO_64BIT EXCLUDE:ncelab
As jy die CDS_AUTO_64BIT veranderlike stel om die Incisive-nutsgoed uit te sluit (setenv CDS_AUTO_64BIT EXCLUDE:INCA), word alle Incisive-nutsgoed in 32-bis-modus uitgevoer. Die -64bit-opdragreëlopsie ignoreer egter die omgewingsveranderlike.
Die volgende konfigurasie files help jou om jou data te bestuur en die werking van die simulasie-instrumente en -hulpmiddels te beheer:
- Biblioteekkartering file (cds.lib)—Definieer 'n logiese naam vir die ligging van jou ontwerp.
- Biblioteke en assosieer hulle met fisiese gidsname.
- Veranderlikes file (hdl.var)—Definieer veranderlikes wat die gedrag van simulasiegereedskap en nutsprogramme beïnvloed.
3.2 Laai saamgestelde biblioteek af (Vra 'n Vraag)
Laai die biblioteke vir Cadence Incisive van Microsemi's af webwebwerf.
3.3 Skep die NCSim Skrip File (Vra 'n Vraag)
Na die skep van 'n kopie van die run.do files, voer hierdie stappe uit om jou simulasie uit te voer met behulp van NCSim:
- Skep 'n cds.lib file wat die biblioteke wat toeganklik is en hul ligging definieer. Die file bevat stellings wat biblioteeklogiese name na hul fisiese gidspaaie karteer. Byvoorbeeldample, as jy presynth simulasie hardloop, die cds.lib file word geskryf soos in die volgende kodeblok getoon.
DEFINIEER presynth ./presynth
DEFINIEER COREAHBLITE_LIB ./COREAHBLITE_LIB
DEFINIEER smartfusion2 - Skep 'n hdl.var file, 'n opsionele konfigurasie file wat konfigurasieveranderlikes bevat, wat bepaal hoe jou ontwerpomgewing opgestel is. Die volgende veranderlike files is ingesluit:
– Veranderlikes wat gebruik word om die werkbiblioteek te spesifiseer waar die samesteller saamgestelde voorwerpe en ander afgeleide data stoor.
– Vir Verilog, veranderlikes (LIB_MAP, VIEW_MAP, WORK) wat gebruik word om die biblioteke en views om te soek wanneer die uitbreker gevalle oplos.
- Veranderlikes wat jou toelaat om samesteller, uitbreker en simulator opdragreëlopsies en argumente te definieer.
In die geval van presynth simulasie bvample hierbo getoon, sê ons het drie RTL files: av, bv en testbench.v, wat in onderskeidelik presynth-, COREAHBLITE_LIB- en presynth-biblioteke saamgestel moet word. Die hdl.var file kan geskryf word soos getoon in die volgende kodeblok.
DEFINIEER WERK presynth
DEFINIEER PROJECT_DIR files>
DEFINIEER LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/av => presynth )
DEFINIEER LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/bv => COREAHBLITE_LIB )
DEFINIEER LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/testbench.v => presynth )
DEFINIEER LIB_MAP ( $LIB_MAP, + => presynth ) - Stel die ontwerp saam files gebruik ncvlog opsie.
ncvlog +incdir+ –cdslib ./cds.lib –hdlvar ./hdl.var –logfile
ncvlog.log –update –linedebug av bv testbench.v - Brei die ontwerp uit met behulp van ncelab. Die uitbreker konstrueer 'n ontwerphiërargie gebaseer op die instansiasie- en konfigurasie-inligting in die ontwerp, vestig seinkonnektiwiteit en bereken aanvanklike waardes vir alle voorwerpe in die ontwerp. Die uitgebreide ontwerphiërargie word in 'n simulasie-momentopname gestoor, wat die voorstelling is van jou ontwerp wat die simulator gebruik om die simulasie uit te voer.
ncelab –Message –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncelab.log –errormax 15 –
toegang +rwc –status werklib. :module
Uitwerking tydens na-uitleg simulasie
In die geval van na-uitleg simulasies, eers die SDF file moet saamgestel word voor uitbrei met die ncsdfc-opdrag.
ncsdfcfilenaam>.sdf –uitvoerfilenaam>.sdf.X
Gebruik die saamgestelde SDF-uitvoer met –autosdf-opsie tydens uitwerking soos in die volgende kodeblok getoon.
ncelab -autosdf –Message –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncelab.log –errormax
15 –toegang +rwc –status werklib. :module –sdf_cmd_file ./
sdf_cmd_file
Die sdf_cmd_file moet wees soos getoon in die volgende kodeblok.
COMPILED_SDF_FILE = " file>” - Simuleer met behulp van ncsim. Na uitwerking word 'n simulasie-snapshot geskep, wat deur ncsim vir simulasie gelaai word. Jy kan in bondelmodus of GUI-modus hardloop.
ncsim –Message –batch/-gui –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncsim.log –
errormax 15 –status werklib. :module
Belangrik: Al die bogenoemde drie stappe van samestelling, uitbrei en simulering kan in 'n dopskrif geplaas word file en verkry vanaf opdragreël. In plaas daarvan om hierdie drie stappe te gebruik, kan ontwerp in een stap gesimuleer word deur gebruik te maak van ncverilog of irun opsie soos in die volgende kodeblok getoon.
ncverilog +incdir+ -cdslib ./cds.lib –hdlvar ./hdl.var
files gebruik in die ontwerp>
irun +incdir+ -cdslib ./cds.lib –hdlvar ./hdl.var files
gebruik in die ontwerp>
3.3.1 Bekende kwessies (Vra 'n Vraag)
Toetsbank Oplossing
Die gebruik van die volgende stelling om die klokfrekwensie te spesifiseer in die toetsbank wat deur gebruiker gegenereer word, of die verstektoetsbank wat deur Libero SoC gegenereer word, werk nie met NCSim nie.
altyd @(SYSCLK)
#(SYSCLK_PERIOD / 2.0) SYSCLK <= !SYSCLK;
Verander soos volg om simulasie uit te voer:
altyd #(SYSCLK_PERIOD / 2.0) SYSCLK = ~SYSCLK;
Belangrik: Saamgestel biblioteke vir NCSim is platform spesifiek (dws 64 bis biblioteke is nie versoenbaar met 32 bis platform nie en omgekeerd).
Postsynth en Post-uitleg-simulasies met behulp van MSS en SERDES Terwyl postsynth-simulasies uitgevoer word van ontwerpe wat die MSS-blok bevat of die na-uitleg-simulasies van ontwerpe wat SERDES gebruik, werk die BFM-simulasies nie as die –libmap-opsie is
nie tydens uitwerking gespesifiseer nie. Dit is omdat MSS tydens uitwerking van die werkbiblioteek opgelos word (as gevolg van die verstekbinding en die werklib is postsynth/post-uitleg) waar dit net 'n vaste funksie is.
Die ncelab-opdrag moet geskryf word soos in die volgende kodeblok gewys word om die MSS op te los
blok van die SmartFusion2 vooraf saamgestelde biblioteek.
ncelab -libmap lib.map -libverbose -Boodskap -toegang +rwc cfg1
en die lib.map file moet soos volg wees:
konfigurasie cfg1;
ontwerp ;
verstek liblist smartfusion2 ;
endconfig
Dit los enige sel in die SmartFusion2-biblioteek op voordat daar in die werkbiblioteek gekyk word, dws postsynth/post-uitleg.
Die –libmap-opsie kan by verstek tydens uitwerking vir elke simulasie (presynth, postsynth en post-uitleg) gebruik word. Dit vermy simulasiekwessies wat veroorsaak word as gevolg van die oplossing van gevalle uit biblioteke.
ncelab: *F,INTERR: INTERNE UITSONDERING
Hierdie ncelab-nutsmiddeluitsondering is 'n waarskuwing vir ontwerpe wat FDDR in SmartFusion 2 en IGLOO 2 bevat tydens postsynth en post-uitleg-simulasies met behulp van -libmap-opsie.
Belangrik: Hierdie kwessie is by Cadence-ondersteuningspan (SAR 52113) aangemeld.
3.4 Sample Tcl en Shell Script Files (Vra 'n Vraag)
Die volgende files is die konfigurasie files wat nodig is vir die opstel van die ontwerp en dopskrif file vir die uitvoer van NCSim-opdragte.
Cds.lib
NE smartfusion2 /scratch/krydor/tmpspace/users/me/nc-vlog64/SmartFusion2
DEFINIEER COREAHBLITE_LIB ./COREAHBLITE_LIB
DEFINIEER presynth ./presynth
Hdl.var
DEFINIEER WERK presynth
DEFINIEER PROJECT_DIR /scratch/krydor/tmpspace/sqausers/me/3rd_party_simulators/Cadence/IGLOO2/
ENVM/M2GL050/envm_fic1_ser1_v/eNVM_fab_master
DEFINIEER LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_addrdec.v => COREAHBLITE_LIB)
DEFINIEER LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_defaultslavesm.v => COREAHBLITE_LIB)
DEFINIEER LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_masterstagev => COREAHBLITE_LIB)
DEFINIEER LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_slavearbiter.v => COREAHBLITE_LIB )
DEFINIEER LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_slavestagev => COREAHBLITE_LIB)
DEFINIEER LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_matrix2x16.v => COREAHBLITE_LIB )
DEFINIEER LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite.v => COREAHBLITE_LIB )
DEFINIEER LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB/CCC_0/SB_CCC_0_FCCC.v =>
presynth)
DEFINIEER LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreConfigMaster/
2.0.101/rtl/vlog/core/coreconfigmaster.v => presynth )
DEFINIEER LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreConfigP/4.0.100/rtl/
vlog/core/coreconfigp.v => presynth )
DEFINIEER LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreResetP/5.0.103/rtl/
vlog/core/coreresetp_pcie_hotreset.v => presynth )
DEFINIEER LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreResetP/5.0.103/rtl/
vlog/core/coreresetp.v => presynth )
DEFINIEER LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB/FABOSC_0/SB_FABOSC_0_OSC.v =>
presynth)
DEFINIEER LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB_HPMS/SB_HPMS.v => presynth )
DEFINIEER LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB/SB.v => presynth )
DEFINIEER LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/SERDES_IF_0/
SB_top_SERDES_IF_0_SERDES_IF.v => presynth )
DEFINIEER LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/SB_top.v => presynth )
DEFINIEER LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/testbench.v => presynth )
DEFINIEER LIB_MAP ( $LIB_MAP, + => presynth )
Commands.csh
ncvlog +incdir+../../component/work/SB_top -cdslib ./cds.lib -hdlvar ./hdl.var -logfile
ncvlog.log -errormax 15 -update -linedebug
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_addrdec.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/
coreahblite_defaultslavesm.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_masterstagev
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_slavearbiter.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_slavestagev
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_matrix2x16.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite.v
../../component/work/SB/CCC_0/SB_CCC_0_FCCC.v
../../component/Actel/DirectCore/CoreConfigMaster/2.0.101/rtl/vlog/core/coreconfigmaster.v
../../component/Actel/DirectCore/CoreConfigP/4.0.100/rtl/vlog/core/coreconfigp.v
../../component/Actel/DirectCore/CoreResetP/5.0.103/rtl/vlog/core/coreresetp_pcie_hotreset.v
../../component/Actel/DirectCore/CoreResetP/5.0.103/rtl/vlog/core/coreresetp.v
../../component/work/SB/FABOSC_0/SB_FABOSC_0_OSC.v ../../component/work/SB_HPMS/SB_HPMS.v
../../component/work/SB/SB.v ../../component/work/SB_top/SERDES_IF_0/
SB_top_SERDES_IF_0_SERDES_IF.v
../../component/work/SB_top/SB_top.v ../../component/work/SB_top/testbench.v
ncelab -Message -cdslib ./cds.lib -hdlvar ./hdl.var
-werk presynth -logfile ncelab.log -errormax 15 -toegang +rwc -status presynth.testbench:module
ncsim -Boodskap -batch -cdslib ./cds.lib -hdlvar ./
hdl.var -logfile ncsim.log -errormax 15 -status presynth.testbench:module
3.5 Outomatisering (Vra 'n Vraag)
Die volgende skrif file skakel die ModelSim run.do om files in opset files wat nodig is om simulasies uit te voer met behulp van NCSim.
Skripsie File Gebruik
perl cadence_parser.pl presynth_run.do postsynth_run.do
postlayout_run.do Microsemi_Family
Location_of_Cadence_Precompiled_libraries
Cadence_parser.pl
#!/usr/bin/perl -w
############################################### ##########################################
##################
#Gebruik: perl questa_parser.pl presynth_run.do postsynth_run.do postlayout_run.do
Microsemi_Family Precompiled_Libraries_location#
############################################### ##########################################
##################
gebruik POSIX;
gebruik streng;
my ($presynth, $postsynth, $postlayout, $family, $lib_location) = @ARGV;
&questa_parser($presynth, $familie, $lib_location);
&questa_parser($postsynth, $familie, $lib_location);
&questa_parser($postlayout, $family, $lib_location);
sub questa_parser {
my $ModelSim_run_do = $_[0];
my $actel_family = $_[1];
my $lib_location = $_[2];
my $staat;
if (-e “$ModelSim_run_do”)
{
oop (INFILE"$ModelSim_run_do");
my @ModelSim_run_do =FILE>;
my $lyn;
if ( $ModelSim_run_do =~ m/(presynth)/)
{
`mkdir QUESTA_PRESYNTH`;
oop (UITFILE,”>QUESTA_PRESYNTH/presynth_questa.do”);
$staat = $1;
} elsif ( $ModelSim_run_do =~ m/(postsynth)/)
{
`mkdir QUESTA_POSTSYNTH`;
oop (UITFILE,”>QUESTA_POSTSYNTH/postsynth_questa.do”);
$staat = $1;
} elsif ( $ModelSim_run_do =~ m/(postuitleg)/ )
{
`mkdir QUESTA_POSTLAYOUT`;
oop (UITFILE,”>QUESTA_POSTLAYOUT/postlayout_questa.do”);
$staat = $1;
} anders
{
druk “Verkeerde insette gegee aan die file\n";
druk "#Gebruik: perl questa_parser.pl presynth_run.do postsynth_run.do postlayout_run.do
\”Biblioteke_ligging\”\n”;
}
foreach $lyn (@ModelSim_run_do)
{
#Algemene bedrywighede
$line =~ s/..\/ontwerper.*simulasie\///g;
$lyn =~ s/$staat/$staat\_questa/g;
#druk UITFILE "$lyn \n";
if ($line =~ m/vmap\s+.*($actel_family)/)
{
UITDRUKFILE “vmap $actel_family \”$lib_location\”\n”;
} elsif ($line =~ m/vmap\s+(.*._LIB)/)
{
$lyn =~ s/..\/komponent/..\/..\/komponent/g;
UITDRUKFILE "$lyn \n";
} elsif ($lyn =~ m/vsim/)
{
$lyn =~ s/vsim/vsim -novopt/g;
UITDRUKFILE "$lyn \n";
} anders
{
UITDRUKFILE "$lyn \n";
}
}
naby(INFILE);
uitsluitFILE);
} anders {
druk "$ModelSim_run_do bestaan nie. Herlaai simulasie weer \n”;
}
}
Cadence Xcelium-opstelling (Mikroskyfie-aanmelding)
Jy moet 'n skrif skep file soortgelyk aan die ModelSim ME/ModelSim Pro ME run.do om die Cadence Xcelium-simulator te laat loop. Volg hierdie stappe en skep script file vir Xcelium of gebruik die skrif file verskaf om die ModelSim ME/ModelSim Pro ME run.do om te skakel files in die konfigurasie fileis nodig om simulasies met Xcelium uit te voer.
4.1 Omgewingsveranderlikes (Vra 'n Vraag)
Om die Cadence Xcelium te laat loop, stel die volgende omgewingsveranderlikes op:
- LM_LICENSE_FILE: moet 'n wyser na die lisensie insluit file.
- cds_root: moet na die tuisgidsligging van Cadence Incisive Installation wys.
- PATH: moet wys na die bin-ligging onder die gereedskapgids wat deur cds_root (dws
$cds_root/tools/bin/64bit (vir 'n 64-bis-masjien en $cds_root/tools/bin vir 'n 32-bis
masjien).
Daar is drie maniere om die simulasie-omgewing op te stel in die geval van 'n oorskakeling tussen 64-bis en 32-bis bedryfstelsels:
Geval 1: PATH Veranderlike
stel pad = (install_dir/tools/bin/64bit $path) vir 64bit masjiene en
stel pad = (install_dir/tools/bin $path) vir 32bit-masjiene
Geval 2: Gebruik die -64bit Command-line Opsie
In die opdragreël spesifiseer -64bis opsie om die 64-bis uitvoerbare op te roep.
Geval 3: Stel die INCA_64BIT of CDS_AUTO_64BIT omgewingsveranderlike
Die INCA_64BIT-veranderlike word as Booles behandel. Jy kan hierdie veranderlike op enige waarde of na 'n nul stel
string.
setenv INCA_64BIT
Belangrik: Die INCA_64BIT omgewingsveranderlike affekteer nie ander Cadence-instrumente, soos IC-nutsgoed nie. Vir indringende gereedskap ignoreer die INCA_64BIT-veranderlike egter die instelling vir die CDS_AUTO_64BIT-omgewingsveranderlike. As die INCA_64BIT omgewingsveranderlike et is, loop alle Incisive-gereedskap in 64-bis-modus.
setenv CDS_AUTO_64BIT SLUIT IN:INCA
Belangrik: Die string INCA moet in hoofletters wees. Alle uitvoerbares moet in óf 2-bis-modus óf in 64-bis-modus uitgevoer word, moenie die veranderlike stel om een uitvoerbare in te sluit nie, soos in die volgende:
setenv CDS_AUTO_64BIT SLUIT IN:ncelab
Ander Cadence-nutsmiddels, soos IC-gereedskap, gebruik ook die CDS_AUTO_64BIT-omgewingsveranderlike om die keuse van 32-bis of 64-bis uitvoerbares te beheer. Die volgende tabel wys hoe jy die CDS_AUTO_64BIT-veranderlike kan stel om die Incisive-gereedskap en IC-gereedskap in alle modusse te laat loop.
Tabel 4-1. CDS_AUTO_64BIT Veranderlikes
| CDS_AUTO_64BIT Veranderlike | Indringende gereedskap | IC Gereedskap |
| setenv CDS_AUTO_64BIT ALLES | 64-bis | 64-bis |
| setenv CDS_AUTO_64BIT GEEN | 32-bis | 32-bis |
| setenv CDS_AUTO_64BIT UITSLUIT:ic_binary |
64-bis | 32-bis |
| setenv CDS_AUTO_64BIT UITSLUIT:INCA | 32-bis | 64-bis |
Belangrik: Alle Incisive-nutsgoed moet in óf 32-bis-modus óf in 64-bis-modus uitgevoer word, moenie EXCLUDE gebruik om 'n spesifieke uitvoerbare lêer uit te sluit nie, soos in die volgende:
setenv CDS_AUTO_64BIT UITSLUIT:ncelab
As jy die CDS_AUTO_64BIT veranderlike stel om die Incisive tools (setenv
CDS_AUTO_64BIT EXCLUDE:INCA), word alle Incisive-nutsgoed in 32-bis-modus uitgevoer. Die
-64bit command-line opsie ignoreer die omgewing veranderlike.
Die volgende konfigurasie files help jou om jou data te bestuur en die werking van die simulasie-instrumente en -hulpmiddels te beheer:
- Biblioteekkartering file (cds.lib) definieer 'n logiese naam vir die ligging van jou ontwerp.
- Biblioteke en assosieer hulle met fisiese gidsname.
- Veranderlikes file (hdl.var) definieer veranderlikes wat die gedrag van simulasiegereedskap en -hulpmiddels beïnvloed.
4.2 Laai saamgestelde biblioteek af (Vra 'n Vraag)
Laai die biblioteke vir Cadence Xcelium van Microsemi's af webwebwerf.
4.3 Skep die Xcelium-skrip file (Vra 'n Vraag)
Na die skep van 'n kopie van die run.do files, voer die volgende stappe uit om jou simulasie met Xcelium-skrip uit te voer file.
- Skep 'n cds.lib file wat definieer watter biblioteke toeganklik is en waar hulle geleë is.
Die file bevat stellings wat biblioteeklogiese name na hul fisiese gidspaaie karteer. Byvoorbeeldample, as jy presynth simulasie hardloop, die cds.lib file kan geskryf word soos getoon in die volgende kodeblok.
DEFINIEER presynth ./presynth
DEFINIEER COREAHBLITE_LIB ./COREAHBLITE_LIB
DEFINIEER smartfusion2 - Skep 'n hdl.var file wat 'n opsionele konfigurasie is file wat konfigurasieveranderlikes bevat, wat bepaal hoe jou ontwerpomgewing opgestel is. Dit sluit in:
– Veranderlikes wat gebruik word om die werkbiblioteek te spesifiseer waar die samesteller saamgestelde voorwerpe en ander afgeleide data stoor.
– Vir Verilog, veranderlikes (LIB_MAP, VIEW_MAP, WORK) wat gebruik word om die biblioteke en views om te soek wanneer die uitbreker gevalle oplos.
- Veranderlikes wat jou toelaat om samesteller, uitbreker en simulator opdragreëlopsies en argumente te definieer.
In die geval van presynth simulasie bvample hierbo getoon, sê ons het 3 RTL files av, bv en testbench.v, wat in onderskeidelik presynth-, COREAHBLITE_LIB- en presynth-biblioteke saamgestel moet word. Die hdl.var file kan geskryf word soos getoon in die volgende kodeblok.
DEFINIEER WERK presynth
DEFINIEER PROJECT_DIR files>
DEFINIEER LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/av => presynth )
DEFINIEER LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/bv => COREAHBLITE_LIB )
DEFINIEER LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/testbench.v => presynth )
DEFINIEER LIB_MAP ( $LIB_MAP, + => presynth ) - Stel die ontwerp saam files gebruik ncvlog opsie.
xmvlog +incdir+ –cdslib ./cds.lib –hdlvar ./hdl.var –logfile
ncvlog.log –update –linedebug av bv testbench.v - Brei die ontwerp uit met behulp van ncelab. Die uitbreker konstrueer 'n ontwerphiërargie gebaseer op die instansiasie- en konfigurasie-inligting in die ontwerp, vestig seinkonnektiwiteit en bereken aanvanklike waardes vir alle voorwerpe in die ontwerp. Die uitgebreide ontwerphiërargie word in 'n simulasie-momentopname gestoor, wat die voorstelling is van jou ontwerp wat die simulator gebruik om die simulasie uit te voer.
Xcelium –Message –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncelab.log –errormax 15 –
toegang +rwc –status werklib. :module
Uitwerking tydens na-uitleg simulasie
In die geval van na-uitleg simulasies, eers die SDF file moet saamgestel word voor uitbrei met die ncsdfc-opdrag.
Xceliumfilenaam>.sdf –uitvoerfilenaam>.sdf.X
Gebruik die saamgestelde SDF-uitvoer met –autosdf-opsie tydens uitwerking soos in die volgende kodeblok getoon.
xmelab -autosdf –Message –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncelab.log –errormax
15 –toegang +rwc –status werklib. :module –sdf_cmd_file ./
sdf_cmd_file
Die sdf_cmd_file moet wees soos getoon in die volgende kodeblok.
COMPILED_SDF_FILE = " file>” - Simuleer met Xcelium. Na uitwerking word 'n simulasie-kiekie geskep wat deur Xcelium vir simulasie gelaai word. Dit kan in bondelmodus of GUI-modus uitgevoer word.
xmsim –Message –batch/-gui –cdslib ./cds.lib –hdlvar ./hdl.var –logfile xmsim.log –
errormax 15 –status werklib. :module
Cadence Xcelium-opstelling
Belangrik: Almal die bogenoemde drie stappe van samestelling, uitbrei en simulering kan in 'n dopskrif geplaas word file en verkry vanaf opdragreël. In plaas daarvan om hierdie drie stappe te gebruik, kan ontwerp in een stap gesimuleer word deur gebruik te maak van ncverilog of xrun opsie soos in die volgende kodeblok getoon.
xmverilog +incdir+ -cdslib ./cds.lib –hdlvar ./hdl.var
files gebruik in die ontwerp>
xrun +incdir+ -cdslib ./cds.lib –hdlvar ./hdl.var files
gebruik in die ontwerp>
4.3.1 Bekende kwessies (Vra 'n Vraag)
Toetsbank Oplossing
Die gebruik van die volgende stelling om die klokfrekwensie te spesifiseer in die toetsbank wat deur gebruiker gegenereer word of die verstektoetsbank wat deur Libero SoC gegenereer word, werk nie met Xcelium nie.
altyd @(SYSCLK)
#(SYSCLK_PERIOD / 2.0) SYSCLK <= !SYSCLK;
Verander soos volg om simulasie uit te voer:
altyd #(SYSCLK_PERIOD / 2.0) SYSCLK = ~SYSCLK;
Belangrik: Saamgestelde biblioteke vir Xcelium is platformspesifiek (dws 64-bis-biblioteke is nie versoenbaar met 32-bis-platform nie en omgekeerd).
Postsynth en Post-uitleg simulasies met behulp van MSS en SERDES
Terwyl postsynth-simulasies uitgevoer word van ontwerpe wat MSS-blok bevat, of na-uitleg-simulasies van ontwerpe wat SERDES gebruik, werk die BFM-simulasies nie as –libmap-opsie nie tydens uitwerking gespesifiseer is nie. Dit is omdat MSS tydens uitwerking uit die werkbiblioteek opgelos word (as gevolg van die verstekbinding en die werklib is postsynth/post-uitleg) waar dit net 'n vaste funksie is.
Die ncelab-opdrag moet geskryf word soos in die volgende kodeblok gewys word om die MSS-blok van die SmartFusion2 vooraf saamgestelde biblioteek op te los.
xmelab -libmap lib.map -libverbose -Boodskap -toegang +rwc cfg1
en die lib.map file moet soos volg wees:
konfigurasie cfg1;
ontwerp ;
verstek liblist smartfusion2 ;
endconfig
Dit moet enige sel in die SmartFusion2-biblioteek oplos voordat daar na die werkbiblioteek gekyk word, dws postsynth/post-uitleg.
Die –libmap-opsie kan by verstek gebruik word tydens uitwerking vir elke simulasie (presynth, postsynth en post-uitleg). Dit vermy simulasiekwessies wat veroorsaak word as gevolg van die oplossing van gevalle uit biblioteke.
xmelab: *F,INTERR: INTERNE UITSONDERING
Hierdie ncelab-gereedskapuitsondering is 'n voorbehoud vir ontwerpe wat FDDR in SmartFusion2 en IGLOO2 bevat
tydens postsynth en post-uitleg simulasies met behulp van –libmap opsie.
Belangrik: Hierdie kwessie is by Cadence-ondersteuningspan (SAR 52113) aangemeld.
4.4 Sample Tcl en dopskrif files (Vra 'n Vraag)
Die volgende files is die konfigurasie files wat nodig is vir die opstel van die ontwerp en dopskrif file vir die uitvoer van Xcelium-opdragte.
Cds.lib
DEFINIEER smartfusion2 /scratch/krydor/tmpspace/users/me/nc-vlog64/SmartFusion2
DEFINIEER COREAHBLITE_LIB ./COREAHBLITE_LIB
DEFINIEER presynth ./presynth
Hdl.var
DEFINIEER WERK presynth
DEFINIEER PROJECT_DIR /scratch/krydor/tmpspace/sqausers/me/3rd_party_simulators/Cadence/IGLOO2/
ENVM/M2GL050/envm_fic1_ser1_v/eNVM_fab_master
DEFINIEER LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_addrdec.v => COREAHBLITE_LIB)
DEFINIEER LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_defaultslavesm.v => COREAHBLITE_LIB)
DEFINIEER LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_masterstagev => COREAHBLITE_LIB)
DEFINIEER LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_slavearbiter.v => COREAHBLITE_LIB )
DEFINIEER LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_slavestagev => COREAHBLITE_LIB)
DEFINIEER LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_matrix2x16.v => COREAHBLITE_LIB )
DEFINIEER LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite.v => COREAHBLITE_LIB )
DEFINIEER LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB/CCC_0/SB_CCC_0_FCCC.v =>
presynth)
DEFINIEER LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreConfigMaster/
2.0.101/rtl/vlog/core/coreconfigmaster.v => presynth )
DEFINIEER LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreConfigP/4.0.100/rtl/
vlog/core/coreconfigp.v => presynth )
DEFINIEER LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreResetP/5.0.103/rtl/
vlog/core/coreresetp_pcie_hotreset.v => presynth )
DEFINIEER LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreResetP/5.0.103/rtl/
vlog/core/coreresetp.v => presynth )
DEFINIEER LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB/FABOSC_0/SB_FABOSC_0_OSC.v =>
presynth)
DEFINIEER LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB_HPMS/SB_HPMS.v => presynth )
DEFINIEER LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB/SB.v => presynth )
DEFINIEER LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/SERDES_IF_0/
SB_top_SERDES_IF_0_SERDES_IF.v => presynth )
DEFINIEER LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/SB_top.v => presynth )
DEFINIEER LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/testbench.v => presynth )
DEFINIEER LIB_MAP ( $LIB_MAP, + => presynth )
Commands.csh
ncvlog +incdir+../../component/work/SB_top -cdslib ./cds.lib -hdlvar ./hdl.var -logfile
ncvlog.log -errormax 15 -update -linedebug
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_addrdec.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/
coreahblite_defaultslavesm.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_masterstagev
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_slavearbiter.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_slavestagev
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_matrix2x16.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite.v
../../component/work/SB/CCC_0/SB_CCC_0_FCCC.v
../../component/Actel/DirectCore/CoreConfigMaster/2.0.101/rtl/vlog/core/coreconfigmaster.v
../../component/Actel/DirectCore/CoreConfigP/4.0.100/rtl/vlog/core/coreconfigp.v
../../component/Actel/DirectCore/CoreResetP/5.0.103/rtl/vlog/core/coreresetp_pcie_hotreset.v
../../component/Actel/DirectCore/CoreResetP/5.0.103/rtl/vlog/core/coreresetp.v
../../component/work/SB/FABOSC_0/SB_FABOSC_0_OSC.v ../../component/work/SB_HPMS/SB_HPMS.v
../../component/work/SB/SB.v ../../component/work/SB_top/SERDES_IF_0/
SB_top_SERDES_IF_0_SERDES_IF.v
../../component/work/SB_top/SB_top.v ../../component/work/SB_top/testbench.v
ncelab -Message -cdslib ./cds.lib -hdlvar ./hdl.var
-werk presynth -logfile ncelab.log -errormax 15 -toegang +rwc -status presynth.testbench:module
ncsim -Boodskap -batch -cdslib ./cds.lib -hdlvar ./
hdl.var -logfile ncsim.log -errormax 15 -status presynth.testbench:module
4.5 Outomatisering (Mikroskyfie-aanmelding)
Die volgende skrif file omskep ModelSim run.do files in opset fileis nodig om simulasies met Xcelium uit te voer.
Skripsie File Gebruik
perl cadence_parser.pl presynth_run.do postsynth_run.do
postlayout_run.do Microsemi_Family
Location_of_Cadence_Precompiled_libraries
Cadence_parser.pl
#!/usr/bin/perl -w
############################################### ##########################################
##################
#Gebruik: perl questa_parser.pl presynth_run.do postsynth_run.do postlayout_run.do
Microsemi_Family Precompiled_Libraries_location#
############################################### ##########################################
##################
gebruik POSIX;
gebruik streng;
my ($presynth, $postsynth, $postlayout, $family, $lib_location) = @ARGV;
&questa_parser($presynth, $familie, $lib_location);
&questa_parser($postsynth, $familie, $lib_location);
&questa_parser($postlayout, $family, $lib_location);
sub questa_parser {
my $ModelSim_run_do = $_[0];
my $actel_family = $_[1];
my $lib_location = $_[2];
my $staat;
if (-e “$ModelSim_run_do”)
{
oop (INFILE"$ModelSim_run_do");
my @ModelSim_run_do =FILE>;
my $lyn;
if ( $ModelSim_run_do =~ m/(presynth)/)
{
`mkdir QUESTA_PRESYNTH`;
oop (UITFILE,”>QUESTA_PRESYNTH/presynth_questa.do”);
$staat = $1;
} elsif ( $ModelSim_run_do =~ m/(postsynth)/)
{
`mkdir QUESTA_POSTSYNTH`;
oop (UITFILE,”>QUESTA_POSTSYNTH/postsynth_questa.do”);
$staat = $1;
} elsif ( $ModelSim_run_do =~ m/(postuitleg)/ )
{
`mkdir QUESTA_POSTLAYOUT`;
oop (UITFILE,”>QUESTA_POSTLAYOUT/postlayout_questa.do”);
$staat = $1;
} anders
{
druk “Verkeerde insette gegee aan die file\n";
druk "#Gebruik: perl questa_parser.pl presynth_run.do postsynth_run.do postlayout_run.do
\”Biblioteke_ligging\”\n”;
}
foreach $lyn (@ModelSim_run_do)
{
#Algemene bedrywighede
$line =~ s/..\/ontwerper.*simulasie\///g;
$lyn =~ s/$staat/$staat\_questa/g;
#druk UITFILE "$lyn \n";
if ($line =~ m/vmap\s+.*($actel_family)/)
{
UITDRUKFILE “vmap $actel_family \”$lib_location\”\n”;
} elsif ($line =~ m/vmap\s+(.*._LIB)/)
{
$lyn =~ s/..\/komponent/..\/..\/komponent/g;
UITDRUKFILE "$lyn \n";
} elsif ($lyn =~ m/vsim/)
{
$lyn =~ s/vsim/vsim -novopt/g;
UITDRUKFILE "$lyn \n";
} anders
{
UITDRUKFILE "$lyn \n";
}
}
naby(INFILE);
uitsluitFILE);
} anders {
druk "$ModelSim_run_do bestaan nie. Herlaai simulasie weer \n”;
}
}
Siemens QuestaSim Setup/ModelSim Setup (Vra 'n Vraag)
Die run.do files, gegenereer deur die Libero SoC vir simulasies met behulp van die ModelSim Microsemi Editions, kan gebruik word vir simulasies met behulp van die QuestaSim/ModelSim SE/DE/PE met 'n enkele verandering. In die ModelSim ME/ModelSim Pro ME run.do file, moet die vooraf saamgestelde biblioteke se ligging gewysig word.
Belangrik:
By verstek voer die simulasie-instrument anders as die ModelSim Pro ME ontwerpoptimering tydens simulasie uit wat die sigbaarheid in simulasie-artefakte soos ontwerpvoorwerpe en insetstimulus kan beïnvloed.
Dit is tipies nuttig om simulasie-looptyd vir die komplekse simulasies te verminder, met behulp van verbose, selfkontrolerende toetsbanke. Die verstekoptimerings is egter dalk nie geskik vir alle simulasies nie, veral in gevalle waar jy verwag om die simulasieresultate grafies te inspekteer deur die golfvenster te gebruik.
Om probleme wat deur hierdie optimalisering veroorsaak word, aan te spreek, moet jy toepaslike opdragte en verwante argumente tydens simulasie byvoeg om sigbaarheid in die ontwerp te herstel. Vir instrument-spesifieke opdragte, sien die dokumentasie van die simulator wat in gebruik is.
5.1 Omgewingsveranderlikes (Vra 'n Vraag)
Die volgende is die vereiste omgewingsveranderlikes.
- LM_LICENSE_FILE: moet die pad na die lisensie insluit file.
- MODEL_TECH: moet die pad na die tuisgidsligging van QuestaSim-installasie identifiseer.
- PATH: moet wys na die uitvoerbare ligging wat deur MODEL_TECH gewys word.
5.2 Omskakeling van run.do vir Mentor QuestaSim (Vra 'n Vraag)
Die run.do files gegenereer deur Libero SoC vir simulasies met behulp van ModelSim Microsemi Editions kan gebruik word vir simulasies met behulp van QuestaSim/ModelSim_SE met 'n enkele verandering.
Belangrik: Almal die ontwerpe wat met QuestaSim gesimuleer word, moet -novopt insluit
opsie saam met vsim opdrag in die run.do script files.
5.3 Laai die saamgestelde biblioteek af (Vra 'n Vraag)
Laai die biblioteke vir Mentor Graphics QuestaSim van Microsemi's af webwebwerf.
Synopsys VCS-opstelling (Vra 'n Vraag)
Die vloei wat deur Microsemi aanbeveel word, maak staat op die Uitgebreide en Stel vloei in VCS. Hierdie dokument bevat 'n skrif file wat die run.do-skrip gebruik files gegenereer deur Libero SoC en genereer die opstelling fileis nodig vir VCS-simulasie. Die draaiboek file gebruik die run.do file om die volgende te doen.
- Skep 'n biblioteekkartering file, wat gedoen word met behulp van die synopsys_sim.setup file geleë in dieselfde gids waar VCS simulasie loop.
- Skep 'n dopskrif file om jou ontwerp met VCS uit te brei en saam te stel.
6.1 Omgewingsveranderlikes (Vra 'n Vraag)
Stel die toepaslike omgewingsveranderlikes vir VCS gebaseer op jou opstelling. Die omgewingsveranderlikes wat volgens die VCS-dokumentasie benodig word, is:
- LM_LICENSE_FILE: moet 'n wyser na die lisensiebediener insluit.
- VCS_HOME: moet na die tuisgidsligging van die VCS-installasie wys.
- PATH: moet 'n wyser na die bin-gids onder die VCS_HOME-gids insluit.
6.2 Laai saamgestelde biblioteek af (Vra 'n Vraag)
Laai die biblioteke vir Synopsys VCS van Microsemi's af webwebwerf.
6.3 VCS Simulasie Skrip File (Vra 'n Vraag)
Na die opstel van VCS en die generering van die ontwerp en die verskillende run.do files van Libero SoC, moet jy:
- Skep die biblioteekkartering file sinopsys_sim.setup; hierdie file bevat verwysings na die ligging van al die biblioteke wat deur die ontwerp gebruik moet word.
Belangrik: Die file naam moet nie verander nie en dit moet in dieselfde gids geleë wees waar simulasie loop. Hier is 'n example vir so 'n file vir voorsintese simulasie.
WERK > EFAULT
SmartFusion2:
presynth : ./presynth
VERSTAND: ./werk - Brei die verskillende ontwerp uit files, insluitend die toetsbank, met behulp van die vlogan-opdrag in VCS. Hierdie opdragte kan in 'n dopskrif ingesluit word file. Hierna volg 'n example van die opdragte wat nodig is om 'n ontwerp uit te brei wat in rtl.v gedefinieer is met sy toetsbank gedefinieer in
toetsbank.v.
vlogan +v2k -werk presynth rtl.v
vlogan +v2k -werk presynth testbench.v - Stel die ontwerp saam met VCS deur die volgende opdrag te gebruik.
vcs –sim_res=1fs presynth.testbench
Let wel: Die tydsberekening resolusie van simulasie moet gestel word op 1fs vir korrekte funksionele simulasie. - Sodra die ontwerp saamgestel is, begin simulasie deur die volgende opdrag te gebruik.
./simv - Vir terug geannoteerde simulasie, moet die VCS opdrag wees soos getoon in die volgende kodeblok.
vcs postlayout.testbench –sim_res=1fs –sdf maks: .
naam>: file pad> –gui –l postlayout.log
6.4 Beperkings/uitsonderings (Vra 'n Vraag)
Die volgende is die beperkings/uitsonderings van Synopsys VCS-opstelling.
- VCS-simulasies kan slegs vir Verilog-projekte van Libero SoC uitgevoer word. Die VCS-simulator het streng VHDL-taalvereistes wat nie deur die Libero SoC outo-gegenereerde VHDL nagekom word nie files.
- Jy moet 'n $finish-stelling in die Verilog-toetsbank hê om die simulasie te stop wanneer jy wil.
Belangrik: Wanneer simulasies word in GUI-modus uitgevoer, looptyd kan in die GUI gespesifiseer word.
6.5 Sample Tcl en Shell Script Files (Vra 'n Vraag)
Die volgende Perl outomatiseer die generering van die synopsys_sim.setup file sowel as die ooreenstemmende dopskrif files wat nodig is om die ontwerp uit te brei, saam te stel en te simuleer.
As die ontwerp 'n MSS gebruik, kopieer die test.vec file geleë in die simulasielêergids van die Libero SoC-projek in die VCS-simulasielêergids. Die volgende afdelings bevat aample run.do files gegenereer deur Libero SoC, insluitend die ooreenstemmende biblioteekkartering en dopskrif fileis nodig vir VCS-simulasie.
6.5.1 Voorsintese (Vra 'n Vraag)
Presynth_run.do
stel stil ACTELLIBNAME SmartFusion2
stel stil PROJECT_DIR “/sqa/users/me/VCS_Tests/Test_DFF”
as {[file bestaan presynth/_info]} {
eggo "INFO: Simulasie biblioteek presynth bestaan reeds"
} anders {
vlib voorsynth
}
vmap presynth presynth
vmap SmartFusion2 “/captures/lin/11_0_0_23_11prod/lib/ModelSim/precompiled/vlog/smartfusion2”
vlog -work presynth “${PROJECT_DIR}/component/work/SD1/SD1.v”
vlog “+incdir+${PROJECT_DIR}/stimulus” -werk presynth “${PROJECT_DIR}/stimulus/SD1_TB1.v”
vsim -L SmartFusion2 -L presynth -t 1fs presynth.SD1_TB1
voeg golf /SD1_TB1/* by
voeg log -r /* by
hardloop 1000ns
presynth_main.csh
#!/bin/csh -f
stel PROJECT_DIR = "/sqa/gebruikers/Me/VCS_Tests/Test_DFF"
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k -work presynth “${PROJECT_DIR}/component/
werk/SD1/SD1.v”
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k “+incdir+${PROJECT_DIR}/stimulus” -werk
presynth "${PROJECT_DIR}/stimulus/SD1_TB1.v"
/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs presynth.SD1_TB1 -l compile.log
./simv -l run.log
Synopsys_sim.setup
WERK > VERSTAND
SmartFusion2: /VCS/SmartFusion2
presynth : ./presynth
VERSTAND: ./werk
6.5.2 Na-sintese (Vra 'n Vraag)
postsynth_run.do
stel stil ACTELLIBNAME SmartFusion2
stel stil PROJECT_DIR “/sqa/users/Me/VCS_Tests/Test_DFF”
as {[file bestaan postsynth/_info]} {
eggo "INFO: Simulasie biblioteek postsynth bestaan reeds"
} anders {
vlib postsynth
}
vmap postsynth postsynth
vmap SmartFusion2 “//idm/captures/pc/11_0_1_12_g4x/Designer/lib/ModelSim/precompiled/vlog/
SmartFusion2”
vlog -work postsynth "${PROJECT_DIR}/synthesis/SD1.v"
vlog “+incdir+${PROJECT_DIR}/stimulus” -werk postsynth “${PROJECT_DIR}/stimulus/SD1_TB1.v”
vsim -L SmartFusion2 -L postsynth -t 1fs postsynth.SD1_TB1
voeg golf /SD1_TB1/* by
voeg log -r /* by
hardloop 1000ns
log SD1_TB1/*
uitgang
Postsynth_main.csh
#!/bin/csh -f
stel PROJECT_DIR = "/sqa/gebruikers/Me/VCS_Tests/Test_DFF"
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k -work postsynth “${PROJECT_DIR}/synthesis/
SD1.v”
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k “+incdir+${PROJECT_DIR}/stimulus” -werk
postsynth "${PROJECT_DIR}/stimulus/SD1_TB1.v"
/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postsynth.SD1_TB1 -l compile.log
./simv -l run.log
Synopsys_sim.setup
WERK > VERSTAND
SmartFusion2: /VCS/SmartFusion2
postsynth : ./postsynth
VERSTAND: ./werk
6.5.3 Na-uitleg (Vra 'n Vraag)
postlayout_run.do
stel stil ACTELLIBNAME SmartFusion2
stel stil PROJECT_DIR "E:/ModelSim_Work/Test_DFF"
as {[file bestaan ../designer/SD1/simulasie/postlayout/_info]} {
eggo "INFO: Simulasiebiblioteek ../ontwerper/SD1/simulasie/postuitleg bestaan reeds"
} anders {
vlib ../ontwerper/SD1/simulasie/postuitleg
}
vmap postlayout ../designer/SD1/simulation/postlayout
vmap SmartFusion2 “//idm/captures/pc/11_0_1_12_g4x/Designer/lib/ModelSim/precompiled/vlog/
SmartFusion2”
vlog -work postlayout "${PROJECT_DIR}/designer/SD1/SD1_ba.v"
vlog “+incdir+${PROJECT_DIR}/stimulus” -werk na-uitleg “${PROJECT_DIR}/stimulus/SD1_TB1.v”
vsim -L SmartFusion2 -L postuitleg -t 1fs -sdfmax /SD1_0=${PROJECT_DIR}/ontwerper/SD1/
SD1_ba.sdf postlayout.SD1_TB1
voeg golf /SD1_TB1/* by
voeg log -r /* by
hardloop 1000ns
Postlayout_main.csh
#!/bin/csh -f
stel PROJECT_DIR = "/VCS_Tests/Test_DFF"
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k -werk na-uitleg “${PROJECT_DIR}/
ontwerper/SD1/SD1_ba.v”
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k “+incdir+${PROJECT_DIR}/stimulus” -werk
postuitleg “${PROJECT_DIR}/stimulus/SD1_TB1.v”
/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postlayout.SD1_TB1 -sdf
max:SD1_TB1.SD1_0:${PROJECT_DIR}/designer/SD1/SD1_ba.sdf -l compile.log
./simv -l run.log
Synopsys_sim.setup
WERK > VERSTAND
SmartFusion2: /VCS/SmartFusion2
postuitleg : ./postuitleg
VERSTAND: ./workVCS
6.6 Outomatisering (Vra 'n Vraag)
Die vloei kan geoutomatiseer word deur die volgende Perl-skrip te gebruik file om die ModelSim run.do om te skakel files in VCS-versoenbare dopskrif files, skep behoorlike dopgehou binne die Libero SoC-simulasiegids, en voer dan simulasies uit.
Begin die skrif file gebruik die volgende sintaksis.
perl vcs_parse.pl presynth_run.do postsynth_run.do postlayout_run.do
Vcs_parse_pl
#!/usr/bin/perl -w
############################################### ###########################
#
#Gebruik: perl vcs_parse.pl presynth_run.do postsynth_run.do postlayout_run.do
#
############################################### ############################
my ($presynth, $postsynth, $postlayout) = @ARGV;
if(system(“mkdir VCS_Presynth”)) {druk “mkdir het misluk:\n”;}
if(system(“mkdir VCS_Postsynth”)) {druk “mkdir failed:\n”;}
if(system(“mkdir VCS_Postlayout”)) {druk “mkdir failed:\n”;}
chdir(VCS_Presynth);
`cp ../$ARGV[0] .` ;
&parse_do($presynth,"presynth");
chdir ("../");
chdir(VCS_Postsynth);
`cp ../$ARGV[1] .` ;
&parse_do($postsynth,"postsynth");
chdir ("../");
chdir(VCS_Postlayout);
`cp ../$ARGV[2] .` ;
&parse_do($postlayout,"postlayout");
chdir ("../");
sub parse_do {
my $vlog = “/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k” ;
my %LIB = ();
my $file = $__[0];
my $staat = $_[1];
oop(INFILE"$file”) || die “Kan nie oopmaak nie File Rede kan wees:$!”;
if ($state eq “presynth”)
{
oop(OUT1,”>presynth_main.csh”) || die “Kan nie Command skep nie File Rede kan wees:$!”;
}
elsif ($state eq “postsynth”)
{
oop(OUT1,”>postsynth_main.csh”) || die “Kan nie Command skep nie File Rede kan wees:$!”;
}
elsif ($state eq “postlayout”)
{
oop(OUT1,”>postlayout_main.csh”) || die “Kan nie Command skep nie File Rede kan wees:$!”;
}
anders
{
druk "Simulasietoestand ontbreek \n" ;
}
oop(OUT2,”>synopsys_sim.setup”) || die “Kan nie Command skep nie File Rede kan wees:$!”;
# .csh file
druk OUT1 “#!/bin/csh -f\n\n\n” ;
#STEL OP FILE
print OUT2 “WERK > STANDAARD\n” ;
druk OUT2 “SmartFusion2 : /sqa/users/Aditya/VCS/SmartFusion2\n” ;
while ($lyn =FILE>)
{
Synopsys VCS-opstelling
if ($line =~ m/stel PROJECT_DIR\s+\”(.*?)\”/)
{
druk OUT1 “set PROJECT_DIR = \”$1\”\n\n\n” ;
}
elsif ( $line =~ m/vlog.*\.v\”/ )
{
if ($lyn =~ m/\s+(\w*?)\_LIB/)
{
#druk “\$1 =$1 \n” ;
$temp = “$1″.”_LIB”;
#print "Temp = $temp \n" ;
$LIB{$temp}++;
}
chomp($lyn);
$line =~ s/^vlog/$vlog/ ;
$lyn =~ s/ //g;
druk OUT1 “$line\n”;
}
elsif (($line =~ m/vsim.*presynth\.(.*)/) || ($line =~ m/vsim.*postsynth\.(.*)/) || ($line
=~ m/vsim.*postuitleg\.(.*)/) )
{
$tb = $1 ;
$tb =~ s/ //g;
chomp($tb);
#print "TB Naam: $tb \n";
if ( $lyn =~ m/sdf(.*)\.sdf/)
{
chomp($lyn);
$lyn = $1 ;
#print "LINE : $line \n" ;
if ($lyn =~ m/maks/)
{
$lyn =~ s/maks \/// ;
$lyn =~ s/=/:/;
druk OUT1 “\n\n/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postlayout.$tb -sdf
max:$tb.$line.sdf -l compile.log\n” ;
}
elsif ($lyn =~ m/min/)
{
$lyn =~ s/min \/// ;
$lyn =~ s/=/:/;
druk OUT1 “\n\n/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postlayout.$tb -sdf
min:$tb.$line.sdf -l compile.log\n” ;
}
elsif ($lyn =~ m/tipe/)
{
$lyn =~ s/tipe \/// ;
$lyn =~ s/=/:/;
druk OUT1 “\n\n/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postlayout.$tb -sdf
tip:$tb.$line.sdf -l compile.log\n” ;
}
#-sdfmax /M3_FIC32_0=${PROJECT_DIR}/ontwerper/M3_FIC32/M3_FIC32_ba.sdf — ModelSim SDF-formaat
#$sdf = “-sdf max:testbench.M3_FIC32_0:${PROJECT_DIR}/ontwerper/M3_FIC32/M3_FIC32_ba.sdf”; -VCS
SDF-formaat
}
}
}
druk
UIT1 “\n\n”
;
if
( $state eq "presynth"
)
{
druk
OUT2 “presynth
: ./presynth\n"
;
druk
OUT1 “/cad_design/tools/vcs.dir/E-2011.03/bin/vcs
-sim_res=1fs presynth.$tb -l
compile.log\n"
;
}
elsif
( $state eq "postsynth"
)
{
druk
OUT2 “postsynth
: ./postsynth\n"
;
druk
OUT1 “/cad_design/tools/vcs.dir/E-2011.03/bin/vcs
-sim_res=1fs postsynth.$tb -l
compile.log\n"
;
}
elsif
( $state eq "postlayout"
)
{
print OUT2 “postlayout : ./postlayout\n” ;
}
anders
{
druk "Simulasietoestand ontbreek \n" ;
}
foreach $i (sleutels %LIB)
{
#print "Sleutel : $i Waarde : $LIB{$i} \n" ;
druk OUT2 “$i : ./$i\n” ;
}
druk UIT1 “\n\n” ;
print OUT1 “./simv -l run.log\n” ;
print OUT2 "DEFAULT : ./work\n" ;
sluit INFILE;
sluit OUT1;
sluit OUT2;
}
Hersiening Geskiedenis (Mikroskyfie-aanmelding
Die hersieningsgeskiedenis beskryf die veranderinge wat in die dokument geïmplementeer is. Die veranderinge
word gelys volgens hersiening, wat begin met die nuutste publikasie.
| Hersiening | Datum | Beskrywing |
| A | 12/2023 | Die volgende veranderinge word in hierdie hersiening aangebring: • Dokument omgeskakel na Mikroskyfie-sjabloon. Aanvanklike Hersiening. • Bygewerkte afdeling 5. Siemens QuestaSim-opstelling/ModelSim-opstelling om 'n nuwe nota in te sluit wat die impak op sigbaarheid tydens simulasie en optimering verduidelik. |
Mikroskyfie FPGA Ondersteuning
Microchip FPGA-produktegroep ondersteun sy produkte met verskeie ondersteuningsdienste, insluitend kliëntediens, kliënte-tegniese ondersteuningsentrum, 'n webwebwerf, en wêreldwye verkoopskantore.
Kliënte word voorgestel om Microchip aanlyn hulpbronne te besoek voordat hulle ondersteuning kontak, aangesien dit baie waarskynlik is dat hul navrae reeds beantwoord is.
Kontak Tegniese Ondersteuningsentrum deur die webwebwerf by www.microchip.com/support. Noem die FPGA-toestelonderdeelnommer, kies toepaslike gevalkategorie en laai ontwerp op files terwyl die skep van 'n tegniese ondersteuning geval.
Kontak Kliëntediens vir nie-tegniese produkondersteuning, soos produkpryse, produkopgraderings, opdateringsinligting, bestellingstatus en magtiging.
- Van Noord-Amerika, skakel 800.262.1060
- Van die res van die wêreld, skakel 650.318.4460
- Faks, van enige plek in die wêreld, 650.318.8044
Mikroskyfie inligting
Die mikroskyfie Webwebwerf
Microchip bied aanlyn ondersteuning via ons webwebwerf by www.microchip.com/. Hierdie webwebwerf word gebruik om te maak files en inligting maklik beskikbaar vir kliënte. Sommige van die beskikbare inhoud sluit in:
- Produkondersteuning – Datablaaie en errata, toepassingsnotas en aample-programme, ontwerphulpbronne, gebruikersgidse en hardeware-ondersteuningsdokumente, nuutste sagtewarevrystellings en argiefsagteware
- Algemene Tegniese Ondersteuning – Gereelde Vrae (Gereelde Vrae), tegniese ondersteuningsversoeke, aanlyn besprekingsgroepe, Mikroskyfie-ontwerpvennootprogramledelys
- Business of Microchip – Produkkieser- en bestelgidse, jongste Microchip-persvrystellings, lys van seminare en geleenthede, lyste van Microchip-verkoopskantore, verspreiders en fabrieksverteenwoordigers
Kennisgewingdiens vir produkverandering
Microchip se kennisgewingdiens vir produkverandering help om kliënte op hoogte te hou van Microchip-produkte. Intekenare sal e-poskennisgewing ontvang wanneer daar veranderinge, opdaterings, hersienings of foute is wat verband hou met 'n spesifieke produkfamilie of ontwikkelingsinstrument van belang.
Om te registreer, gaan na www.microchip.com/pcn en volg die registrasie-instruksies.
Kliënte ondersteuning
Gebruikers van Microchip-produkte kan bystand deur verskeie kanale ontvang:
- Verspreider of verteenwoordiger
- Plaaslike Verkoopskantoor
- Ingebedde oplossingsingenieur (ESE)
- Tegniese Ondersteuning
Kliënte moet hul verspreider, verteenwoordiger of ESE kontak vir ondersteuning. Plaaslike verkoopskantore is ook beskikbaar om kliënte te help. 'n Lys van verkoopskantore en liggings is by hierdie dokument ingesluit.
Tegniese ondersteuning is beskikbaar deur die webwebwerf by: www.microchip.com/support
Mikroskyfie-toestelle-kodebeskermingsfunksie
Let op die volgende besonderhede van die kodebeskermingsfunksie op Mikroskyfie-produkte:
- Mikroskyfie-produkte voldoen aan die spesifikasies vervat in hul spesifieke mikroskyfie-datablad.
- Microchip glo dat sy familie produkte veilig is wanneer dit op die beoogde manier gebruik word, binne bedryfspesifikasies en onder normale toestande.
- Mikroskyfie waardeer en beskerm sy intellektuele eiendomsregte aggressief. Pogings om die kodebeskermingskenmerke van Microchip-produk te oortree, is streng verbode en kan die Digital Millennium Copyright Act oortree.
- Nóg Microchip nóg enige ander halfgeleiervervaardiger kan die sekuriteit van sy kode waarborg. Kodebeskerming beteken nie dat ons waarborg dat die produk “onbreekbaar” is nie.
Kodebeskerming ontwikkel voortdurend. Microchip is daartoe verbind om die kodebeskermingseienskappe van ons produkte voortdurend te verbeter.
Regskennisgewing
Hierdie publikasie en die inligting hierin mag slegs met Mikroskyfie-produkte gebruik word, insluitend om Mikroskyfie-produkte met jou toepassing te ontwerp, te toets en te integreer. Gebruik van hierdie inligting op enige ander wyse oortree hierdie bepalings. Inligting rakende toesteltoepassings word slegs vir u gerief verskaf en kan deur opdaterings vervang word. Dit is jou verantwoordelikheid om te verseker dat jou aansoek aan jou spesifikasies voldoen. Kontak jou plaaslike Microchip-verkoopskantoor vir bykomende ondersteuning of, kry bykomende ondersteuning by www.microchip.com/en-us/support/design-help/client-support-services.
HIERDIE INLIGTING WORD “SOOS IS” DEUR MICROCHIP VERSKAF. MICROCHIP MAAK GEEN VERTOë OF WAARBORGE VAN ENIGE AARD, HETsy UITDRUKKELIJK OF GEÏMPLISEERD, SKRIFTELIK OF MONDELING, STATUTÊR OF ANDERS NIE, VERWANTE MET DIE INLIGTING INGESLUIT, MAAR NIE BEPERK TOT ENIGE GEÏSPLISEERDE WAARBORGE-EN-VERBORGING, GESKIKTHEID VIR 'N SPESIFIEKE DOEL, OF WAARBORGE VERWANTE MET DIE TOESTAND, KWALITEIT OF PRESTASIE.
IN GEEN GEVAL SAL MICROCHIP AANSPREEKLIK WEES VIR ENIGE INDIREKTE, SPESIALE, STRAF-, TOEVALLE OF GEVOLLIKE VERLIES, SKADE, KOSTE OF UITGAWE VAN ENIGE AARD WAT OOKAL VERWANT IS MET DIE INLIGTING OF DIE GEBRUIK DAARVAN, WANNEER DIE OORSAAK IS, WANNEER OOKAL DIE OORSAAK IS. MOONTLIKHEID OF DIE SKADE IS VOORSIENBAAR. IN DIE VOLSTE MAAT DEUR WET TOEGELAAT, SAL MICROCHIP SE TOTALE AANSPREEKLIKHEID OP ALLE EISE OP ENIGE MANIER VERBAND MET DIE INLIGTING OF DIE GEBRUIK DAARVAN NIE DIE BEDRAG FOOIE, INDIEN ENIGE, WAARVOOR U DIREKS AAN DIE INFORMASIE BETAAL HET, OORSKRYF NIE.
Die gebruik van Mikroskyfie-toestelle in lewensondersteunende en/of veiligheidstoepassings is geheel en al op die koper se risiko, en die koper stem in om Mikroskyfie te verdedig, te vrywaar en skadeloos te hou teen enige en alle skade, eise, regsgedinge of uitgawes wat uit sodanige gebruik voortspruit. Geen lisensies word, implisiet of andersins, onder enige mikroskyfie intellektuele eiendomsregte oorgedra nie, tensy anders vermeld.
Handelsmerke
Die mikroskyfie naam en logo, die mikroskyfie logo, Adaptec, AVR, AVR logo, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkMD, maXStylus, maXTouch, MediaLB, megaAVR, Microsemi, Microsemi logo, MOST, MOST logo, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, PIC32 logo, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, SST Logo, SuperFlash, Symmetricom , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron en XMEGA is geregistreerde handelsmerke van Microchip Technology Incorporated in die VSA en ander lande.
AgileSwitch, APT, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed Control, HyperLight Load, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, ProASIC Plus-logo, Quiet- Wire, SmartFusion, SyncWorld, Temux, TimeCesium, TimeHub, TimePictra, TimeProvider, TrueTime en ZL is geregistreerde handelsmerke van Microchip Technology Incorporated in die VSA
Aangrensende sleutelonderdrukking, AKS, Analoog-vir-die-Digitale Ouderdom, Enige Kapasitor, AnyIn, AnyOut, Augmented Switching, BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoController, dsPICDEM, dsPICDEM.net, Dynamic Average Matching, Dynamic , DAM, ECAN, Espresso T1S, EtherGREEN, GridTime, IdealBridge, In-Circuit Serial Programmering, ICSP, INICnet, Intelligente Paralleling, IntelliMOS, Inter-Chip Connectivity, JitterBlocker, Knob-on-Display, KoD, maxCrypto, maxView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB Certified-logo, MPLIB, MPLINK, MultiTRAK, NetDetach, Omniscient Code Generation, PICDEM, PICDEM.net,
PICkit, PICtail, PowerSmart, PureSilicon, QMatrix, REAL ICE, Ripple Blocker, RTAX, RTG4, SAMICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher,
SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance, Trusted Time, TSHARC, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect en ZENA is handelsmerke van Microchip Technology Incorporated
in die VSA en ander lande.
SQTP is 'n diensmerk van Microchip Technology Incorporated in die VSA
Die Adaptec-logo, Frequency on Demand, Silicon Storage Technology en Symmcom is geregistreerde handelsmerke van Microchip Technology Inc. in ander lande.
GestIC is 'n geregistreerde handelsmerk van Microchip Technology Germany II GmbH & Co. KG, 'n filiaal van Microchip Technology Inc., in ander lande.
Alle ander handelsmerke wat hierin genoem word, is die eiendom van hul onderskeie maatskappye.
© 2023, Microchip Technology Incorporated en sy filiale. Alle regte voorbehou.
ISBN: 978-1-6683-3694-6
Gehaltebestuurstelsel
Vir inligting rakende Microchip se kwaliteitbestuurstelsels, besoek asseblief www.microchip.com/quality.
| AMERIKA | ASIA/PASIFIK | ASIA/PASIFIK | EUROPA |
| Korporatiewe Kantoor 2355 West Chandler Blvd. Chandler, AZ 85224-6199 Tel: 480-792-7200 Faks: 480-792-7277 Tegniese ondersteuning: www.microchip.com/support Web Adres: www.microchip.com Atlanta Duluth, GA Tel: 678-957-9614 Faks: 678-957-1455 Austin, TX Tel: 512-257-3370 Boston Westborough, MA Tel: 774-760-0087 Faks: 774-760-0088 Chicago Itasca, IL Tel: 630-285-0071 Faks: 630-285-0075 Dallas Addison, TX Tel: 972-818-7423 Faks: 972-818-2924 Detroit Novi, MI Tel: 248-848-4000 Houston, TX Tel: 281-894-5983 Indianapolis Noblesville, IN Tel: 317-773-8323 Faks: 317-773-5453 Tel: 317-536-2380 Los Angeles Missie Viejo, CA Tel: 949-462-9523 Faks: 949-462-9608 Tel: 951-273-7800 Raleigh, NC Tel: 919-844-7510 New York, NY Tel: 631-435-6000 San Jose, CA Tel: 408-735-9110 Tel: 408-436-4270 Kanada – Toronto Tel: 905-695-1980 Faks: 905-695-2078 |
Australië – Sydney Tel: 61-2-9868-6733 China – Beijing Tel: 86-10-8569-7000 China – Chengdu Tel: 86-28-8665-5511 China – Chongqing Tel: 86-23-8980-9588 China – Dongguan Tel: 86-769-8702-9880 China – Guangzhou Tel: 86-20-8755-8029 China – Hangzhou Tel: 86-571-8792-8115 China – Hong Kong SAR Tel: 852-2943-5100 China – Nanjing Tel: 86-25-8473-2460 China – Qingdao Tel: 86-532-8502-7355 China – Sjanghai Tel: 86-21-3326-8000 China – Shenyang Tel: 86-24-2334-2829 China – Shenzhen Tel: 86-755-8864-2200 China – Suzhou Tel: 86-186-6233-1526 China – Wuhan Tel: 86-27-5980-5300 China – Xian Tel: 86-29-8833-7252 China – Xiamen Tel: 86-592-2388138 China – Zhuhai Tel: 86-756-3210040 |
Indië – Bangalore Tel: 91-80-3090-4444 Indië – Nieu-Delhi Tel: 91-11-4160-8631 Indië - Pune Tel: 91-20-4121-0141 Japan – Osaka Tel: 81-6-6152-7160 Japan – Tokio Tel: 81-3-6880- 3770 Korea – Daegu Tel: 82-53-744-4301 Korea – Seoel Tel: 82-2-554-7200 Maleisië – Kuala Lumpur Tel: 60-3-7651-7906 Maleisië – Penang Tel: 60-4-227-8870 Filippyne - Manila Tel: 63-2-634-9065 Singapoer Tel: 65-6334-8870 Taiwan – Hsin Chu Tel: 886-3-577-8366 Taiwan – Kaohsiung Tel: 886-7-213-7830 Taiwan – Taipei Tel: 886-2-2508-8600 Thailand – Bangkok Tel: 66-2-694-1351 Viëtnam – Ho Chi Minh Tel: 84-28-5448-2100 |
Oostenryk – Wels Tel: 43-7242-2244-39 Faks: 43-7242-2244-393 Denemarke – Kopenhagen Tel: 45-4485-5910 Faks: 45-4485-2829 Finland – Espoo Tel: 358-9-4520-820 Frankryk – Parys Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Duitsland – Garching Tel: 49-8931-9700 Duitsland – Haan Tel: 49-2129-3766400 Duitsland – Heilbronn Tel: 49-7131-72400 Duitsland – Karlsruhe Tel: 49-721-625370 Duitsland – München Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Duitsland – Rosenheim Tel: 49-8031-354-560 Israel – Ra'anana Tel: 972-9-744-7705 Italië - Milaan Tel: 39-0331-742611 Faks: 39-0331-466781 Italië – Padova Tel: 39-049-7625286 Nederland – Drunen Tel: 31-416-690399 Faks: 31-416-690340 Noorweë – Trondheim Tel: 47-72884388 Pole - Warskou Tel: 48-22-3325737 Roemenië – Boekarest Tel: 40-21-407-87-50 Spanje - Madrid Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 Swede – Goteberg Tel: 46-31-704-60-40 Swede – Stockholm Tel: 46-8-5090-4654 VK – Wokingham Tel: 44-118-921-5800 Faks: 44-118-921-5820 |
© 2023 Microchip Technology Inc. en sy filiale
DS50003627A –
Dokumente / Hulpbronne
 |
MICROCHIP Libero SoC Simulasie Biblioteek sagteware [pdf] Gebruikersgids DS50003627A, Libero SoC Simulasiebiblioteeksagteware, SoC Simulasiebiblioteeksagteware, Simulasiebiblioteeksagteware, Biblioteeksagteware, Sagteware |
