MICROCHIP Libero SoC සිමියුලේෂන් පුස්තකාල මෘදුකාංග පරිශීලක මාර්ගෝපදේශය

Libero SoC සමාකරණය
පුස්තකාල සැකසුම් උපදෙස්

අන්තර්ගතය සඟවන්න

1 හැඳින්වීම

2 Libero SoC ඒකාබද්ධ කිරීම

3 Active-HDL සහ Riviera-Pro සඳහා Aldec Setup (ප්‍රශ්නයක් අසන්න)

4 Cadence Incisive Setup (ප්‍රශ්නයක් අසන්න)

5 Cadence Xcelium සැකසුම (Microchip Login)

6 Siemens QuestaSim Setup/ModelSim Setup (ප්‍රශ්නයක් අසන්න)

7 සාරාංශ VCS සැකසුම (ප්‍රශ්නයක් අසන්න)

8 සංශෝධන ඉතිහාසය (Microchip Login

9 ලේඛන / සම්පත්

9.1 යොමු කිරීම්

10 අදාළ පළ කිරීම්

හැඳින්වීම

(ප්රශ්නයක් අසන්න)

මෙම ලේඛනයේ අරමුන වන්නේ Libero SoC ව්‍යාපෘතියක් ආදානය ලෙස භාවිතා කරමින් සමාකරණ පරිසරය සැකසීමේ ක්‍රියා පටිපාටිය විස්තර කිරීමයි. මෙම ප්‍රලේඛනය Libero SoC v11.9 සහ නව මෘදුකාංග නිකුතු සමඟ භාවිතා කිරීම සඳහා ලබා දී ඇති පූර්ව සම්පාදනය කරන ලද පුස්තකාලවලට අනුරූප වේ. ලබා දී ඇති පුස්තකාල Verilog සඳහා සම්පාදනය කර ඇත. VHDL පරිශීලකයින්ට මිශ්‍ර මාදිලියේ අනුකරණයට අවසර දෙන බලපත්‍රයක් අවශ්‍ය වේ.
සම්පාදනය කරන ලද අනුකරණ පුස්තකාල පහත මෙවලම් සඳහා ලබා ගත හැකිය:

Aldec Active-HDL
Aldec Riviera-PRO

Cadence Incisive Enterprise සහ Xcelium
Siemens QuestaSim

සාරාංශ VCS

වෙනත් සිමියුලේටරයක් සඳහා පුස්තකාලයක් ඉල්ලීමට, අමතන්න Microchip තාක්ෂණික සහාය.

Libero SoC ඒකාබද්ධ කිරීම

(ප්රශ්නයක් අසන්න)

Run.do ජනනය කිරීමෙන් ModelSim ME භාවිතා කරමින් Libero SoC අනුකරණයට සහය දක්වයි file. මේ file සමාකරණය සැකසීමට සහ ධාවනය කිරීමට ModelSim ME/ModelSim Pro ME විසින් භාවිතා කරනු ලැබේ. වෙනත් සමාකරණ මෙවලම් භාවිතා කිරීමට, ඔබට ModelSim ME/ModelSim Pro ME run.do ජනනය කර Tcl ස්ක්‍රිප්ට් වෙනස් කළ හැක. file ඔබේ සිමියුලේටරය සමඟ අනුකූල වන විධාන භාවිතා කිරීමට.
1.1 Libero SoC Tcl File පරම්පරාව (ප්රශ්නයක් අසන්න)
Libero SoC හි නිර්මාණයක් නිර්මාණය කර උත්පාදනය කිරීමෙන් පසු, සියලුම සැලසුම් අවධීන් (presynth, postsynth, සහ post-layout) යටතේ ModelSim ME/ModelSim Pro ME අනුකරණයක් ආරම්භ කරන්න. මෙම පියවර run.do ජනනය කරයි file එක් එක් සැලසුම් අදියර සඳහා ModelSim ME/ModelSim Pro ME සඳහා.
වැදගත්: එක් එක් සමාකරණ ධාවනය ආරම්භ කිරීමෙන් පසුව, ස්වයංක්‍රීයව උත්පාදනය කරන ලද run.do නැවත නම් කරන්න file Libero SoC විසින් එය නැවත ලිවීමෙන් වලක්වාලීම සඳහා සමාකරණ නාමාවලිය යටතේ file. උදාහරණයක් ලෙසampලෙ, ද files presynth_run.do, postsynth_run.do සහ postlayout_run.do ලෙස නැවත නම් කළ හැක.

Active-HDL සහ Riviera-Pro සඳහා Aldec Setup (ප්රශ්නයක් අසන්න)

ධාවනය. කරන්න file ModelSim ME/ModelSim Pro ME විසින් භාවිතා කරන ලද Aldec සිමියුලේටර් භාවිතයෙන් සමාකරණ සඳහා වෙනස් කළ හැක.
2.1 පරිසර විචල්‍ය (ප්රශ්නයක් අසන්න)
ඔබේ පරිසරය විචල්‍යය ඔබේ බලපත්‍රයට සකසන්න file ස්ථානය:
LM_LICENSE_FILE: බලපත්‍ර සේවාදායකයට දර්ශකයක් ඇතුළත් කළ යුතුය.
2.2 සම්පාදිත පුස්තකාලය බාගන්න (ප්රශ්නයක් අසන්න)
Microchip වෙතින් Aldec Active-HDL සහ Aldec Riviera-PRO සඳහා පුස්තකාල බාගන්න webඅඩවිය.
2.3 Aldec simulation සඳහා run.do පරිවර්තනය කිරීම (ප්රශ්නයක් අසන්න)
ධාවනය. කරන්න fileActive-HDL සහ Riviera-Pro මෙවලම භාවිතයෙන් සමාකරණ සඳහා Libero SoC විසින් උත්පාදනය කරන ලද s, Active-HDL සහ Riviera-Pro භාවිතා කරන සමාකරණ සඳහා තනි වෙනසකින් භාවිතා කළ හැක. පහත වගුව ModelSim run.do හි වෙනස් කිරීමට Aldec-equivalent විධාන ලැයිස්තුගත කරයි. file.
වගුව 2-1. Aldec සමාන විධාන

ModelSim	ක්රියාකාරී-HDL
vlog	ඇලෝග්
vcom	acom
vlib	alib
vsim	asim
vmap	amap

පහත පරිදි වේample run.do Aldec සිමියුලේටර් වලට සම්බන්ධයි.

වත්මන් වැඩ කරන නාමාවලියෙහි පිහිටීම සකසන්න.
dsn සකසන්න
වැඩ කරන පුස්තකාල නාමයක් සකසන්න, එහි පිහිටීම සිතියම්ගත කරන්න, ඉන්පසු Microchip FPGA පවුලේ ස්ථානය සිතියම්ගත කරන්න
පෙර සම්පාදනය කළ පුස්තකාල (උදාample, SmartFusion2) මත ඔබ ඔබේ නිර්මාණය ක්‍රියාත්මක කරයි.
alib presynth
amap presynth presynth
amap SmartFusion2

අවශ්‍ය සියලුම HDL සම්පාදනය කරන්න fileඅවශ්‍ය පුස්තකාලය සමඟ නිර්මාණයේ භාවිතා වේ.
alog-work presynth temp.v (Verilog සඳහා)
log -work presynth testbench.v
acom –work presynth temp.vhd (Vhdl සඳහා)
acom -work presynth testbench.vhd
නිර්මාණය අනුකරණය කරන්න.
asim –L SmartFusion2 –L presynth –t 1ps presynth.testbench
10us දුවන්න

2.4 දන්නා ගැටළු (ප්රශ්නයක් අසන්න)
මෙම කොටස දන්නා ගැටළු සහ සීමාවන් ලැයිස්තුගත කරයි.

Riviera-PRO භාවිතයෙන් සම්පාදනය කරන ලද පුස්තකාල වේදිකා විශේෂිත වේ (එනම් 64-bit පුස්තකාල 32-bit වේදිකාවේ සහ අනෙක් අතට ධාවනය කළ නොහැක).

SERDES/MDDR/FDDR අඩංගු නිර්මාණ සඳහා, ඔබගේ run.do හි පහත විකල්පය භාවිතා කරන්න files ඔවුන්ගේ නිර්මාණ සම්පාදනය කිරීමෙන් පසු සමාකරණ ධාවනය කරන අතරතුර:
- ක්රියාකාරී-HDL: asim -o2
– Riviera-PRO: asim –O2 (presynth සහ post-layout simulations සඳහා) සහ asim –O5 (පශ්චාත් පිරිසැලසුම් සමාකරණ සඳහා)
Active-HDL සහ Riviera-Pro සඳහා Aldec සැකසුමෙහි පහත පොරොත්තු SAR ඇත. වැඩි විස්තර සඳහා, අමතන්න Microchip තාක්ෂණික සහාය.
SAR 49908 – Active-HDL: Math block simulation සඳහා VHDL දෝෂය

SAR 50627 – Riviera-PRO 2013.02: SERDES සැලසුම් සඳහා සමාකරණ දෝෂ
SAR 50461 – Riviera-PRO: සමාකරණවල asim -O2/-O5 විකල්පය

Cadence Incisive Setup (ප්රශ්නයක් අසන්න)

ඔබට ස්ක්‍රිප්ට් එකක් සෑදිය යුතුයි file ධාවනය කිරීමට ModelSim ME/ModelSim Pro ME run.do ට සමාන වේ
Cadence Incisive සිමියුලේටරය. මෙම පියවර අනුගමනය කර ස්ක්‍රිප්ට් සාදන්න file NCSim සඳහා හෝ ස්ක්‍රිප්ට් භාවිතා කරන්න file
ModelSim ME/ModelSim Pro ME run.do පරිවර්තනය කිරීමට සපයා ඇත fileවින්‍යාසය තුලට s files
NCSim භාවිතයෙන් සමාකරණ ධාවනය කිරීමට අවශ්‍ය වේ.
වැදගත්: Cadence Incisive Enterprise හි නව අනුවාද නිකුත් කිරීම නවතා ඇත
සිමියුලේටරය සහ Xcelium සිමියුලේටරය සඳහා සහය දැක්වීම ආරම්භ කළේය.

3.1 පරිසර විචල්‍ය (ප්රශ්නයක් අසන්න)
Cadence Incisive සිමියුලේටරය ධාවනය කිරීමට, පහත පරිසර විචල්‍යයන් වින්‍යාස කරන්න:

LM_LICENSE_FILE: බලපත්‍රයට දර්ශකයක් ඇතුළත් කළ යුතුය file.
cds_root: Cadence Incisive Installation හි මුල් නාමාවලියේ ස්ථානය වෙත යොමු කළ යුතුය.

PATH: cds_root මගින් පෙන්වා ඇති මෙවලම් නාමාවලිය යටතේ ඇති බින් ස්ථානය වෙත යොමු කළ යුතුය, එනම්,
$cds_root/tools/bin/64bit (64-bit යන්ත්‍රයක් සඳහා සහ $cds_root/tools/bin 32-bit යන්ත්‍රයක් සඳහා).
64-bit සහ 32-bit මෙහෙයුම් පද්ධති අතර මාරුවීමකදී සමාකරණ පරිසරය සැකසීමේ ක්‍රම තුනක් තිබේ:

අවස්ථාව 1: PATH විචල්‍යය
පහත විධානය ක්‍රියාත්මක කරන්න:
64bit යන්ත්‍ර සඳහා මාර්ගය = (install_dir/tools/bin/64bit $path) සහ
32bit යන්ත්‍ර සඳහා මාර්ගය = (install_dir/tools/bin $path) සකසන්න
අවස්ථාව 2: -64bit Command-line විකල්පය භාවිතා කිරීම
විධාන රේඛාවේ 64bit ක්‍රියාත්මක කළ හැකි ක්‍රියාදාමයට -64bit විකල්පය සඳහන් කරන්න.
අවස්ථාව 3: INCA_64BIT හෝ CDS_AUTO_64BIT පරිසර විචල්‍යය සැකසීම
INCA_64BIT විචල්‍යය boolean ලෙස සලකනු ලැබේ. ඔබට මෙම විචල්‍යය ඕනෑම අගයකට හෝ null string එකකට සැකසිය හැක.
setenv INCA_64BIT

IC මෙවලම් වැනි අනෙකුත් Cadence මෙවලම්, 64-bit හෝ 32-bit executables තෝරාගැනීම පාලනය කිරීමට CDS_AUTO_64BIT පරිසර විචල්‍යය ද භාවිතා කරයි. පහත වගුවේ දැක්වෙන්නේ ඔබට CDS_AUTO_64BIT විචල්‍යය සියලු ආකාරවලින් Incisive මෙවලම් සහ IC මෙවලම් ධාවනය කිරීමට සැකසිය හැකි ආකාරයයි.
වගුව 3-1. CDS_AUTO_64BIT විචල්‍යයන්

CDS_AUTO_64BIT විචල්‍යය	කැපුම් මෙවලම්	IC මෙවලම්
setenv CDS_AUTO_64BIT ALL	64 බිට්	64 බිට්
setenv CDS_AUTO_64BIT නැත	32 බිට්	32 බිට්
setenv CDS_AUTO_64BIT EXLUDE:ic_binary	64 බිට්	32 බිට්
setenv CDS_AUTO_64BIT EXLUDE:INCA	32 බිට්	64 බිට්

වැදගත්: සියලුම Incisive මෙවලම් 32-bit ආකාරයෙන් හෝ 64-bit ආකාරයෙන් ධාවනය කළ යුතුය, පහත සඳහන් පරිදි, නිශ්චිත ක්‍රියාත්මක කළ හැකි එකක් බැහැර කිරීමට EXCLUDE භාවිතා නොකරන්න: setenv CDS_AUTO_64BIT EXCLUDE:ncelab
Incisive tools (setenv CDS_AUTO_64BIT EXCLUDE:INCA) බැහැර කිරීමට ඔබ CDS_AUTO_64BIT විචල්‍යය සකසන්නේ නම්, සියලුම Incisive මෙවලම් 32-bit ආකාරයෙන් ධාවනය වේ. කෙසේ වෙතත්, -64bit විධාන රේඛා විකල්පය පරිසර විචල්‍යය අභිබවා යයි.
පහත වින්‍යාසය fileඔබගේ දත්ත කළමනාකරණය කිරීමට සහ සමාකරණ මෙවලම් සහ උපයෝගිතා වල ක්‍රියාකාරිත්වය පාලනය කිරීමට ඔබට උපකාර කරයි:

පුස්තකාල සිතියම්ගත කිරීම file (cds.lib)-ඔබගේ නිර්මාණයේ පිහිටීම සඳහා තාර්කික නමක් නිර්වචනය කරයි.
පුස්තකාල සහ ඒවා භෞතික නාමාවලි නාම සමඟ සම්බන්ධ කරයි.
විචල්යයන් file (hdl.var)—සමාකරණ මෙවලම් සහ උපයෝගිතා වල හැසිරීම් වලට බලපාන විචල්‍යයන් නිර්වචනය කරයි.

3.2 සම්පාදිත පුස්තකාලය බාගන්න (ප්රශ්නයක් අසන්න)
Microsemi's වෙතින් Cadence Incisive සඳහා පුස්තකාල බාගන්න webඅඩවිය.
3.3 NCSim පිටපත නිර්මාණය කිරීම File (ප්රශ්නයක් අසන්න)
run.do හි පිටපතක් නිර්මාණය කිරීමෙන් පසුව files, NCSim භාවිතයෙන් ඔබේ අනුකරණය ක්‍රියාත්මක කිරීමට මෙම පියවරයන් කරන්න:

cds.lib එකක් සාදන්න file එය ප්‍රවේශ විය හැකි පුස්තකාල සහ ඒවායේ පිහිටීම නිර්වචනය කරයි. එම file පුස්තකාල තාර්කික නම් ඒවායේ භෞතික නාමාවලි මාර්ගවලට සිතියම්ගත කරන ප්‍රකාශ අඩංගු වේ. උදාහරණයක් ලෙසample, ඔබ presynth simulation ධාවනය කරන්නේ නම්, cds.lib file පහත codeblock හි පෙන්වා ඇති පරිදි ලියා ඇත.
presynth ./presynth නිර්වචනය කරන්න
COREAHBLITE_LIB ./COREAHBLITE_LIB නිර්වචනය කරන්න
ස්මාර්ට් ෆියුෂන් නිර්වචනය කරන්න2
hdl.var එකක් සාදන්න file, විකල්ප වින්‍යාසයකි file වින්‍යාස විචල්‍ය අඩංගු වන අතර එමඟින් ඔබේ සැලසුම් පරිසරය වින්‍යාස කර ඇති ආකාරය තීරණය කරයි. පහත විචල්‍යය files ඇතුළත් වේ:
- සම්පාදකයා විසින් සම්පාදනය කරන ලද වස්තූන් සහ අනෙකුත් ව්‍යුත්පන්න දත්ත ගබඩා කරන වැඩ පුස්තකාලය නියම කිරීමට භාවිතා කරන විචල්‍යයන්.
– Verilog සඳහා, විචල්‍ය (LIB_MAP, VIEW_MAP, WORK) පුස්තකාල නියම කිරීමට සහ viewවිස්තාරකය අවස්ථා විසඳන විට සෙවීමට s.
- සම්පාදක, විස්තාරක සහ සිමියුලේටර විධාන රේඛා විකල්ප සහ තර්ක නිර්වචනය කිරීමට ඔබට ඉඩ සලසන විචල්‍යයන්.
presynth simulation නම් exampඉහත පෙන්වා ඇති පරිදි, අපට RTL තුනක් ඇති බව කියන්න files: av, bv, සහ testbench.v, පිළිවෙලින් presynth, COREAHBLITE_LIB, සහ presynth පුස්තකාලවලට සම්පාදනය කළ යුතුය. hdl.var file පහත codeblock හි පෙන්වා ඇති පරිදි ලිවිය හැක.
වැඩ presynth නිර්වචනය කරන්න
PROJECT_DIR නිර්වචනය කරන්න files>
LIB_MAP නිර්වචනය කරන්න ($LIB_MAP, ${PROJECT_DIR}/av => presynth )
LIB_MAP නිර්වචනය කරන්න ( $LIB_MAP, ${PROJECT_DIR}/bv => COREAHBLITE_LIB )
LIB_MAP නිර්වචනය කරන්න ($LIB_MAP, ${PROJECT_DIR}/testbench.v => presynth )
LIB_MAP නිර්වචනය කරන්න ($LIB_MAP, + => presynth )
නිර්මාණය සම්පාදනය කරන්න filencvlog විකල්පය භාවිතා කරයි.
ncvlog +incdir+ –cdslib ./cds.lib –hdlvar ./hdl.var –logfile
ncvlog.log –update –linedebug av bv testbench.v
ncelab භාවිතයෙන් නිර්මාණය විස්තර කරන්න. විස්තාරකය නිර්මාණයේ ඇති ක්ෂණික සහ වින්‍යාස තොරතුරු මත පදනම්ව සැලසුම් ධුරාවලියක් ගොඩනඟයි, සංඥා සම්බන්ධතාවය ස්ථාපිත කරයි, සහ සැලසුමේ සියලුම වස්තූන් සඳහා ආරම්භක අගයන් ගණනය කරයි. විස්තාරණය කරන ලද නිර්මාණ ධූරාවලිය සමාකරණ ස්නැප්ෂොට් එකක ගබඩා කර ඇත, එය සමාකරණය ක්‍රියාත්මක කිරීමට සිමියුලේටරය භාවිතා කරන ඔබේ සැලසුමේ නිරූපණය වේ.
ncelab –Message –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncelab.log –errormax 15 –
ප්‍රවේශය +rwc -status worklib. :මොඩියුලය
පශ්චාත් පිරිසැලසුම් සමාකරණය අතරතුර විස්තාරණය කිරීම
පශ්චාත් පිරිසැලසුම් සමාකරණ වලදී, පළමුව SDF file ncsdfc විධානය භාවිතයෙන් විස්තාරනය කිරීමට පෙර සම්පාදනය කළ යුතුය.
ncsdfcfileනම>.sdf -ප්‍රතිදානයfileනම>.sdf.X
විස්තාරණය කිරීමේදී පහත codeblock හි පෙන්වා ඇති පරිදි –autosdf විකල්පය සමඟ සම්පාදනය කරන ලද SDF ප්‍රතිදානය භාවිතා කරන්න.
ncelab -autosdf –Message –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncelab.log -errormax
15 -ප්‍රවේශය + rwc -තත්ත්වය worklib. :මොඩියුලය –sdf_cmd_file ./
sdf_cmd_file
sdf_cmd_file පහත codeblock හි පෙන්වා ඇති පරිදි විය යුතුය.
COMPILED_SDF_FILE =" file>>
ncsim භාවිතයෙන් අනුකරණය කරන්න. විස්තාරණය කිරීමෙන් පසු සමාකරණ සැණ රුවක් සාදනු ලැබේ, එය සමාකරණය සඳහා ncsim මගින් පටවනු ලැබේ. ඔබට කණ්ඩායම් මාදිලියේ හෝ GUI මාදිලියේ ධාවනය කළ හැක.
ncsim –Message –batch/-gui –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncsim.log -
errormax 15 - තත්ත්‍වය worklib. :මොඩියුලය

වැදගත්: සම්පාදනය, විස්තාරනය සහ අනුකරණය යන ඉහත පියවර තුනම shell script එකකට දැමිය හැක. file සහ විධාන රේඛාවෙන් උපුටා ගන්නා ලදී. මෙම පියවර තුන භාවිතා කිරීම වෙනුවට, පහත codeblock හි පෙන්වා ඇති පරිදි ncverilog හෝ irun විකල්පය භාවිතයෙන් නිර්මාණය එක් පියවරකින් අනුකරණය කළ හැකිය.
ncverilog +incdir+ -cdslib ./cds.lib –hdlvar ./hdl.var
files නිර්මාණයේ භාවිතා වේ>
irun +incdir+ -cdslib ./cds.lib –hdlvar ./hdl.var files
නිර්මාණයේ භාවිතා වේ>

3.3.1 දන්නා ගැටළු (ප්රශ්නයක් අසන්න)
ටෙස්ට් බංකු විසඳුම
පරිශීලකයා විසින් ජනනය කරන ලද පරීක්ෂණ බංකුවේ ඔරලෝසු සංඛ්‍යාතය සඳහන් කිරීම සඳහා පහත ප්‍රකාශය භාවිතා කිරීම හෝ Libero SoC මගින් ජනනය කරන ලද පෙරනිමි පරීක්ෂණ බංකුව NCSim සමඟ ක්‍රියා නොකරයි.
සැමවිටම @(SYSCLK)
#(SYSCLK_PERIOD / 2.0) SYSCLK <= !SYSCLK;
අනුකරණය ධාවනය කිරීමට පහත පරිදි වෙනස් කරන්න:
සැමවිටම #(SYSCLK_PERIOD / 2.0) SYSCLK = ~SYSCLK;
වැදගත්: සම්පාදනය කරන ලදී NCSim සඳහා පුස්තකාල විශේෂිත වේ.
MSS සහ SERDES භාවිතා කරන Postsynth සහ Post-layout Simulations MSS block අඩංගු මෝස්තර වල postsynth සමාකරණ හෝ SERDES භාවිතා කරන මෝස්තර වල පශ්චාත්-පිරිසැලසුම් සමාකරණ ධාවනය කරන අතරතුර, -libmap විකල්පය නම් BFM සමාකරණ ක්‍රියා නොකරයි.
විස්තාරණය කිරීමේදී නිශ්චිතව දක්වා නැත. මක්නිසාද යත්, විස්තාරණය කිරීමේදී, MSS වැඩ පුස්තකාලයෙන් විසඳනු ලැබේ (පෙරනිමි බන්ධනය සහ worklib postsynth/post-layout වීම නිසා) එය ස්ථාවර කාර්යයක් පමණි.
MSS නිරාකරණය කිරීම සඳහා පහත කේත කොටසේ පෙන්වා ඇති පරිදි ncelab විධානය ලිවිය යුතුය
SmartFusion2 precompiled පුස්තකාලයෙන් අවහිර කරන්න.

ncelab -libmap lib.map -libverbose -Message -access +rwc cfg1
සහ lib.map file පහත පරිදි විය යුතුය:
config cfg1;
නිර්මාණ ;
default liblist smartfusion2 ;
endconfig
මෙය වැඩ පුස්තකාලය එනම් postsynth/ post-layout බැලීමට පෙර SmartFusion2 පුස්තකාලයේ ඇති ඕනෑම සෛලයක් විසඳයි.
සෑම සමාකරණයක් සඳහාම (presynth, postsynth, සහ post-layout) විස්තාරණය කිරීමේදී -libmap විකල්පය පෙරනිමියෙන් භාවිතා කළ හැක. මෙය පුස්තකාලවලින් නිදසුන් නිරාකරණය කිරීම නිසා ඇතිවන සමාකරණ ගැටළු මඟ හරියි.
ncelab: *F,INTERR: අභ්‍යන්තර ව්‍යතිරේකය
මෙම ncelab මෙවලම් ව්‍යතිරේකය -libmap විකල්පය භාවිතයෙන් postsynth සහ post-layout simulation වලදී SmartFusion 2 සහ IGLOO 2 හි FDDR අඩංගු මෝස්තර සඳහා අවවාදයකි.
වැදගත්: මෙම ගැටළුව Cadence උපකාරක කණ්ඩායමට (SAR 52113) වාර්තා කර ඇත.

3.4 එස්ample Tcl සහ Shell Script Files (ප්රශ්නයක් අසන්න)
පසුව එන files යනු වින්‍යාසයයි fileසැලසුම් සහ කවච පිටපත සැකසීමට අවශ්‍ය වේ file NCSim විධාන ක්රියාත්මක කිරීම සඳහා.
Cds.lib
NE smartfusion2 /scratch/krydor/tmpspace/users/me/nc-vlog64/SmartFusion2
COREAHBLITE_LIB ./COREAHBLITE_LIB නිර්වචනය කරන්න
presynth ./presynth නිර්වචනය කරන්න

Hdl.var
වැඩ presynth නිර්වචනය කරන්න
PROJECT_DIR /scratch/krydor/tmpspace/sqausers/me/3rd_party_simulators/Cadence/IGLOO2/ නිර්වචනය කරන්න
ENVM/M2GL050/envm_fic1_ser1_v/eNVM_fab_master
LIB_MAP නිර්වචනය කරන්න ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_addrdec.v => COREAHBLITE_LIB )
LIB_MAP නිර්වචනය කරන්න ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_defaultslavesm.v => COREAHBLITE_LIB )
LIB_MAP නිර්වචනය කරන්න ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_masterstagev => COREAHBLITE_LIB)
LIB_MAP නිර්වචනය කරන්න ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_slavearbiter.v => COREAHBLITE_LIB )
LIB_MAP නිර්වචනය කරන්න ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_slavestagev => COREAHBLITE_LIB)
LIB_MAP නිර්වචනය කරන්න ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_matrix2x16.v => COREAHBLITE_LIB )
LIB_MAP නිර්වචනය කරන්න ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite.v => COREAHBLITE_LIB )
LIB_MAP නිර්වචනය කරන්න ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB/CCC_0/SB_CCC_0_FCCC.v =>
ප්‍රෙසින්ත්)
LIB_MAP නිර්වචනය කරන්න ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreConfigMaster/
2.0.101/rtl/vlog/core/coreconfigmaster.v => presynth)
LIB_MAP නිර්වචනය කරන්න ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreConfigP/4.0.100/rtl/
vlog/core/coreconfigp.v => presynth )
LIB_MAP නිර්වචනය කරන්න ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreResetP/5.0.103/rtl/
vlog/core/coreresetp_pcie_hotreset.v => presynth )
LIB_MAP නිර්වචනය කරන්න ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreResetP/5.0.103/rtl/
vlog/core/coreresetp.v => presynth )
LIB_MAP නිර්වචනය කරන්න ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB/FABOSC_0/SB_FABOSC_0_OSC.v =>
ප්‍රෙසින්ත්)
LIB_MAP නිර්වචනය කරන්න ($LIB_MAP, ${PROJECT_DIR}/component/work/SB_HPMS/SB_HPMS.v => presynth )
LIB_MAP නිර්වචනය කරන්න ($LIB_MAP, ${PROJECT_DIR}/component/work/SB/SB.v => presynth )
LIB_MAP නිර්වචනය කරන්න ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/SERDES_IF_0/
SB_top_SERDES_IF_0_SERDES_IF.v => presynth )
LIB_MAP නිර්වචනය කරන්න ($LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/SB_top.v => presynth )
LIB_MAP නිර්වචනය කරන්න ($LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/testbench.v => presynth )
LIB_MAP නිර්වචනය කරන්න ($LIB_MAP, + => presynth )
Commands.csh
ncvlog +incdir+../../component/work/SB_top -cdslib ./cds.lib -hdlvar ./hdl.var -logfile
ncvlog.log -errormax 15 -update -linedebug
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_addrdec.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/
coreahblite_defaultslavesm.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_masterstagev
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_slavearbiter.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_slavestagev
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_matrix2x16.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite.v
../../component/work/SB/CCC_0/SB_CCC_0_FCCC.v
../../component/Actel/DirectCore/CoreConfigMaster/2.0.101/rtl/vlog/core/coreconfigmaster.v
../../component/Actel/DirectCore/CoreConfigP/4.0.100/rtl/vlog/core/coreconfigp.v
../../component/Actel/DirectCore/CoreResetP/5.0.103/rtl/vlog/core/coreresetp_pcie_hotreset.v
../../component/Actel/DirectCore/CoreResetP/5.0.103/rtl/vlog/core/coreresetp.v
../../component/work/SB/FABOSC_0/SB_FABOSC_0_OSC.v ../../component/work/SB_HPMS/SB_HPMS.v
../../component/work/SB/SB.v ../../component/work/SB_top/SERDES_IF_0/
SB_top_SERDES_IF_0_SERDES_IF.v
../../component/work/SB_top/SB_top.v ../../component/work/SB_top/testbench.v
ncelab -Message -cdslib ./cds.lib -hdlvar ./hdl.var
-වැඩ presynth -logfile ncelab.log -errormax 15 -access +rwc -status presynth.testbench:module
ncsim -Message -batch -cdslib ./cds.lib -hdlvar ./
hdl.var -logfile ncsim.log -errormax 15 -තත්ත්වය presynth.testbench:module

3.5 ස්වයංක්‍රීයකරණය (ප්රශ්නයක් අසන්න)
පහත පිටපත file ModelSim run.do පරිවර්තනය කරයි fileවින්‍යාසයට s fileNCSim භාවිතයෙන් සමාකරණ ධාවනය කිරීමට අවශ්‍ය වේ.
පිටපත File භාවිතය
perl cadence_parser.pl presynth_run.do postsynth_run.do
postlayout_run.do Microsemi_Family
Cadence_Precompiled_libraries_ස්ථාන

Cadence_parser.pl
#!/usr/bin/perl -w

############################################### #########################################
##################
#භාවිතය: perl questa_parser.pl presynth_run.do postsynth_run.do postlayout_run.do
Microsemi_Family Precompiled_Libraries_ස්ථානය#

############################################### #########################################
##################
POSIX භාවිතා කරන්න;
දැඩි ලෙස භාවිතා කරන්න;
මගේ ($presynth, $postsynth, $postlayout, $family, $lib_location) = @ARGV;
&questa_parser($presynth, $family, $lib_location);
&questa_parser($postsynth, $family, $lib_location);
&questa_parser($postlayout, $family, $lib_location);
උප questa_parser {
මගේ $ModelSim_run_do = $_[0];
මගේ $actel_family = $_[1];
මගේ $lib_location = $_[2];
මගේ $ රාජ්යය;
නම් (-e “$ModelSim_run_do”)
{
විවෘත (INFILE,”$ModelSim_run_do”);
මගේ @ModelSim_run_do =FILE>;
මගේ $line;
නම් ($ModelSim_run_do =~ m/(presynth)/)
{
`mkdir QUESTA_PRESYNTH`;
විවෘත (පිටතFILE,”>QUESTA_PRESYNTH/presynth_questa.do”);
$ රාජ්යය = $ 1;
} elsif ($ModelSim_run_do =~ m/(postsynth)/)
{
`mkdir QUESTA_POSTSYNTH`;
විවෘත (පිටතFILE,”>QUESTA_POSTSYNTH/postsynth_questa.do”);
$ රාජ්යය = $ 1;
} elsif ($ModelSim_run_do =~ m/(postlayout)/ )
{
`mkdir QUESTA_POSTLAYOUT`;
විවෘත (පිටතFILE,”>QUESTA_POSTLAYOUT/postlayout_questa.do”);
$ රාජ්යය = $ 1;
} වෙනත්
{
මුද්‍රණය කරන්න “වැරදි ආදාන ලබා දී ඇත file\n";
මුද්‍රණය කරන්න “#භාවිතය: perl questa_parser.pl presynth_run.do postsynth_run.do postlayout_run.do
\”Libraries_location\”\n”;
}
foreach $line (@ModelSim_run_do)
{
#සාමාන්‍ය මෙහෙයුම්
$line =~ s/..\/designer.*simulation\///g;
$line =~ s/$state/$state\_questa/g;
#මුද්රිත පිටපතFILE “$line \n”;
නම් ($line =~ m/vmap\s+.*($actel_family)/)
{
මුද්රිත පිටපතFILE “vmap $actel_family \”$lib_location\”\n”;
} elsif ($line =~ m/vmap\s+(.*._LIB)/)
{
$line =~ s/..\/component/..\/..\/component/g;
මුද්රිත පිටපතFILE “$line \n”;
} elsif ($line =~ m/vsim/)
{
$line =~ s/vsim/vsim -novopt/g;
මුද්රිත පිටපතFILE “$line \n”;
} වෙනත්
{
මුද්රිත පිටපතFILE “$line \n”;
}
}
සමීප (INFILE);
වසන්න (පිටතFILE);
} වෙනත් {
මුද්‍රණය කරන්න “$ModelSim_run_do නොපවතී. සමාකරණය නැවත ක්‍රියාත්මක කරන්න \n”;
}
}

Cadence Xcelium සැකසුම (මයික්‍රොචිප් පිවිසුම)

ඔබට ස්ක්‍රිප්ට් එකක් සෑදිය යුතුයි file Cadence Xcelium සිමියුලේටරය ධාවනය කිරීමට ModelSim ME/ModelSim Pro ME run.do ට සමාන වේ. මෙම පියවර අනුගමනය කර ස්ක්‍රිප්ට් සාදන්න file Xcelium සඳහා හෝ ස්ක්‍රිප්ට් භාවිතා කරන්න file ModelSim ME/ModelSim Pro ME run.do පරිවර්තනය කිරීමට සපයා ඇත fileවින්‍යාසය තුලට s fileXcelium භාවිතයෙන් සමාකරණ ධාවනය කිරීමට අවශ්‍ය වේ.
4.1 පරිසර විචල්‍ය (ප්රශ්නයක් අසන්න)
Cadence Xcelium ධාවනය කිරීමට, පහත පරිසර විචල්‍යයන් වින්‍යාස කරන්න:

LM_LICENSE_FILE: බලපත්‍රයට දර්ශකයක් ඇතුළත් කළ යුතුය file.
cds_root: Cadence Incisive Installation හි මුල් නාමාවලියේ ස්ථානය වෙත යොමු කළ යුතුය.
PATH: cds_root මගින් පෙන්වා ඇති මෙවලම් නාමාවලිය යටතේ ඇති බඳුන් ස්ථානය වෙත යොමු කළ යුතුය (එනම්
$cds_root/tools/bin/64bit (64 bit යන්ත්‍රයක් සඳහා සහ $cds_root/tools/bin 32 බිට් සඳහා
යන්ත්රය).

64-bit සහ 32-bit මෙහෙයුම් පද්ධති අතර මාරුවීමකදී සමාකරණ පරිසරය සැකසීමේ ක්‍රම තුනක් තිබේ:
අවස්ථාව 1: PATH විචල්‍යය
64bit යන්ත්‍ර සඳහා මාර්ගය = (install_dir/tools/bin/64bit $path) සහ
32bit යන්ත්‍ර සඳහා මාර්ගය = (install_dir/tools/bin $path) සකසන්න
අවස්ථාව 2: -64bit Command-line විකල්පය භාවිතා කිරීම
විධාන රේඛාවේදී 64-bit ක්‍රියාත්මක කළ හැකි ක්‍රියාදාමයන් සඳහා -64bit විකල්පය සඳහන් කරන්න.
අවස්ථාව 3: INCA_64BIT හෝ CDS_AUTO_64BIT පරිසර විචල්‍යය සැකසීම
INCA_64BIT විචල්‍යය boolean ලෙස සලකනු ලැබේ. ඔබට මෙම විචල්‍යය ඕනෑම අගයකට හෝ null එකකට සැකසිය හැක
නූල්.
setenv INCA_64BIT

වැදගත්: ද INCA_64BIT පරිසර විචල්‍යය IC මෙවලම් වැනි අනෙකුත් Cadence මෙවලම්වලට බලපාන්නේ නැත. කෙසේ වෙතත්, Incisive tools සඳහා, INCA_64BIT විචල්‍යය CDS_AUTO_64BIT පරිසර විචල්‍යයේ සිටුවම අභිබවා යයි. INCA_64BIT පරිසර විචල්‍යය et නම්, සියලුම Incisive මෙවලම් 64-bit ආකාරයෙන් ධාවනය වේ.
setenv CDS_AUTO_64BIT ඇතුළත්: INCA
වැදගත්: ද INCA තන්තුව විශාල අකුරින් තිබිය යුතුය. සියලුම ක්‍රියාත්මක කළ හැකි ඒවා 2-bit ආකාරයෙන් හෝ 64-bit ආකාරයෙන් ධාවනය කළ යුතුය, පහත දැක්වෙන පරිදි එක් ක්‍රියාත්මක කළ හැකි එකක් ඇතුළත් කිරීමට විචල්‍යය සකසන්න එපා:
setenv CDS_AUTO_64BIT ඇතුළත්:ncelab
IC මෙවලම් වැනි අනෙකුත් Cadence මෙවලම්, 64-bit හෝ 32-bit executables තෝරාගැනීම පාලනය කිරීමට CDS_AUTO_64BIT පරිසර විචල්‍යය ද භාවිතා කරයි. පහත වගුවේ දැක්වෙන්නේ ඔබට CDS_AUTO_64BIT විචල්‍යය සියලු ආකාරවලින් Incisive මෙවලම් සහ IC මෙවලම් ධාවනය කිරීමට සැකසිය හැකි ආකාරයයි.

වගුව 4-1. CDS_AUTO_64BIT විචල්‍යයන්

CDS_AUTO_64BIT විචල්‍යය	කැපුම් මෙවලම්	IC මෙවලම්
setenv CDS_AUTO_64BIT ALL	64-bit	64-bit
setenv CDS_AUTO_64BIT නැත	32-bit	32-bit
setenv CDS_AUTO_64BIT EXLUDE:ic_binary	64-bit	32-bit
setenv CDS_AUTO_64BIT EXLUDE:INCA	32-bit	64-bit

වැදගත්: සියලුම Incisive මෙවලම් 32-bit ආකාරයෙන් හෝ 64-bit ආකාරයෙන් ධාවනය කළ යුතුය, පහත සඳහන් පරිදි නිශ්චිත ක්‍රියාත්මක කළ හැකි එකක් බැහැර කිරීමට EXCLUDE භාවිතා නොකරන්න:
setenv CDS_AUTO_64BIT EXCLUDE:ncelab
Incisive tools (setenv) බැහැර කිරීමට ඔබ CDS_AUTO_64BIT විචල්‍යය සකසන්නේ නම්
CDS_AUTO_64BIT EXCLUDE:INCA), සියලුම Incisive මෙවලම් 32-bit ආකාරයෙන් ධාවනය වේ. කෙසේ වෙතත්, ද
-64bit විධාන රේඛා විකල්පය පරිසර විචල්‍යය අභිබවා යයි.
පහත වින්‍යාසය fileඔබගේ දත්ත කළමනාකරණය කිරීමට සහ සමාකරණ මෙවලම් සහ උපයෝගිතා වල ක්‍රියාකාරිත්වය පාලනය කිරීමට ඔබට උපකාර කරයි:

පුස්තකාල සිතියම්ගත කිරීම file (cds.lib) ඔබගේ නිර්මාණයේ ස්ථානය සඳහා තාර්කික නාමයක් නිර්වචනය කරයි.
පුස්තකාල සහ ඒවා භෞතික නාමාවලි නාම සමඟ සම්බන්ධ කරයි.

විචල්යයන් file (hdl.var) සමාකරණ මෙවලම් සහ උපයෝගිතා වල හැසිරීම් වලට බලපාන විචල්‍යයන් නිර්වචනය කරයි.

4.2 සම්පාදිත පුස්තකාලය බාගන්න (ප්රශ්නයක් අසන්න)
Microsemi's වෙතින් Cadence Xcelium සඳහා පුස්තකාල බාගන්න webඅඩවිය.
4.3 Xcelium පිටපත නිර්මාණය කිරීම file (ප්රශ්නයක් අසන්න)
run.do හි පිටපතක් නිර්මාණය කිරීමෙන් පසුව files, Xcelium ස්ක්‍රිප්ට් භාවිතයෙන් ඔබේ අනුකරණය ක්‍රියාත්මක කිරීමට පහත පියවර සිදු කරන්න file.

cds.lib එකක් සාදන්න file එය ප්‍රවේශ විය හැකි පුස්තකාල මොනවාද සහ ඒවා පිහිටා ඇත්තේ කොතැනද යන්න නිර්වචනය කරයි.
ද file පුස්තකාල තාර්කික නම් ඒවායේ භෞතික නාමාවලි මාර්ගවලට සිතියම්ගත කරන ප්‍රකාශ අඩංගු වේ. උදාහරණයක් ලෙසample, ඔබ presynth simulation ධාවනය කරන්නේ නම්, cds.lib file පහත codeblock හි පෙන්වා ඇති පරිදි ලිවිය හැක.
presynth ./presynth නිර්වචනය කරන්න
COREAHBLITE_LIB ./COREAHBLITE_LIB නිර්වචනය කරන්න
ස්මාර්ට් ෆියුෂන් නිර්වචනය කරන්න2

hdl.var එකක් සාදන්න file එය විකල්ප වින්‍යාසයකි file වින්‍යාස විචල්‍ය අඩංගු වන අතර එමඟින් ඔබේ සැලසුම් පරිසරය වින්‍යාස කර ඇති ආකාරය තීරණය කරයි. මේවාට ඇතුළත් වන්නේ:
- සම්පාදකයා විසින් සම්පාදනය කරන ලද වස්තූන් සහ අනෙකුත් ව්‍යුත්පන්න දත්ත ගබඩා කරන වැඩ පුස්තකාලය නියම කිරීමට භාවිතා කරන විචල්‍යයන්.
– Verilog සඳහා, විචල්‍ය (LIB_MAP, VIEW_MAP, WORK) පුස්තකාල නියම කිරීමට සහ viewවිස්තාරකය අවස්ථා විසඳන විට සෙවීමට s.
- සම්පාදක, විස්තාරක සහ සිමියුලේටර විධාන රේඛා විකල්ප සහ තර්ක නිර්වචනය කිරීමට ඔබට ඉඩ සලසන විචල්‍යයන්.
presynth simulation නම් exampඉහත පෙන්වා ඇති පරිදි, අපට RTL 3ක් ඇති බව පවසන්න files av, bv, සහ testbench.v, පිළිවෙලින් presynth, COREAHBLITE_LIB, සහ presynth පුස්තකාලවලට සම්පාදනය කළ යුතුය. hdl.var file පහත codeblock හි පෙන්වා ඇති පරිදි ලිවිය හැක.
වැඩ presynth නිර්වචනය කරන්න
PROJECT_DIR නිර්වචනය කරන්න files>
LIB_MAP නිර්වචනය කරන්න ($LIB_MAP, ${PROJECT_DIR}/av => presynth )
LIB_MAP නිර්වචනය කරන්න ( $LIB_MAP, ${PROJECT_DIR}/bv => COREAHBLITE_LIB )
LIB_MAP නිර්වචනය කරන්න ($LIB_MAP, ${PROJECT_DIR}/testbench.v => presynth )
LIB_MAP නිර්වචනය කරන්න ($LIB_MAP, + => presynth )
නිර්මාණය සම්පාදනය කරන්න filencvlog විකල්පය භාවිතා කරයි.
xmvlog +incdir+ –cdslib ./cds.lib –hdlvar ./hdl.var –logfile
ncvlog.log –update –linedebug av bv testbench.v
ncelab භාවිතයෙන් නිර්මාණය විස්තර කරන්න. විස්තාරකය නිර්මාණයේ ඇති ක්ෂණික සහ වින්‍යාස තොරතුරු මත පදනම්ව සැලසුම් ධුරාවලියක් ගොඩනඟයි, සංඥා සම්බන්ධතාවය ස්ථාපිත කරයි, සහ සැලසුමේ සියලුම වස්තූන් සඳහා ආරම්භක අගයන් ගණනය කරයි. විස්තාරණය කරන ලද නිර්මාණ ධූරාවලිය සමාකරණ ස්නැප්ෂොට් එකක ගබඩා කර ඇත, එය සමාකරණය ක්‍රියාත්මක කිරීමට සිමියුලේටරය භාවිතා කරන ඔබේ සැලසුමේ නිරූපණය වේ.
Xcelium –Message –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncelab.log –errormax 15 –
ප්‍රවේශය +rwc -status worklib. :මොඩියුලය
පශ්චාත් පිරිසැලසුම් සමාකරණය අතරතුර විස්තාරණය කිරීම
පශ්චාත් පිරිසැලසුම් සමාකරණ වලදී, පළමුව SDF file ncsdfc විධානය භාවිතයෙන් විස්තාරනය කිරීමට පෙර සම්පාදනය කළ යුතුය.
Xceliumfileනම>.sdf -ප්‍රතිදානයfileනම>.sdf.X
විස්තාරණය කිරීමේදී පහත codeblock හි පෙන්වා ඇති පරිදි –autosdf විකල්පය සමඟ සම්පාදනය කරන ලද SDF ප්‍රතිදානය භාවිතා කරන්න.
xmelab -autosdf –Message –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncelab.log -errormax
15 -ප්‍රවේශය + rwc -තත්ත්වය worklib. :මොඩියුලය –sdf_cmd_file ./
sdf_cmd_file
sdf_cmd_file පහත codeblock හි පෙන්වා ඇති පරිදි විය යුතුය.
COMPILED_SDF_FILE =" file>>

Xcelium භාවිතයෙන් අනුකරණය කරන්න. විස්තාරණය කිරීමෙන් පසු සමාකරණ ඡායාරූපයක් සාදනු ලබන අතර එය සමාකරණය සඳහා Xcelium මගින් පටවනු ලැබේ. මෙය කණ්ඩායම් මාදිලියේ හෝ GUI මාදිලියේ ධාවනය කළ හැක.
xmsim –Message –batch/-gui –cdslib ./cds.lib –hdlvar ./hdl.var –logfile xmsim.log -
errormax 15 - තත්ත්‍වය worklib. :මොඩියුලය
Cadence Xcelium සැකසුම
වැදගත්: සියල්ල සම්පාදනය, විස්තාරණය කිරීම සහ අනුකරණය කිරීම යන ඉහත පියවර තුන shell script එකකට දැමිය හැක. file සහ විධාන රේඛාවෙන් උපුටා ගන්නා ලදී. මෙම පියවර තුන භාවිතා කිරීම වෙනුවට, පහත codeblock හි පෙන්වා ඇති පරිදි ncverilog හෝ xrun විකල්පය භාවිතයෙන් නිර්මාණය එක් පියවරකින් අනුකරණය කළ හැක.
xmverilog +incdir+ -cdslib ./cds.lib –hdlvar ./hdl.var
files නිර්මාණයේ භාවිතා වේ>
xrun +incdir+ -cdslib ./cds.lib –hdlvar ./hdl.var files
නිර්මාණයේ භාවිතා වේ>

4.3.1 දන්නා ගැටළු (ප්රශ්නයක් අසන්න)
ටෙස්ට් බංකු විසඳුම
පරිශීලකයා විසින් ජනනය කරන ලද පරීක්ෂණ බංකුවේ ඔරලෝසු සංඛ්‍යාතය නියම කිරීම සඳහා පහත ප්‍රකාශය භාවිතා කිරීම හෝ Libero SoC විසින් ජනනය කරන ලද පෙරනිමි පරීක්ෂණ බංකුව Xcelium සමඟ ක්‍රියා නොකරයි.
සැමවිටම @(SYSCLK)
#(SYSCLK_PERIOD / 2.0) SYSCLK <= !SYSCLK;
අනුකරණය ධාවනය කිරීමට පහත පරිදි වෙනස් කරන්න:
සැමවිටම #(SYSCLK_PERIOD / 2.0) SYSCLK = ~SYSCLK;

වැදගත්: Xcelium සඳහා සම්පාදනය කරන ලද පුස්තකාල වේදිකා විශේෂිත වේ (එනම් 64 bit පුස්තකාල 32 bit වේදිකාව සමඟ නොගැලපේ සහ අනෙක් අතට).
MSS සහ SERDES භාවිතයෙන් Postsynth සහ Post-layout Simulations
එම්එස්එස් බ්ලොක් හෝ SERDES භාවිතා කරන මෝස්තරවල පශ්චාත්-පිරිසැලසුම් සමාකරණ අඩංගු මෝස්තරවල postsynth සමාකරණ ධාවනය කරන අතරතුර, -libmap විකල්පය විස්තාරණය කිරීමේදී නිශ්චිතව දක්වා නොමැති නම් BFM සමාකරණ ක්‍රියා නොකරයි. මක්නිසාද යත්, විස්තාරණය කිරීමේදී, MSS වැඩ පුස්තකාලයෙන් විසඳනු ලැබේ (පෙරනිමි බන්ධනය සහ worklib postsynth/post-layout වීම නිසා) එය ස්ථාවර කාර්යයක් පමණි.
SmartFusion2 precompiled library වෙතින් MSS වාරණ නිරාකරණය කිරීම සඳහා ncelab විධානය පහත කේත කොටසේ පෙන්වා ඇති පරිදි ලිවිය යුතුය.
xmelab -libmap lib.map -libverbose -Message -access +rwc cfg1
සහ lib.map file පහත පරිදි විය යුතුය:
config cfg1;
නිර්මාණ ;
default liblist smartfusion2 ;
endconfig
මෙය වැඩ පුස්තකාලය එනම් postsynth/post-layout බැලීමට පෙර SmartFusion2 පුස්තකාලයේ ඇති ඕනෑම කොටුවක් විසඳිය යුතුය.
සෑම සමාකරණයක් සඳහාම (presynth, postsynth සහ post-layout) විස්තාරණය කිරීමේදී -libmap විකල්පය පෙරනිමියෙන් භාවිතා කළ හැක. මෙය පුස්තකාලවලින් නිදසුන් නිරාකරණය කිරීම නිසා ඇතිවන සමාකරණ ගැටළු මඟ හරියි.
xmelab: *F,INTERR: අභ්‍යන්තර ව්‍යතිරේකය
මෙම ncelab මෙවලම් ව්‍යතිරේකය SmartFusion2 සහ IGLOO2 හි FDDR අඩංගු මෝස්තර සඳහා අවවාදයකි.
-libmap විකල්පය භාවිතයෙන් postsynth සහ post-layout simulations අතරතුර.
වැදගත්: මෙම ගැටළුව Cadence උපකාරක කණ්ඩායමට (SAR 52113) වාර්තා කර ඇත.

4.4 එස්ample Tcl සහ shell script files (ප්රශ්නයක් අසන්න)
පසුව එන files යනු වින්‍යාසයයි fileසැලසුම් සහ කවච පිටපත සැකසීමට අවශ්‍ය වේ file Xcelium විධාන ක්රියාත්මක කිරීම සඳහා.
Cds.lib
ස්මාර්ට් ෆියුෂන්2 / scratch/krydor/tmpspace/users/me/nc-vlog64/SmartFusion2 නිර්වචනය කරන්න
COREAHBLITE_LIB ./COREAHBLITE_LIB නිර්වචනය කරන්න
presynth ./presynth නිර්වචනය කරන්න
Hdl.var
වැඩ presynth නිර්වචනය කරන්න
PROJECT_DIR /scratch/krydor/tmpspace/sqausers/me/3rd_party_simulators/Cadence/IGLOO2/ නිර්වචනය කරන්න
ENVM/M2GL050/envm_fic1_ser1_v/eNVM_fab_master
LIB_MAP නිර්වචනය කරන්න ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_addrdec.v => COREAHBLITE_LIB )
LIB_MAP නිර්වචනය කරන්න ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_defaultslavesm.v => COREAHBLITE_LIB )
LIB_MAP නිර්වචනය කරන්න ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_masterstagev => COREAHBLITE_LIB)
LIB_MAP නිර්වචනය කරන්න ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_slavearbiter.v => COREAHBLITE_LIB )
LIB_MAP නිර්වචනය කරන්න ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_slavestagev => COREAHBLITE_LIB)
LIB_MAP නිර්වචනය කරන්න ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_matrix2x16.v => COREAHBLITE_LIB )
LIB_MAP නිර්වචනය කරන්න ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite.v => COREAHBLITE_LIB )
LIB_MAP නිර්වචනය කරන්න ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB/CCC_0/SB_CCC_0_FCCC.v =>
ප්‍රෙසින්ත්)
LIB_MAP නිර්වචනය කරන්න ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreConfigMaster/
2.0.101/rtl/vlog/core/coreconfigmaster.v => presynth)
LIB_MAP නිර්වචනය කරන්න ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreConfigP/4.0.100/rtl/
vlog/core/coreconfigp.v => presynth )
LIB_MAP නිර්වචනය කරන්න ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreResetP/5.0.103/rtl/
vlog/core/coreresetp_pcie_hotreset.v => presynth )
LIB_MAP නිර්වචනය කරන්න ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreResetP/5.0.103/rtl/
vlog/core/coreresetp.v => presynth )
LIB_MAP නිර්වචනය කරන්න ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB/FABOSC_0/SB_FABOSC_0_OSC.v =>
ප්‍රෙසින්ත්)
LIB_MAP නිර්වචනය කරන්න ($LIB_MAP, ${PROJECT_DIR}/component/work/SB_HPMS/SB_HPMS.v => presynth )
LIB_MAP නිර්වචනය කරන්න ($LIB_MAP, ${PROJECT_DIR}/component/work/SB/SB.v => presynth )
LIB_MAP නිර්වචනය කරන්න ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/SERDES_IF_0/
SB_top_SERDES_IF_0_SERDES_IF.v => presynth )
LIB_MAP නිර්වචනය කරන්න ($LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/SB_top.v => presynth )
LIB_MAP නිර්වචනය කරන්න ($LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/testbench.v => presynth )
LIB_MAP නිර්වචනය කරන්න ($LIB_MAP, + => presynth )
Commands.csh
ncvlog +incdir+../../component/work/SB_top -cdslib ./cds.lib -hdlvar ./hdl.var -logfile
ncvlog.log -errormax 15 -update -linedebug
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_addrdec.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/
coreahblite_defaultslavesm.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_masterstagev
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_slavearbiter.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_slavestagev
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_matrix2x16.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite.v
../../component/work/SB/CCC_0/SB_CCC_0_FCCC.v
../../component/Actel/DirectCore/CoreConfigMaster/2.0.101/rtl/vlog/core/coreconfigmaster.v
../../component/Actel/DirectCore/CoreConfigP/4.0.100/rtl/vlog/core/coreconfigp.v
../../component/Actel/DirectCore/CoreResetP/5.0.103/rtl/vlog/core/coreresetp_pcie_hotreset.v
../../component/Actel/DirectCore/CoreResetP/5.0.103/rtl/vlog/core/coreresetp.v
../../component/work/SB/FABOSC_0/SB_FABOSC_0_OSC.v ../../component/work/SB_HPMS/SB_HPMS.v
../../component/work/SB/SB.v ../../component/work/SB_top/SERDES_IF_0/
SB_top_SERDES_IF_0_SERDES_IF.v
../../component/work/SB_top/SB_top.v ../../component/work/SB_top/testbench.v
ncelab -Message -cdslib ./cds.lib -hdlvar ./hdl.var
-වැඩ presynth -logfile ncelab.log -errormax 15 -access +rwc -status presynth.testbench:module
ncsim -Message -batch -cdslib ./cds.lib -hdlvar ./
hdl.var -logfile ncsim.log -errormax 15 -තත්ත්වය presynth.testbench:module

4.5 ස්වයංක්‍රීයකරණය (මයික්‍රොචිප් පිවිසුම)
පහත පිටපත file ModelSim run.do පරිවර්තනය කරයි fileවින්‍යාසයට s fileXcelium භාවිතයෙන් සමාකරණ ධාවනය කිරීමට අවශ්‍ය වේ.
පිටපත File භාවිතය
perl cadence_parser.pl presynth_run.do postsynth_run.do
postlayout_run.do Microsemi_Family
Cadence_Precompiled_libraries_ස්ථාන
Cadence_parser.pl
#!/usr/bin/perl -w

&questa_parser($postlayout, $family, $lib_location);
උප questa_parser {
මගේ $ModelSim_run_do = $_[0];
මගේ $actel_family = $_[1];
මගේ $lib_location = $_[2];
මගේ $ රාජ්යය;
නම් (-e “$ModelSim_run_do”)
{
විවෘත (INFILE,”$ModelSim_run_do”);
මගේ @ModelSim_run_do =FILE>;
මගේ $line;
නම් ($ModelSim_run_do =~ m/(presynth)/)
{
`mkdir QUESTA_PRESYNTH`;
විවෘත (පිටතFILE,”>QUESTA_PRESYNTH/presynth_questa.do”);
$ රාජ්යය = $ 1;
} elsif ($ModelSim_run_do =~ m/(postsynth)/)
{
`mkdir QUESTA_POSTSYNTH`;
විවෘත (පිටතFILE,”>QUESTA_POSTSYNTH/postsynth_questa.do”);
$ රාජ්යය = $ 1;
} elsif ($ModelSim_run_do =~ m/(postlayout)/ )
{
`mkdir QUESTA_POSTLAYOUT`;
විවෘත (පිටතFILE,”>QUESTA_POSTLAYOUT/postlayout_questa.do”);
$ රාජ්යය = $ 1;
} වෙනත්
{
මුද්‍රණය කරන්න “වැරදි ආදාන ලබා දී ඇත file\n";
මුද්‍රණය කරන්න “#භාවිතය: perl questa_parser.pl presynth_run.do postsynth_run.do postlayout_run.do
\”Libraries_location\”\n”;
}
foreach $line (@ModelSim_run_do)
{
#සාමාන්‍ය මෙහෙයුම්
$line =~ s/..\/designer.*simulation\///g;
$line =~ s/$state/$state\_questa/g;
#මුද්රිත පිටපතFILE “$line \n”;
නම් ($line =~ m/vmap\s+.*($actel_family)/)
{
මුද්රිත පිටපතFILE “vmap $actel_family \”$lib_location\”\n”;
} elsif ($line =~ m/vmap\s+(.*._LIB)/)
{
$line =~ s/..\/component/..\/..\/component/g;
මුද්රිත පිටපතFILE “$line \n”;
} elsif ($line =~ m/vsim/)
{
$line =~ s/vsim/vsim -novopt/g;
මුද්රිත පිටපතFILE “$line \n”;
} වෙනත්
{
මුද්රිත පිටපතFILE “$line \n”;
}
}
සමීප (INFILE);
වසන්න (පිටතFILE);
} වෙනත් {
මුද්‍රණය කරන්න “$ModelSim_run_do නොපවතී. සමාකරණය නැවත ක්‍රියාත්මක කරන්න \n”;
}
}

Siemens QuestaSim Setup/ModelSim Setup (ප්රශ්නයක් අසන්න)

ධාවනය. කරන්න files, ModelSim මයික්‍රොසෙමි සංස්කරණ භාවිතා කරමින් සමාකරණ සඳහා Libero SoC විසින් ජනනය කරන ලද, QuestaSim/ModelSim SE/DE/PE භාවිතා කරන සමාකරණ සඳහා තනි වෙනස් කිරීමකින් භාවිතා කළ හැක. ModelSim ME/ModelSim Pro ME run.do තුළ file, පෙර සම්පාදනය කරන ලද පුස්තකාල ස්ථානය වෙනස් කළ යුතුය.
වැදගත්:
පෙරනිමියෙන්, ModelSim Pro ME හැර අනෙකුත් සමාකරණ මෙවලම සමාකරණ අතරතුර සැලසුම් ප්‍රශස්තකරණය සිදු කරයි, එමඟින් සැලසුම් වස්තූන් සහ ආදාන උත්තේජක වැනි සමාකරණ කෞතුක වස්තු වලට දෘශ්‍යතාවට බලපෑම් කළ හැකිය.
මෙය සාමාන්‍යයෙන් වාචික, ස්වයං පරීක්‍ෂණ පරීක්ෂණ බංකු භාවිතා කරමින්, සංකීර්ණ සමාකරණ සඳහා සමාකරණ ධාවන කාලය අඩු කිරීමට උපකාරී වේ. කෙසේ වෙතත්, පෙරනිමි ප්‍රශස්තිකරණය සියලු සමාකරණ සඳහා සුදුසු නොවිය හැකිය, විශේෂයෙන් ඔබ තරංග කවුළුව භාවිතයෙන් සමාකරණ ප්‍රතිඵල චිත්‍රක ලෙස පරීක්ෂා කිරීමට බලාපොරොත්තු වන අවස්ථාවන්හිදී.
මෙම ප්‍රශස්තිකරණය නිසා ඇති වූ ගැටලු විසඳීමට, ඔබ විසින් නිර්මාණයට දෘශ්‍යතාව ප්‍රතිසාධනය කිරීමට අනුකරණයේදී සුදුසු විධාන සහ අදාළ තර්ක එක් කළ යුතුය. මෙවලම්-විශේෂිත විධාන සඳහා, භාවිතයේ ඇති සිමියුලේටරයේ ලේඛන බලන්න.

5.1 පරිසර විචල්‍ය (ප්රශ්නයක් අසන්න)
අවශ්‍ය පරිසර විචල්‍යයන් පහත දැක්වේ.

LM_LICENSE_FILE: බලපත්‍රය සඳහා මාර්ගය ඇතුළත් කළ යුතුය file.
MODEL_TECH: QuestaSim ස්ථාපනයේ මුල් නාමාවලියේ ස්ථානයට මාර්ගය හඳුනාගත යුතුය.

PATH: MODEL_TECH මගින් පෙන්වා ඇති ක්‍රියාත්මක කළ හැකි ස්ථානය වෙත යොමු කළ යුතුය.

5.2 උපදේශක QuestaSim සඳහා run.do පරිවර්තනය කිරීම (ප්රශ්නයක් අසන්න)
ධාවනය. කරන්න fileModelSim මයික්‍රොසෙමි සංස්කරණ භාවිතා කරමින් සමාකරණ සඳහා Libero SoC විසින් ජනනය කරන ලද s, QuestaSim/ModelSim_SE භාවිතා කරන සමාකරණ සඳහා තනි වෙනසක් සමඟ භාවිතා කළ හැක.
වැදගත්: සියල්ල QuestaSim භාවිතයෙන් අනුකරණය කරන ලද මෝස්තර -novopt ඇතුළත් විය යුතුය
run.do script හි vsim විධානය සමඟ විකල්පය files.
5.3 සම්පාදිත පුස්තකාලය බාගන්න (ප්රශ්නයක් අසන්න)
Microsemi's වෙතින් උපදේශක ග්‍රැෆික් QuestaSim සඳහා පුස්තකාල බාගන්න webඅඩවිය.

සාරාංශ VCS සැකසුම (ප්රශ්නයක් අසන්න)

මයික්‍රොසෙමි විසින් නිර්දේශ කරන ලද ප්‍රවාහය VCS හි විස්තාරණය සහ සම්පාදනය ප්‍රවාහය මත රඳා පවතී. මෙම ලේඛනයේ පිටපතක් ඇතුළත් වේ file එය run.do ස්ක්‍රිප්ට් එක භාවිතා කරයි fileLibero SoC මගින් ජනනය කර සැකසුම උත්පාදනය කරයි fileVCS අනුකරණය සඳහා අවශ්‍ය වේ. පිටපත file run.do භාවිතා කරයි file පහත සඳහන් දේ කිරීමට.

පුස්තකාල සිතියම්කරණයක් සාදන්න file, එය synopsys_sim.setup භාවිතයෙන් සිදු කෙරේ file VCS අනුකරණය ක්‍රියාත්මක වන නාමාවලියෙහිම පිහිටා ඇත.
Shell script එකක් සාදන්න file VCS භාවිතයෙන් ඔබේ නිර්මාණය විස්තර කිරීමට සහ සම්පාදනය කිරීමට.

6.1 පරිසර විචල්‍ය (ප්රශ්නයක් අසන්න)
ඔබගේ සැකසුම මත පදනම්ව VCS සඳහා සුදුසු පරිසර විචල්‍ය සකසන්න. VCS ප්‍රලේඛනයට අනුව අවශ්‍ය පරිසර විචල්‍යයන් වන්නේ:

LM_LICENSE_FILE: බලපත්‍ර සේවාදායකයට දර්ශකයක් ඇතුළත් කළ යුතුය.
VCS_HOME: VCS ස්ථාපනයේ මුල් නාමාවලියේ ස්ථානය වෙත යොමු කළ යුතුය.
PATH: VCS_HOME නාමාවලියට පහළින් ඇති බින් නාමාවලිය වෙත දර්ශකයක් ඇතුළත් කළ යුතුය.

6.2 සම්පාදිත පුස්තකාලය බාගන්න (ප්රශ්නයක් අසන්න)
Microsemi's වෙතින් Synopsys VCS සඳහා පුස්තකාල බාගන්න webඅඩවිය.
6.3 VCS සිමියුලේෂන් ස්ක්‍රිප්ට් File (ප්රශ්නයක් අසන්න)
VCS පිහිටුවා නිර්මාණය සහ විවිධ run.do ජනනය කිරීමෙන් පසුව fileLibero SoC වෙතින්, ඔබ කළ යුත්තේ:

පුස්තකාල සිතියම්කරණය සාදන්න file synopsys_sim.setup; මෙය file සැලසුම මඟින් භාවිතා කළ යුතු සියලුම පුස්තකාලවල පිහිටීම සඳහා පොයින්ටර් අඩංගු වේ.
වැදගත්: ද file නම වෙනස් නොවිය යුතු අතර එය අනුකරණය ක්‍රියාත්මක වන නාමාවලියෙහිම පිහිටා තිබිය යුතුය. මෙන්න හිටපු කෙනෙක්ampඑවැනි සඳහා le file presynthesis simulation සඳහා.
වැඩ > EFAULT
SmartFusion2:
presynth : ./presynth
පෙරනිමිය: ./වැඩ
විවිධ මෝස්තරය විස්තර කරන්න fileVCS හි vlogan විධානය භාවිතා කරමින් පරීක්ෂණ බංකුව ඇතුළුව s. මෙම විධාන shell script එකක ඇතුලත් විය හැක file. පහත දැක්වෙන්නේ හිටපු අයෙකිamprtl.v හි නිර්වචනය කර ඇති එහි පරීක්ෂණ බංකුව සමඟ නිර්වචනය කර ඇති සැලසුමක් විස්තාරනය කිරීමට අවශ්‍ය විධාන le
testbench.v
vlogan +v2k -work presynth rtl.v
vlogan +v2k -work presynth testbench.v

පහත විධානය භාවිතා කර VCS භාවිතයෙන් නිර්මාණය සම්පාදනය කරන්න.
vcs –sim_res=1fs presynth.testbench
සටහන: ද නිවැරදි ක්‍රියාකාරී සමාකරණය සඳහා සමාකරණයේ කාල විභේදනය 1fs ලෙස සැකසිය යුතුය.
සැලසුම සම්පාදනය කළ පසු, පහත විධානය භාවිතා කර අනුකරණය ආරම්භ කරන්න.
./simv
පසු විවරණ සමාකරණය සඳහා, VCS විධානය පහත කේත බ්ලොක් එකේ පෙන්වා ඇති පරිදි විය යුතුය.
vcs postlayout.testbench –sim_res=1fs –sdf max: .
නම>: file මාර්ගය> -gui -l postlayout.log

6.4 සීමාවන්/ව්‍යතිරේක (ප්රශ්නයක් අසන්න)
Synopsys VCS සැකසුමෙහි සීමාවන්/ව්‍යතිරේක පහත දැක්වේ.

VCS සමාකරණ ධාවනය කළ හැක්කේ Libero SoC හි Verilog ව්‍යාපෘති සඳහා පමණි. VCS සිමියුලේටරයට Libero SoC ස්වයංක්‍රීයව ජනනය කරන ලද VHDL මගින් සපුරා නොමැති දැඩි VHDL භාෂා අවශ්‍යතා ඇත. files.
ඔබට අවශ්‍ය විටෙක අනුකරණය නැවැත්වීමට Verilog testbench හි $finish ප්‍රකාශයක් තිබිය යුතුය.
වැදගත්: කවදාද සමාකරණ GUI මාදිලියේ ධාවනය වේ, ධාවන කාලය GUI හි සඳහන් කළ හැක.

6.5 එස්ample Tcl සහ Shell Script Files (ප්රශ්නයක් අසන්න)
පහත Perl synopsys_sim.setup හි උත්පාදනය ස්වයංක්‍රීය කරයි file ඒවගේම අදාල shell script එක fileනිර්මාණය විස්තාරනය කිරීමට, සම්පාදනය කිරීමට සහ අනුකරණය කිරීමට අවශ්‍ය වේ.
නිර්මාණය MSS භාවිතා කරන්නේ නම්, test.vec පිටපත් කරන්න file Libero SoC ව්‍යාපෘතියේ සමාකරණ ෆෝල්ඩරයේ VCS සමාකරණ ෆෝල්ඩරය තුළ පිහිටා ඇත. පහත කොටස් වල අඩංගු වේample run.do fileඅනුරූප පුස්තකාල සිතියම්කරණය සහ ෂෙල් ස්ක්‍රිප්ට් ඇතුළුව Libero SoC විසින් ජනනය කරන ලදී fileVCS අනුකරණය සඳහා අවශ්‍ය වේ.
6.5.1 පූර්ව සංස්ලේෂණය (ප්රශ්නයක් අසන්න)
Presynth_run.do
ACTELLIBNAME SmartFusion2 නිහඬව සකසන්න
PROJECT_DIR “/sqa/users/me/VCS_Tests/Test_DFF” නිහඬව සකසන්න
නම් {[file presynth පවතී/_තොරතුරු]} {
echo "තොරතුරු: සමාකරණ පුස්තකාල ප්‍රෙසින්ත් දැනටමත් පවතී"
} වෙනත් {
vlib presynth
}
vmap presynth presynth
vmap SmartFusion2 “/captures/lin/11_0_0_23_11prod/lib/ModelSim/precompiled/vlog/smartfusion2”
vlog -work presynth “${PROJECT_DIR}/component/work/SD1/SD1.v”
vlog “+incdir+${PROJECT_DIR}/උත්තේජනය” -work presynth “${PROJECT_DIR}/stimulus/SD1_TB1.v”
vsim -L SmartFusion2 -L presynth -t 1fs presynth.SD1_TB1
තරංග එකතු කරන්න /SD1_TB1/*
log -r /* එකතු කරන්න
1000ns දුවන්න
presynth_main.csh
#!/bin/csh -f
PROJECT_DIR = "/sqa/users/Me/VCS_Tests/Test_DFF" සකසන්න
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k -work presynth “${PROJECT_DIR}/component/
වැඩ/SD1/SD1.v”
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k “+incdir+${PROJECT_DIR}/stimulus” -work
presynth “${PROJECT_DIR}/stimulus/SD1_TB1.v”
/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs presynth.SD1_TB1 -l compile.log
./simv -l run.log
Synopsys_sim.setup
වැඩ > පෙරනිමිය
SmartFusion2 : /VCS/SmartFusion2
presynth : ./presynth
පෙරනිමිය: ./වැඩ

6.5.2 පශ්චාත් සංස්ලේෂණය (ප්රශ්නයක් අසන්න)
postsynth_run.do
ACTELLIBNAME SmartFusion2 නිහඬව සකසන්න
නිහඬව PROJECT_DIR “/sqa/users/Me/VCS_Tests/Test_DFF” සකසන්න
නම් {[file පවතින postsynth/_info]} {
echo "තොරතුරු: සමාකරණ පුස්තකාල postsynth දැනටමත් පවතී"
} වෙනත් {
vlib postsynth
}
vmap postsynth postsynth
vmap SmartFusion2 “//idm/captures/pc/11_0_1_12_g4x/Designer/lib/ModelSim/precompiled/vlog/
SmartFusion2"
vlog -work postsynth “${PROJECT_DIR}/synthesis/SD1.v”
vlog “+incdir+${PROJECT_DIR}/උත්තේජනය” -work postsynth “${PROJECT_DIR}/stimulus/SD1_TB1.v”
vsim -L SmartFusion2 -L postsynth -t 1fs postsynth.SD1_TB1
තරංග එකතු කරන්න /SD1_TB1/*
log -r /* එකතු කරන්න
1000ns දුවන්න
ලොග් SD1_TB1/*
පිටවීම
Postsynth_main.csh
#!/bin/csh -f
PROJECT_DIR = "/sqa/users/Me/VCS_Tests/Test_DFF" සකසන්න
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k -work postsynth “${PROJECT_DIR}/synthesis/
SD1.v”
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k “+incdir+${PROJECT_DIR}/stimulus” -work
postsynth “${PROJECT_DIR}/stimulus/SD1_TB1.v”
/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postsynth.SD1_TB1 -l compile.log
./simv -l run.log
Synopsys_sim.setup
වැඩ > පෙරනිමිය
SmartFusion2 : /VCS/SmartFusion2
postsynth : ./postsynth
පෙරනිමිය: ./වැඩ
6.5.3 පශ්චාත් පිරිසැලසුම (ප්රශ්නයක් අසන්න)
postlayout_run.do
ACTELLIBNAME SmartFusion2 නිහඬව සකසන්න
PROJECT_DIR "E:/ModelSim_Work/Test_DFF" නිහඬව සකසන්න
නම් {[file පවතී ../designer/SD1/simulation/postlayout/_info]} {
echo "තොරතුරු: සමාකරණ පුස්තකාලය ../designer/SD1/simulation/postlayout දැනටමත් පවතී"
} වෙනත් {
vlib ../designer/SD1/simulation/postlayout
}
vmap postlayout ../designer/SD1/simulation/postlayout
vmap SmartFusion2 “//idm/captures/pc/11_0_1_12_g4x/Designer/lib/ModelSim/precompiled/vlog/
SmartFusion2"
vlog -work postlayout “${PROJECT_DIR}/designer/SD1/SD1_ba.v”
vlog “+incdir+${PROJECT_DIR}/උත්තේජනය” -වැඩ පසු සැකැස්ම “${PROJECT_DIR}/stimulus/SD1_TB1.v”
vsim -L SmartFusion2 -L postlayout -t 1fs -sdfmax /SD1_0=${PROJECT_DIR}/designer/SD1/
SD1_ba.sdf postlayout.SD1_TB1
තරංග එකතු කරන්න /SD1_TB1/*
log -r /* එකතු කරන්න
1000ns දුවන්න
Postlayout_main.csh
#!/bin/csh -f
PROJECT_DIR = "/VCS_Tests/Test_DFF" සකසන්න
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k -work postlayout “${PROJECT_DIR}/
නිර්මාණකරු/SD1/SD1_ba.v”
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k “+incdir+${PROJECT_DIR}/stimulus” -work
postlayout “${PROJECT_DIR}/stimulus/SD1_TB1.v”
/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postlayout.SD1_TB1 -sdf

max:SD1_TB1.SD1_0:${PROJECT_DIR}/designer/SD1/SD1_ba.sdf -l compile.log
./simv -l run.log
Synopsys_sim.setup
වැඩ > පෙරනිමිය
SmartFusion2 : /VCS/SmartFusion2
postlayout : ./postlayout
පෙරනිමිය: ./workVCS
6.6 ස්වයංක්‍රීයකරණය (ප්රශ්නයක් අසන්න)
පහත දැක්වෙන පර්ල් ස්ක්‍රිප්ට් භාවිතයෙන් ප්‍රවාහය ස්වයංක්‍රීය කළ හැක file ModelSim run.do පරිවර්තනය කිරීමට fileVCS අනුකූල shell script වෙත s files, Libero SoC සමාකරණ නාමාවලිය තුළ නිසි නාමාවලි සාදන්න, ඉන්පසු සමාකරණ ධාවනය කරන්න.
ස්ක්‍රිප්ට් එක ක්‍රියාත්මක කරන්න file පහත සින්ටැක්ස් භාවිතා කරමින්.
perl vcs_parse.pl presynth_run.do postsynth_run.do postlayout_run.do
Vcs_parse_pl
#!/usr/bin/perl -w
############################################### ############################
#
#භාවිතය: perl vcs_parse.pl presynth_run.do postsynth_run.do postlayout_run.do
#
############################################### #############################
මගේ ($presynth, $postsynth, $postlayout) = @ARGV;
if(system(“mkdir VCS_Presynth”)) {මුද්‍රණය “mkdir අසාර්ථක විය:\n”;}
if(system(“mkdir VCS_Postsynth”)) {මුද්‍රණය “mkdir අසාර්ථක විය:\n”;}
if(system(“mkdir VCS_Postlayout”)) {මුද්‍රණය “mkdir අසාර්ථක විය:\n”;}
chdir (VCS_Presynth);
`cp ../$ARGV[0] .` ;
&parse_do($presynth,”presynth”);
chdir ("../");
chdir (VCS_Postsynth);
`cp ../$ARGV[1] .` ;
&parse_do($postsynth,”postsynth”);
chdir ("../");
chdir (VCS_Postlayout);
`cp ../$ARGV[2] .` ;
&parse_do($postlayout,postlayout");
chdir ("../");
උප විග්‍රහ_කරන්න {
මගේ $vlog = "/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k" ;
මගේ %LIB = ();
මගේ $file = $_[0] ;
මගේ $state = $_[1];
විවෘත (INFILE"$file”) || මැරෙන්න "අරින්න බෑ File හේතුව විය හැක්කේ:$!”;
නම් ($state eq "presynth")
{
open(OUT1,”>presynth_main.csh”) || මැරෙන්න "විධානය නිර්මාණය කළ නොහැක File හේතුව විය හැක්කේ:$!”;
}
elsif ($state eq "postsynth")
{
open(OUT1,”>postsynth_main.csh”) || මැරෙන්න "විධානය නිර්මාණය කළ නොහැක File හේතුව විය හැක්කේ:$!”;
}
elsif ($state eq "postlayout" )
{
open(OUT1,”>postlayout_main.csh”) || මැරෙන්න "විධානය නිර්මාණය කළ නොහැක File හේතුව විය හැක්කේ:$!”;
}
වෙනත්
{
මුද්‍රණය “Simulation State is missing \n” ;
}
open(OUT2,”>synopsys_sim.setup”) || මැරෙන්න "විධානය නිර්මාණය කළ නොහැක File හේතුව විය හැක්කේ:$!”;
# .csh file
මුද්‍රණය OUT1 “#!/bin/csh -f\n\n\n” ;
#සැලසුම FILE
මුද්‍රණය කරන්න OUT2 “WORK > DEFAULT\n” ;
මුද්‍රණය OUT2 “SmartFusion2 : /sqa/users/Aditya/VCS/SmartFusion2\n” ;
අතරතුර ($ රේඛාව =FILE>)
{

සාරාංශ VCS සැකසුම

නම් ($line =~ m/නිහඬව PROJECT_DIR\s+\”(.*?)\”/)
{
මුද්‍රණය OUT1 “set PROJECT_DIR = \”$1\”\n\n\n” ;
}
elsif ($line =~ m/vlog.*\.v\"/)
{
නම් ($line =~ m/\s+(\w*?)\_LIB/)
{
#මුද්‍රණය “\$1 =$1 \n” ;
$temp = “$1″.”_LIB”;
#මුද්‍රණය “උෂ්ණත්වය = $temp \n” ;
$LIB{$temp}++;
}
chomp ($ line);
$line =~ s/^vlog/$vlog/ ;
$line =~ s/ //g;
මුද්‍රණය OUT1 “$line\n”;
}
elsif ( ($line =~ m/vsim.*presynth\.(.*)/) || ($line =~ m/vsim.*postsynth\.(.*)/) || ($line
=~ m/vsim.*postlayout\.(.*)/) )
{
$tb = $1 ;
$tb =~ s/ //g;
chomp ($ tb);
#මුද්‍රණය කරන්න “TB නම : $tb \n”;
නම් ($line =~ m/sdf(.*)\.sdf/)
{
chomp ($ line);
$line = $1 ;
#මුද්රණය කරන්න "LINE : $line \n" ;
නම් ($line =~ m/max/)
{
$line =~ s/max \/// ;
$line =~ s/=/:/;
මුද්‍රණය OUT1 “\n\n/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postlayout.$tb -sdf
max:$tb.$line.sdf -l compile.log\n” ;
}
elsif ($line =~ m/min/)
{
$line =~ s/min \/// ;
$line =~ s/=/:/;
මුද්‍රණය OUT1 “\n\n/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postlayout.$tb -sdf
min:$tb.$line.sdf -l compile.log\n” ;
}
elsif ($line =~ m/typ/)
{
$line =~ s/typ \/// ;
$line =~ s/=/:/;
මුද්‍රණය OUT1 “\n\n/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postlayout.$tb -sdf
typ:$tb.$line.sdf -l compile.log\n” ;
}
#-sdfmax /M3_FIC32_0=${PROJECT_DIR}/designer/M3_FIC32/M3_FIC32_ba.sdf — ModelSim SDF ආකෘතිය
#$sdf = “-sdf max:testbench.M3_FIC32_0:${PROJECT_DIR}/designer/M3_FIC32/M3_FIC32_ba.sdf”; -VCS
SDF ආකෘතිය
}
}
}
මුද්රණය කරන්න
පිටත 1 "\n\n"
;
if
( $state eq "presynth"
)
{
මුද්රණය කරන්න
OUT2 "ප්‍රෙසින්ත්
: ./presynth\n”
;
මුද්රණය කරන්න
OUT1 “/cad_design/tools/vcs.dir/E-2011.03/bin/vcs
-sim_res=1fs presynth.$tb -l
compile.log\n"
;
}
elsif
( $state eq "postsynth"
)
{
මුද්රණය කරන්න
OUT2 "postsynth
: ./postsynth\n”
;
මුද්රණය කරන්න
OUT1 “/cad_design/tools/vcs.dir/E-2011.03/bin/vcs
-sim_res=1fs postsynth.$tb -l
compile.log\n"
;
}
elsif
( $state eq "පශ්චාත් පිරිසැලසුම"
)
{
මුද්‍රණය OUT2 “postlayout : ./postlayout\n” ;
}
වෙනත්
{
මුද්‍රණය “Simulation State is missing \n” ;
}
foreach $i (යතුරු %LIB)
{
#මුද්‍රණය කරන්න “යතුර : $i අගය : $LIB{$i} \n” ;
මුද්‍රණය OUT2 “$i : ./$i\n” ;
}
මුද්‍රණය OUT1 “\n\n” ;
මුද්‍රණය OUT1 “./simv -l run.log\n” ;
මුද්‍රණය OUT2 “පෙරනිමිය : ./work\n” ;
IN වසන්නFILE;
OUT1 වසන්න;
OUT2 වසන්න;
}

සංශෝධන ඉතිහාසය (මයික්‍රොචිප් පිවිසුම

සංශෝධන ඉතිහාසය ලේඛනයේ ක්රියාත්මක කරන ලද වෙනස්කම් විස්තර කරයි. වෙනස්කම්
වඩාත්ම වර්තමාන ප්‍රකාශනයෙන් ආරම්භ වන සංශෝධනය මගින් ලැයිස්තුගත කර ඇත.

සංශෝධනය	දිනය	විස්තරය
A	12/2023	මෙම සංශෝධනයේදී පහත වෙනස්කම් සිදු කර ඇත: • ලේඛනය මයික්‍රොචිප් අච්චුවකට පරිවර්තනය කරන ලදී. මූලික සංශෝධනය. • යාවත්කාලීන කරන ලද කොටස 5. Siemens QuestaSim Setup/ModelSim සැකසුම අනුකරණය සහ ප්‍රශස්තකරණය අතරතුර දෘශ්‍යතාවට ඇති බලපෑම පැහැදිලි කරන නව සටහනක් ඇතුළත් කිරීමට.

Microchip FPGA සහාය
Microchip FPGA නිෂ්පාදන සමූහය පාරිභෝගික සේවා, පාරිභෝගික තාක්ෂණික ආධාරක මධ්‍යස්ථානය ඇතුළු විවිධ ආධාරක සේවාවන් සමඟ සිය නිෂ්පාදනවලට සහාය දක්වයි. webවෙබ් අඩවිය, සහ ලෝක ව්යාප්ත විකුණුම් කාර්යාල.
ඔවුන්ගේ විමසුම්වලට දැනටමත් පිළිතුරු ලැබී ඇති බැවින් සහාය සම්බන්ධ කර ගැනීමට පෙර Microchip සබැඳි සම්පත් වෙත පිවිසීමට පාරිභෝගිකයින්ට යෝජනා කෙරේ.
හරහා තාක්ෂණික සහාය මධ්යස්ථානය අමතන්න webඅඩවියේ www.microchip.com/support. FPGA උපාංග කොටස් අංකය සඳහන් කරන්න, සුදුසු අවස්ථා කාණ්ඩය තෝරන්න, සහ නිර්මාණය උඩුගත කරන්න fileතාක්ෂණික ආධාරක නඩුවක් නිර්මාණය කිරීමේදී s.
නිෂ්පාදන මිලකරණය, නිෂ්පාදන වැඩිදියුණු කිරීම්, යාවත්කාලීන තොරතුරු, ඇණවුම් තත්ත්වය සහ අවසරය වැනි තාක්ෂණික නොවන නිෂ්පාදන සහාය සඳහා පාරිභෝගික සේවාව අමතන්න.

උතුරු ඇමරිකාවේ සිට, 800.262.1060 අමතන්න
සෙසු ලෝකයේ සිට, 650.318.4460 අමතන්න

ෆැක්ස්, ලෝකයේ ඕනෑම තැනක සිට, 650.318.8044

මයික්‍රොචිප් තොරතුරු
මයික්‍රොචිප් එක Webඅඩවිය
Microchip අපගේ හරහා මාර්ගගත සහාය සපයයි webඅඩවියේ www.microchip.com/. මේ webඅඩවිය සෑදීමට භාවිතා කරයි files සහ තොරතුරු පාරිභෝගිකයින්ට පහසුවෙන් ලබා ගත හැකිය. පවතින සමහර අන්තර්ගතයට ඇතුළත් වන්නේ:

නිෂ්පාදන සහාය - දත්ත පත්‍රිකා සහ දෝෂ, යෙදුම් සටහන් සහ sample වැඩසටහන්, සැලසුම් සම්පත්, පරිශීලක මාර්ගෝපදේශ සහ දෘඩාංග ආධාරක ලේඛන, නවතම මෘදුකාංග නිකුතු සහ සංරක්ෂිත මෘදුකාංග

සාමාන්‍ය තාක්ෂණික සහාය - නිතර අසන ප්‍රශ්න (FAQ), තාක්ෂණික සහාය ඉල්ලීම්, මාර්ගගත සාකච්ඡා කණ්ඩායම්, Microchip නිර්මාණ හවුල්කාර වැඩසටහන් සාමාජික ලැයිස්තුගත කිරීම
මයික්‍රොචිප් ව්‍යාපාරය - නිෂ්පාදන තේරීම් සහ ඇණවුම් මාර්ගෝපදේශ, නවතම මයික්‍රොචිප් මාධ්‍ය නිවේදන, සම්මන්ත්‍රණ සහ සිදුවීම් ලැයිස්තුගත කිරීම, මයික්‍රොචිප් විකුණුම් කාර්යාල, බෙදාහරින්නන් සහ කර්මාන්තශාලා නියෝජිතයින් ලැයිස්තුගත කිරීම

නිෂ්පාදන වෙනස් කිරීමේ දැනුම්දීමේ සේවාව
Microchip හි නිෂ්පාදන වෙනස් කිරීමේ දැනුම්දීමේ සේවාව පාරිභෝගිකයින්ට මයික්‍රොචිප් නිෂ්පාදනවල පවතින්නට උදවු කරයි. නිශ්චිත නිෂ්පාදන පවුලකට හෝ උනන්දුවක් දක්වන සංවර්ධන මෙවලමකට අදාළ වෙනස්කම්, යාවත්කාලීන කිරීම්, සංශෝධන හෝ දෝෂ ඇති විට ග්‍රාහකයින්ට විද්‍යුත් තැපෑල දැනුම්දීමක් ලැබෙනු ඇත.
ලියාපදිංචි වීමට, යන්න www.microchip.com/pcn සහ ලියාපදිංචි උපදෙස් අනුගමනය කරන්න.
පාරිභෝගික සහාය
මයික්‍රොචිප් නිෂ්පාදන භාවිතා කරන්නන්ට නාලිකා කිහිපයක් හරහා සහාය ලබා ගත හැක:

බෙදාහරින්නා හෝ නියෝජිතයා
දේශීය විකුණුම් කාර්යාලය
Embedded Solution Engineer (ESE)

තාක්ෂණික සහාය

සහාය සඳහා පාරිභෝගිකයින් ඔවුන්ගේ බෙදාහරින්නා, නියෝජිතයා හෝ ESE සම්බන්ධ කර ගත යුතුය. පාරිභෝගිකයින්ට උපකාර කිරීම සඳහා දේශීය විකුණුම් කාර්යාල ද තිබේ. විකුණුම් කාර්යාල සහ ස්ථාන ලැයිස්තුවක් මෙම ලේඛනයේ ඇතුළත් වේ.
හරහා තාක්ෂණික සහාය ලබා ගත හැකිය webඅඩවියේ: www.microchip.com/support
මයික්‍රොචිප් උපාංග කේත ආරක්ෂණ විශේෂාංගය
මයික්‍රොචිප් නිෂ්පාදනවල කේත ආරක්ෂණ විශේෂාංගයේ පහත විස්තර සටහන් කරන්න:

Microchip නිෂ්පාදන ඔවුන්ගේ විශේෂිත Microchip දත්ත පත්‍රිකාවේ අඩංගු පිරිවිතරයන් සපුරාලයි.

Microchip විශ්වාස කරන්නේ එහි නිෂ්පාදන පවුල අපේක්ෂිත ආකාරයෙන්, මෙහෙයුම් පිරිවිතරයන් තුළ සහ සාමාන්‍ය තත්ව යටතේ භාවිතා කරන විට ආරක්ෂිත බවයි.
මයික්‍රොචිප් එහි බුද්ධිමය දේපළ අයිතිවාසිකම් අගය කරන අතර ආක්‍රමණශීලී ලෙස ආරක්ෂා කරයි. Microchip නිෂ්පාදනයේ කේත ආරක්ෂණ විශේෂාංග උල්ලංඝනය කිරීමට උත්සාහ කිරීම දැඩි ලෙස තහනම් කර ඇති අතර ඩිජිටල් මිලේනියම් ප්‍රකාශන හිමිකම් පනත උල්ලංඝනය කළ හැක.
Microchip හෝ වෙනත් කිසිදු අර්ධ සන්නායක නිෂ්පාදකයෙකුට එහි කේතයේ ආරක්ෂාව සහතික කළ නොහැක. කේත ආරක්ෂණය යන්නෙන් අදහස් කරන්නේ නිෂ්පාදනය "නොබිඳිය හැකි" බව අප සහතික කරන බව නොවේ.
කේත ආරක්ෂණය නිරන්තරයෙන් වර්ධනය වේ. Microchip අපගේ නිෂ්පාදනවල කේත ආරක්ෂණ විශේෂාංග අඛණ්ඩව වැඩිදියුණු කිරීමට කැපවී සිටී.

නීති නිවේදනය
මෙම ප්‍රකාශනය සහ මෙහි ඇති තොරතුරු Microchip නිෂ්පාදන සැලසුම් කිරීම, පරීක්ෂා කිරීම සහ ඔබේ යෙදුම සමඟ ඒකාබද්ධ කිරීම ඇතුළුව Microchip නිෂ්පාදන සමඟ පමණක් භාවිත කළ හැක. මෙම තොරතුරු වෙනත් ආකාරයකින් භාවිතා කිරීම මෙම නියමයන් උල්ලංඝනය කරයි. උපාංග යෙදුම් සම්බන්ධ තොරතුරු සපයනු ලබන්නේ ඔබගේ පහසුව සඳහා පමණක් වන අතර යාවත්කාලීන කිරීම් මගින් එය ආදේශ කළ හැක. ඔබගේ යෙදුම ඔබගේ පිරිවිතරයන්ට අනුකූල වන බව සහතික කිරීම ඔබගේ වගකීමකි. අමතර සහාය සඳහා ඔබේ ප්‍රාදේශීය මයික්‍රොචිප් විකුණුම් කාර්යාලය අමතන්න හෝ, අමතර සහාය ලබා ගන්න www.microchip.com/en-us/support/design-help/client-support-services.
මෙම තොරතුරු සපයනු ලබන්නේ මයික්‍රොචිප් "පවතින පරිදි" විසිනි. ප්‍රකාශිත හෝ ව්‍යංග වූ, ලිඛිත හෝ වාචික, ව්‍යවස්ථාපිත හෝ වෙනත් ආකාරයකින්, සඳහන් කර ඇති තොරතුරුවලට අදාළව, MICROCHIP විසින් කිසිදු ආකාරයක නියෝජනයක් හෝ වගකීමක් ලබා නොදේ. උල්ලංඝණය නොකිරීමේ වගකීම්, වෙළඳාම සහ විශේෂිත අරමුණක් සඳහා යෝග්‍යතාවය, හෝ එහි තත්ත්වය, ගුණාත්මකභාවය හෝ කාර්ය සාධනය සම්බන්ධ වගකීම්.
කිසිම අවස්ථාවක මයික්‍රොචිප් කිසිදු වක්‍ර, විශේෂ, දණ්ඩනීය, අහඹු හෝ අනුක්‍රමික අලාභයක්, හානියක්, පිරිවැයක් හෝ ඒ සඳහා අවශ්‍ය ඕනෑම ආකාරයක වියදම් සඳහා වගකිව යුතු නොවේ. කෙසේ වෙතත්, ක්ෂුද්‍ර චිපයට හැකියාව ගැන උපදෙස් දී ඇතත් හෝ හානි පුරෝකථනය කළ හැකි වුවද. නීතියෙන් අවසර දී ඇති උපරිම ප්‍රමාණයට, තොරතුරු හෝ එහි භාවිතය සම්බන්ධ ඕනෑම ආකාරයකින් සියලුම හිමිකම් සඳහා මයික්‍රොචිපයේ සම්පූර්ණ වගකීම, ඒ අනුව, ආහාර ප්‍රමාණය ඉක්මවා නොයනු ඇත. තොරතුරු සඳහා සෘජුවම මයික්‍රොචිප් වෙත.
ජීවිත ආධාරක සහ/හෝ ආරක්‍ෂිත යෙදුම්වල මයික්‍රොචිප් උපාංග භාවිතය සම්පූර්ණයෙන්ම ගැනුම්කරුගේ අවදානමක් ඇති අතර, එවැනි භාවිතයෙන් සිදුවන ඕනෑම සහ සියලු හානි, හිමිකම්, ඇඳුම් කට්ටල හෝ වියදම්වලින් හානිකර නොවන මයික්‍රොචිප් ආරක්ෂා කිරීමට, වන්දි ගෙවීමට සහ රඳවා ගැනීමට ගැනුම්කරු එකඟ වේ. වෙනත් ආකාරයකින් ප්‍රකාශ කරන්නේ නම් මිස, කිසියම් මයික්‍රොචිප් බුද්ධිමය දේපල අයිතියක් යටතේ ව්‍යංගයෙන් හෝ වෙනත් ආකාරයකින් බලපත්‍රයක් ලබා නොදේ.
වෙළඳ ලකුණු
මයික්රොචිප් නම සහ ලාංඡනය, මයික්රොචිප් ලාංඡනය, ඇඩැප්ටෙක්, ඒ.ඩී.ආර්. MediaLB, megaAVR, මයික්‍රොසෙමි, මයික්‍රොසෙමි ලාංඡනය, MOST, MOST ලාංඡනය, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, PIC32 ලාංඡනය, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, Spycomlash, එස්ටීඊ ලොගෝ , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron, සහ XMEGA යනු ඇමරිකා එක්සත් ජනපදයේ සහ වෙනත් රටවල සංස්ථාපිත මයික්‍රොචිප් තාක්ෂණයේ ලියාපදිංචි වෙළඳ ලකුණු වේ.
AgileSwitch, APT, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed Control, HyperLight Load, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, ProASIC ප්ලස්, ප්‍රෝසික් ප්ලස් ලාංඡනය SyncWorld, Temux, TimeCesium, TimeHub, TimePictra, TimeProvider, TrueTime, සහ ZL යනු ඇමරිකා එක්සත් ජනපදයේ සංස්ථාපිත මයික්‍රොචිප් තාක්ෂණයේ ලියාපදිංචි වෙළඳ ලකුණු වේ.
යාබද යතුරු මර්දනය, AKS, ඇනලොග්-ෆෝ-ඩිජිටල් වයස, ඕනෑම ධාරිත්‍රකයක්, AnyIn, AnyOut, Augmented Switching, BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoCompanion, CryptoCompanion, CryptoCompanion. ගතික සාමාන්ය ගැලපීම , DAM, ECAN, Espresso T1S, EtherGREEN, GridTime, IdealBridge, In-Circuit Serial Programming, ICSP, INICnet, Intelligent Paralleling, IntelliMOS, Inter-Chip Connectivity, JitterBlocker, Knob-on-Display, MacplayxView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB සහතික කළ ලාංඡනය, MPLIB, MPLINK, MultiTRAK, NetDetach, Omniscient Code Generation, PICDEM, PICDEM.net,
PICkit, PICtail, PowerSmart, PureSilicon, QMatrix, REAL ICE, Ripple Blocker, RTAX, RTG4, SAMICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, StorClad, SQI,
SuperSwitcher II, Switchtec, SynchroPHY, සම්පූර්ණ විඳදරාගැනීම, විශ්වාසදායක කාලය, TSHARC, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect, සහ ZENA යනු Microchip Technology Incorporated හි වෙළඳ ලකුණු වේ.
ඇමරිකා එක්සත් ජනපදයේ සහ වෙනත් රටවල.
SQTP යනු ඇමරිකා එක්සත් ජනපදයේ සංස්ථාපිත මයික්‍රොචිප් තාක්ෂණයේ සේවා සලකුණකි
Adaptec ලාංඡනය, ඉල්ලුම මත සංඛ්‍යාතය, Silicon Storage Technology, සහ Symmcom වෙනත් රටවල Microchip Technology Inc. හි ලියාපදිංචි වෙළඳ ලකුණු වේ.
GestIC යනු වෙනත් රටවල Microchip Technology Inc. හි අනුබද්ධිත Microchip Technology Germany II GmbH & Co. KG හි ලියාපදිංචි වෙළඳ ලකුණකි.
මෙහි සඳහන් අනෙකුත් සියලුම වෙළඳ ලකුණු ඔවුන්ගේ අදාළ සමාගම්වල දේපළ වේ.
© 2023, Microchip Technology Incorporated සහ එහි අනුබද්ධිත ආයතන. සියලුම හිමිකම් ඇවිරිණි.
ISBN: 978-1-6683-3694-6
තත්ත්ව කළමනාකරණ පද්ධතිය
Microchip හි තත්ත්ව කළමනාකරණ පද්ධති පිළිබඳ තොරතුරු සඳහා කරුණාකර පිවිසෙන්න www.microchip.com/quality.

ඇමරිකාව	ASIA/PACIFIC	ASIA/PACIFIC	යුරෝපය
ආයතනික කාර්යාලය 2355 බටහිර චැන්ඩ්ලර් බ්ලවඩ්. චැන්ඩ්ලර්, AZ 85224-6199 දුරකථන: 480-792-7200 ෆැක්ස්: 480-792-7277 තාක්ෂණික සහාය: www.microchip.com/support Web ලිපිනය: www.microchip.com ඇට්ලන්ටා දුලූත්, ජී.ඒ දුරකථන: 678-957-9614 ෆැක්ස්: 678-957-1455 ඔස්ටින්, TX දුරකථන: 512-257-3370 බොස්ටන් වෙස්ට්බරෝ, එම්ඒ දුරකථන: 774-760-0087 ෆැක්ස්: 774-760-0088 චිකාගෝ ඉටාස්කා, IL දුරකථන: 630-285-0071 ෆැක්ස්: 630-285-0075 ඩලස් ඇඩිසන්, ටීඑක්ස් දුරකථන: 972-818-7423 ෆැක්ස්: 972-818-2924 ඩෙට්රොයිට් නොවි, එම්අයි දුරකථන: 248-848-4000 හූස්ටන්, TX දුරකථන: 281-894-5983 ඉන්ඩියානාපොලිස් නොබල්ස්විල්, IN දුරකථන: 317-773-8323 ෆැක්ස්: 317-773-5453 දුරකථන: 317-536-2380 ලොස් ඇන්ජලීස් මිෂන් Viejo, CA දුරකථන: 949-462-9523 ෆැක්ස්: 949-462-9608 දුරකථන: 951-273-7800 රැලි, එන්සී දුරකථන: 919-844-7510 නිව් යෝර්ක්, NY දුරකථන: 631-435-6000 සැන් ජෝස්, CA දුරකථන: 408-735-9110 දුරකථන: 408-436-4270 කැනඩාව - ටොරොන්ටෝ දුරකථන: 905-695-1980 ෆැක්ස්: 905-695-2078	ඕස්ට්රේලියාව - සිඩ්නි දුරකථන: 61-2-9868-6733 චීනය - බීජිං දුරකථන: 86-10-8569-7000 චීනය - චෙන්ග්ඩු දුරකථන: 86-28-8665-5511 චීනය - චොංකිං දුරකථන: 86-23-8980-9588 චීනය - Dongguan දුරකථන: 86-769-8702-9880 චීනය - Guangzhou දුරකථන: 86-20-8755-8029 චීනය - Hangzhou දුරකථන: 86-571-8792-8115 චීනය - හොංකොං SAR දුරකථන: 852-2943-5100 චීනය - නැන්ජිං දුරකථන: 86-25-8473-2460 චීනය - කිංඩාඕ දුරකථන: 86-532-8502-7355 චීනය - ෂැංහයි දුරකථන: 86-21-3326-8000 චීනය - Shenyang දුරකථන: 86-24-2334-2829 චීනය - ෂෙන්සෙන් දුරකථන: 86-755-8864-2200 චීනය - Suzhou දුරකථන: 86-186-6233-1526 චීනය - වුහාන් දුරකථන: 86-27-5980-5300 චීනය - Xian දුරකථන: 86-29-8833-7252 චීනය - Xiamen දුරකථන: 86-592-2388138 චීනය - Zhuhai දුරකථන: 86-756-3210040	ඉන්දියාව - බැංගලෝර් දුරකථන: 91-80-3090-4444 ඉන්දියාව - නවදිල්ලිය දුරකථන: 91-11-4160-8631 ඉන්දියාව - පූනේ දුරකථන: 91-20-4121-0141 ජපානය - ඔසාකා දුරකථන: 81-6-6152-7160 ජපානය - ටෝකියෝ දුරකථන: 81-3-6880- 3770 කොරියාව - ඩේගු දුරකථන: 82-53-744-4301 කොරියාව - සෝල් දුරකථන: 82-2-554-7200 මැලේසියාව - ක්වාලාලම්පූර් දුරකථන: 60-3-7651-7906 මැලේසියාව - පෙනං දුරකථන: 60-4-227-8870 පිලිපීනය - මැනිලා දුරකථන: 63-2-634-9065 සිංගප්පූරුව දුරකථන: 65-6334-8870 තායිවානය - Hsin Chu දුරකථන: 886-3-577-8366 තායිවානය - Kaohsiung දුරකථන: 886-7-213-7830 තායිවානය - තායිපේ දුරකථන: 886-2-2508-8600 තායිලන්තය - බැංකොක් දුරකථන: 66-2-694-1351 වියට්නාමය - හෝ චි මිං දුරකථන: 84-28-5448-2100	ඔස්ට්රියාව - වෙල්ස් දුරකථන: 43-7242-2244-39 ෆැක්ස්: 43-7242-2244-393 ඩෙන්මාර්කය - කෝපන්හේගන් දුරකථන: 45-4485-5910 ෆැක්ස්: 45-4485-2829 ෆින්ලන්තය - එස්පූ දුරකථන: 358-9-4520-820 ප්රංශය - පැරිස් Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 ජර්මනිය - ගාර්චිං දුරකථන: 49-8931-9700 ජර්මනිය - හාන් දුරකථන: 49-2129-3766400 ජර්මනිය - Heilbronn දුරකථන: 49-7131-72400 ජර්මනිය - කාල්ස්රුහේ දුරකථන: 49-721-625370 ජර්මනිය - මියුනිච් Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 ජර්මනිය - රොසෙන්හයිම් දුරකථන: 49-8031-354-560 ඊශ්‍රායලය - රානානා දුරකථන: 972-9-744-7705 ඉතාලිය - මිලාන් දුරකථන: 39-0331-742611 ෆැක්ස්: 39-0331-466781 ඉතාලිය - පාඩෝවා දුරකථන: 39-049-7625286 නෙදර්ලන්තය - Drunen දුරකථන: 31-416-690399 ෆැක්ස්: 31-416-690340 නෝර්වේ - ට්‍රොන්ඩ්හයිම් දුරකථන: 47-72884388 පෝලන්තය - වෝර්සෝ දුරකථන: 48-22-3325737 රුමේනියාව - බුකාරෙස්ට් Tel: 40-21-407-87-50 ස්පාඤ්ඤය - මැඩ්රිඩ් Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 ස්වීඩනය - ගොතන්බර්ග් Tel: 46-31-704-60-40 ස්වීඩනය - ස්ටොක්හෝම් දුරකථන: 46-8-5090-4654 එක්සත් රාජධානිය - වෝකින්හැම් දුරකථන: 44-118-921-5800 ෆැක්ස්: 44-118-921-5820

ලේඛන / සම්පත්

MICROCHIP Libero SoC සිමියුලේෂන් පුස්තකාල මෘදුකාංගය [pdf] පරිශීලක මාර්ගෝපදේශය
DS50003627A, Libero SoC Simulation Library Software, SoC Simulation Library Software, Simulation Library Software, Library Software, Software

යොමු කිරීම්

පරිශීලක අත්පොත