Libero SoC simulacija
Upute za postavljanje biblioteke
Uvod
Svrha ovog dokumenta je opisati postupak za postavljanje simulacijskog okruženja koristeći Libero SoC projekt kao ulaz. Ova dokumentacija odgovara unaprijed kompajliranim bibliotekama danim za korištenje s Libero SoC v11.9 i novijim izdanjima softvera. Pružene biblioteke kompilirane su za Verilog. Korisnici VHDL-a zahtijevaju licencu koja dopušta simulaciju mješovitog načina rada.
Sastavljene biblioteke simulacije dostupne su za sljedeće alate:
- Aldec Active-HDL
- Aldec Riviera-PRO
- Cadence Incisive Enterprise i Xcelium
- Siemens QuestaSim
- Synopsys VCS
Ako želite zatražiti knjižnicu za drugi simulator, kontaktirajte Microchip tehnička podrška.
Libero SoC integracija
Libero SoC podržava simulaciju pomoću ModelSim ME generiranjem run.do file. Ovaj file koristi ModelSim ME/ModelSim Pro ME za postavljanje i pokretanje simulacije. Za korištenje drugih alata za simulaciju, možete generirati ModelSim ME/ModelSim Pro ME run.do i modificirati Tcl skriptu file koristiti naredbe koje su kompatibilne s vašim simulatorom.
1.1 Libero SoC Tcl File generacija (Postavite pitanje)
Nakon kreiranja i generiranja dizajna u Libero SoC-u, pokrenite simulaciju ModelSim ME/ModelSim Pro ME u svim fazama dizajna (presynth, postsynth i post-layout). Ovaj korak generira run.do file za ModelSim ME/ModelSim Pro ME za svaku fazu projektiranja.
Važno: Nakon pokretanja svake simulacije, preimenujte automatski generirani run.do file u direktoriju simulacije kako bi se spriječilo da Libero SoC to prebriše file. Na primjerample, files se može preimenovati u presynth_run.do, postsynth_run.do i postlayout_run.do.
Aldec Setup za Active-HDL i Riviera-Pro (Postavite pitanje)
Run.do file koje koristi ModelSim ME/ModelSim Pro ME može se modificirati i koristiti za simulaciju pomoću Aldecovih simulatora.
2.1 Varijabla okruženja (Postavite pitanje)
Postavite varijablu okoline na svoju licencu file mjesto:
LM_LICENSE_FILE: mora sadržavati pokazivač na licencni poslužitelj.
2.2 Preuzmite kompiliranu biblioteku (Postavite pitanje)
Preuzmite biblioteke za Aldec Active-HDL i Aldec Riviera-PRO s Microchipa webmjesto.
2.3 Pretvaranje run.do za Aldec simulaciju (Postavite pitanje)
Run.do filekoje je generirao Libero SoC za simulacije pomoću Active-HDL i Riviera-Pro alata mogu se koristiti za simulacije pomoću Active-HDL i Riviera-Pro uz jednu promjenu. Sljedeća tablica navodi Aldec-ekvivalentne naredbe za izmjenu u ModelSim run.do file.
Tablica 2-1. Aldec ekvivalentne naredbe
| ModelSim | Aktivni HDL |
| vlog | alog |
| vcom | akom |
| vlib | alib |
| vsim | asim |
| vmap | amap |
Slijedi sample run.do koji se odnosi na Aldec simulatore.
- Postavite lokaciju trenutnog radnog direktorija.
postaviti dsn - Postavite radni naziv biblioteke, mapirajte njegovu lokaciju, a zatim mapirajte lokaciju Microchip FPGA obitelji
unaprijed kompilirane biblioteke (nprample, SmartFusion2) na kojem pokrećete svoj dizajn.
alib presynth
amap presynth presynth
amap SmartFusion2 - Sastavite sav potreban HDL filese koristi u dizajnu s potrebnom bibliotekom.
alog – radna predsintetička temp.v (za Verilog)
alog – radni predsintetski ispitni stol.v
acom –work presynth temp.vhd (za Vhdl)
acom –work presynth testbench.vhd - Simulirajte dizajn.
asim –L SmartFusion2 –L presynth –t 1ps presynth.testbench
trčanje 10us
2.4 Poznati problemi (Postavite pitanje)
Ovaj odjeljak navodi poznate probleme i ograničenja.
- Biblioteke sastavljene korištenjem Riviera-PRO specifične su za platformu (tj. 64-bitne biblioteke ne mogu se izvoditi na 32-bitnoj platformi i obrnuto).
- Za dizajne koji sadrže SERDES/MDDR/FDDR, koristite sljedeću opciju u vašem run.do files tijekom izvođenja simulacija nakon sastavljanja njihovih dizajna:
– Aktivni HDL: asim –o2
– Riviera-PRO: asim –O2 (za presynth i post-layout simulacije) i asim –O5 (za post-layout simulacije)
Aldec postavke za Active-HDL i Riviera-Pro imaju sljedeće SAR-ove na čekanju. Za više informacija kontaktirajte Microchip tehnička podrška. - SAR 49908 – Active-HDL: VHDL pogreška za simulacije matematičkog bloka
- SAR 50627 – Riviera-PRO 2013.02: Simulacijske pogreške za SERDES dizajne
- SAR 50461 – Riviera-PRO: opcija asim -O2/-O5 u simulacijama
Kadenca Incisive Setup (Postavite pitanje)
Morate izraditi skriptu file slično kao ModelSim ME/ModelSim Pro ME run.do za pokretanje
Kadenca Incisive simulator. Slijedite ove korake i izradite skriptu file za NCSim ili koristite skriptu file
predviđen za pretvaranje ModelSim ME/ModelSim Pro ME run.do files u konfiguraciju files
potreban za izvođenje simulacija pomoću NCSima.
Važno: Kadenca je prestao izdavati nove verzije Incisive Enterprisea
simulator i počeo podržavati Xcelium simulator.
3.1 Varijable okruženja (Postavite pitanje)
Da biste pokrenuli simulator Cadence Incisive, konfigurirajte sljedeće varijable okruženja:
- LM_LICENSE_FILE: mora sadržavati pokazivač na licencu file.
- cds_root: mora upućivati na lokaciju matičnog direktorija Cadence Incisive instalacije.
- PATH: mora ukazivati na lokaciju spremnika ispod direktorija alata na koji ukazuje cds_root, tj.
$cds_root/tools/bin/64bit (za 64-bitni stroj i $cds_root/tools/bin za 32-bitni stroj).
Postoje tri načina postavljanja okruženja simulacije u slučaju prebacivanja između 64-bitnih i 32-bitnih operativnih sustava:
Slučaj 1: varijabla PATH
Pokrenite sljedeću naredbu:
set path = (install_dir/tools/bin/64bit $path) za 64-bitne strojeve i
set path = (install_dir/tools/bin $path) za 32-bitne strojeve
Slučaj 2: Korištenje -64bit opcije naredbenog retka
U naredbenom retku navedite opciju -64bit kako biste pozvali 64-bitnu izvršnu datoteku.
Slučaj 3: Postavljanje varijable okruženja INCA_64BIT ili CDS_AUTO_64BIT
Varijabla INCA_64BIT tretira se kao booleova. Ovu varijablu možete postaviti na bilo koju vrijednost ili na nulti niz.
setenv INCA_64BIT
Važno: Varijabla okruženja INCA_64BIT ne utječe na druge Cadence alate, poput IC alata. Međutim, za alate Incisive, varijabla INCA_64BIT nadjačava postavku za varijablu okruženja CDS_AUTO_64BIT. Ako je postavljena varijabla okruženja INCA_64BIT, svi alati Incisive rade u 64-bitnom načinu rada. setenv CDS_AUTO_64BIT INCLUDE:INCA
Važno: niz INCA mora biti napisan velikim slovima. Sve izvršne datoteke moraju se izvoditi u 32-bitnom ili 64-bitnom načinu rada, nemojte postavljati varijablu da uključuje jednu izvršnu datoteku, kao u sljedećem:
setenv CDS_AUTO_64BIT INCLUDE:ncelab
Drugi Cadence alati, kao što su IC alati, također koriste varijablu okruženja CDS_AUTO_64BIT za kontrolu odabira 32-bitnih ili 64-bitnih izvršnih datoteka. Sljedeća tablica pokazuje kako možete postaviti varijablu CDS_AUTO_64BIT za pokretanje Incisive alata i IC alata u svim načinima rada.
Tablica 3-1. CDS_AUTO_64BIT Varijable
| CDS_AUTO_64BIT varijabla | Incizivni alati | IC alati |
| setenv CDS_AUTO_64BIT ALL | 64 bita | 64 bita |
| setenv CDS_AUTO_64BIT NIJEDAN | 32 bita | 32 bita |
| setenv CDS_AUTO_64BIT ISKLJUČI:ic_binarni | 64 bita | 32 bita |
| setenv CDS_AUTO_64BIT EXCLUDE:INCA | 32 bita | 64 bita |
Važno: Svi alati Incisive moraju se izvoditi u 32-bitnom ili 64-bitnom načinu rada, nemojte koristiti EXCLUDE da biste isključili određenu izvršnu datoteku, kao u sljedećem: setenv CDS_AUTO_64BIT EXCLUDE:ncelab
Ako postavite varijablu CDS_AUTO_64BIT da isključi Incisive alate (setenv CDS_AUTO_64BIT EXCLUDE:INCA), svi Incisive alati pokreću se u 32-bitnom načinu rada. Međutim, opcija -64bit naredbenog retka nadjačava varijablu okruženja.
Sljedeća konfiguracija filepomaže vam upravljati svojim podacima i kontrolirati rad simulacijskih alata i uslužnih programa:
- Mapiranje knjižnica file (cds.lib)—Definira logično ime za lokaciju vašeg dizajna.
- Knjižnice i pridružuje ih imenima fizičkih direktorija.
- Varijable file (hdl.var)—Definira varijable koje utječu na ponašanje simulacijskih alata i uslužnih programa.
3.2 Preuzmite kompiliranu biblioteku (Postavite pitanje)
Preuzmite biblioteke za Cadence Incisive s tvrtke Microsemi webmjesto.
3.3 Stvaranje NCSim skripte File (Postavite pitanje)
Nakon stvaranja kopije run.do files, izvršite ove korake da pokrenete svoju simulaciju koristeći NCSim:
- Stvorite cds.lib file koji definira knjižnice koje su dostupne i njihovu lokaciju. The file sadrži izjave koje preslikavaju logička imena knjižnice u njihove staze fizičkog direktorija. Na primjerample, ako izvodite presynth simulaciju, cds.lib file je napisan kao što je prikazano u sljedećem bloku koda.
DEFINE presynth ./presynth
DEFINE COREAHBLITE_LIB ./COREAHBLITE_LIB
DEFINE smartfusion2 - Stvorite hdl.var file, izborna konfiguracija file koji sadrži konfiguracijske varijable, koje određuju kako je konfigurirano vaše okruženje dizajna. Sljedeća varijabla fileuključeni su:
– Varijable koje se koriste za specificiranje radne biblioteke gdje prevoditelj pohranjuje kompilirane objekte i druge izvedene podatke.
– Za Verilog, varijable (LIB_MAP, VIEW_MAP, WORK) koji se koriste za određivanje biblioteka i views za pretraživanje kada elaborat razriješi instance.
– Varijable koje vam omogućuju definiranje opcija i argumenata naredbenog retka kompilatora, elaboratora i simulatora.
U slučaju presynth simulacije nprample prikazano gore, recimo da imamo tri RTL files: a.v, b.v i testbench.v, koje je potrebno kompajlirati u biblioteke presynth, COREAHBLITE_LIB i presynth. HDl.var file može se napisati kao što je prikazano u sljedećem bloku koda.
DEFINIRAJTE RAD presynth
DEFINE PROJECT_DIR <lokacija files>
DEFINE LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/a.v => presynth)
DEFINIRAJ LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/b.v => COREAHBLITE_LIB)
DEFINE LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/testbench.v => presynth)
DEFINE LIB_MAP ($LIB_MAP, + => presynth) - Sastavite dizajn files korištenjem opcije ncvlog.
ncvlog +incdir+ –cdslib ./cds.lib –hdlvar ./hdl.var –logfile
ncvlog.log –ažuriranje –linedebug a.v b.v testbench.v - Razradite dizajn koristeći ncelab. Razrađivač konstruira hijerarhiju dizajna na temelju informacija o instanciranju i konfiguraciji u dizajnu, uspostavlja povezanost signala i izračunava početne vrijednosti za sve objekte u dizajnu. Razrađena hijerarhija dizajna pohranjuje se u snimku simulacije, koja je prikaz vašeg dizajna koji simulator koristi za pokretanje simulacije.
ncelab –Poruka –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncelab.log –greškamax 15 –
pristup +rwc –status worklib.:modul
Razrada tijekom simulacije nakon izgleda
U slučaju simulacija nakon izgleda, prvo SDF file treba kompajlirati prije razrade pomoću naredbe ncsdfc.
ncsdfcfileime>.sdf –izlaz <fileime>.sdf.X
Tijekom razrade koristite kompajlirani SDF izlaz s –autosdf opcijom kao što je prikazano u sljedećem bloku koda.
ncelab -autosdf –Poruka –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncelab.log –greškamax
15 –pristup +rwc –status worklib.:modul –sdf_cmd_file ./
sdf_cmd_file
sdf_cmd_file mora biti kako je prikazano u sljedećem bloku koda.
COMPILED_SDF_FILE = “<lokacija kompajliranog SDF-a file>” - Simulirajte koristeći ncsim. Nakon razrade kreira se snimka simulacije koju učitava ncsim za simulaciju. Možete pokrenuti u batch modu ili GUI modu.
ncsim –Poruka –batch/-gui –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncsim.log –
errormax 15 –status worklib.:modul
Važno: Sva gornja tri koraka kompajliranja, razrade i simulacije mogu se staviti u skriptu ljuske file i izvor iz naredbenog retka. Umjesto korištenja ova tri koraka, dizajn se može simulirati u jednom koraku pomoću opcije ncverilog ili irun kao što je prikazano u sljedećem bloku koda.
ncverilog +incdir+ -cdslib ./cds.lib –hdlvar ./hdl.var <svi RTL
filekorišteni u dizajnu>
irun +incdir+ -cdslib ./cds.lib –hdlvar ./hdl.var <svi RTL files
korišten u dizajnu>
3.3.1 Poznati problemi (Postavite pitanje)
Zaobilazno rješenje za Testbench
Korištenje sljedeće izjave za određivanje taktne frekvencije u testnoj platformi koju je generirao korisnik ili zadanoj testnoj platformi koju je generirao Libero SoC ne radi s NCSimom.
uvijek @(SYSCLK)
#(SYSCLK_PERIOD / 2.0) SYSCLK <= !SYSCLK;
Izmijenite kako slijedi da biste pokrenuli simulaciju:
uvijek #(SYSCLK_PERIOD / 2.0) SYSCLK = ~SYSCLK;
Važno: Sastavljeno biblioteke za NCSim specifične su za platformu (tj. 64-bitne biblioteke nisu kompatibilne s 32-bitnom platformom i obrnuto).
Postsynth i post-layout simulacije korištenjem MSS-a i SERDES-a Dok se izvode postsynth simulacije dizajna koji sadrže MSS blok ili post-layout simulacije dizajna koji koriste SERDES, BFM simulacije ne rade ako je opcija –libmap
nije navedeno tijekom razrade. To je zato što se tijekom razrade MSS rješava iz radne biblioteke (zbog zadanog povezivanja i radne zbirke koja je postsynth/post-layout) gdje je to samo fiksna funkcija.
Naredba ncelab mora biti napisana kao što je prikazano u sljedećem bloku koda za rješavanje MSS-a
blok iz predkompilirane biblioteke SmartFusion2.
ncelab -libmap lib.map -libverbose -Poruka -pristup +rwc cfg1
i lib.map file mora biti kako slijedi:
konfiguracija cfg1;
dizajn ;
zadani popis popisa smartfusion2 ;
endconfig
Ovo rješava bilo koju ćeliju u biblioteci SmartFusion2 prije gledanja u biblioteku rada, tj. postsynth/post-layout.
Opcija –libmap može se koristiti prema zadanim postavkama tijekom razrade za svaku simulaciju (presynth, postsynth i post-layout). Time se izbjegavaju problemi sa simulacijom koji nastaju zbog rješavanja instanci iz knjižnica.
ncelab: *F,INTERR: INTERNI IZUZETAK
Ova iznimka alata ncelab je upozorenje za dizajne koji sadrže FDDR u SmartFusion 2 i IGLOO 2 tijekom postsynth simulacija i post-layout simulacija pomoću opcije –libmap.
Važno: Ovaj problem je prijavljen Cadence timu za podršku (SAR 52113).
3.4 Sample Tcl i Shell Script Files (Postavite pitanje)
Sljedeće files su konfiguracija filepotreban za postavljanje dizajna i shell skripte file za pokretanje NCSim naredbi.
Cds.lib
NE smartfusion2 /scratch/krydor/tmpspace/users/me/nc-vlog64/SmartFusion2
DEFINE COREAHBLITE_LIB ./COREAHBLITE_LIB
DEFINE presynth ./presynth
Hdl.var
DEFINIRAJTE RAD presynth
DEFINE PROJECT_DIR /scratch/krydor/tmpspace/sqausers/me/3rd_party_simulators/Cadence/IGLOO2/
ENVM/M2GL050/envm_fic1_ser1_v/eNVM_fab_master
DEFINIRAJTE LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_addrdec.v => COREAHBLITE_LIB )
DEFINIRAJTE LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_defaultslavesm.v => COREAHBLITE_LIB )
DEFINIRAJTE LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_masterstagev => COREAHBLITE_LIB )
DEFINIRAJTE LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_slavearbiter.v => COREAHBLITE_LIB )
DEFINIRAJTE LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_slavestagev => COREAHBLITE_LIB )
DEFINIRAJTE LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_matrix2x16.v => COREAHBLITE_LIB )
DEFINIRAJTE LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite.v => COREAHBLITE_LIB )
DEFINIRAJTE LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB/CCC_0/SB_CCC_0_FCCC.v =>
presynth )
DEFINE LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreConfigMaster/
2.0.101/rtl/vlog/core/coreconfigmaster.v => presynth )
DEFINIRAJTE LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreConfigP/4.0.100/rtl/
vlog/core/coreconfigp.v => presynth )
DEFINIRAJTE LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreResetP/5.0.103/rtl/
vlog/core/coreresetp_pcie_hotreset.v => presynth )
DEFINIRAJTE LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreResetP/5.0.103/rtl/
vlog/core/coreresetp.v => presynth )
DEFINIRAJTE LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB/FABOSC_0/SB_FABOSC_0_OSC.v =>
presynth )
DEFINE LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB_HPMS/SB_HPMS.v => presynth)
DEFINE LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB/SB.v => presynth)
DEFINE LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/SERDES_IF_0/
SB_top_SERDES_IF_0_SERDES_IF.v => presynth )
DEFINE LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/SB_top.v => presynth)
DEFINE LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/testbench.v => presynth)
DEFINE LIB_MAP ($LIB_MAP, + => presynth)
Naredbe.csh
ncvlog +incdir+../../component/work/SB_top -cdslib ./cds.lib -hdlvar ./hdl.var -logfile
ncvlog.log -errormax 15 -update -linedebug
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_addrdec.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/
coreahblite_defaultslavesm.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_masterstaggodine
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_slavearbiter.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_slavestaggodine
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_matrix2x16.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite.v
../../component/work/SB/CCC_0/SB_CCC_0_FCCC.v
../../component/Actel/DirectCore/CoreConfigMaster/2.0.101/rtl/vlog/core/coreconfigmaster.v
../../component/Actel/DirectCore/CoreConfigP/4.0.100/rtl/vlog/core/coreconfigp.v
../../component/Actel/DirectCore/CoreResetP/5.0.103/rtl/vlog/core/coreresetp_pcie_hotreset.v
../../component/Actel/DirectCore/CoreResetP/5.0.103/rtl/vlog/core/coreresetp.v
../../component/work/SB/FABOSC_0/SB_FABOSC_0_OSC.v ../../component/work/SB_HPMS/SB_HPMS.v
../../component/work/SB/SB.v ../../component/work/SB_top/SERDES_IF_0/
SB_top_SERDES_IF_0_SERDES_IF.v
../../component/work/SB_top/SB_top.v ../../component/work/SB_top/testbench.v
ncelab -Poruka -cdslib ./cds.lib -hdlvar ./hdl.var
-rad presynth -logfile ncelab.log -errormax 15 -pristup +rwc -status presynth.testbench:modul
ncsim -Poruka -batch -cdslib ./cds.lib -hdlvar ./
hdl.var -logfile ncsim.log -errormax 15 -status presynth.testbench:module
3.5 Automatizacija (Postavite pitanje)
Sljedeća skripta file pretvara ModelSim run.do files u konfiguraciju filepotrebni su za pokretanje simulacija pomoću NCSima.
Skripta File Korištenje
perl cadence_parser.pl presynth_run.do postsynth_run.do
postlayout_run.do Microsemi_Family
Lokacija_pretkompiliranih_biblioteka_kadence
Cadence_parser.pl
#!/usr/bin/perl -w
##################################################### ###############################################
###################
#Upotreba: perl questa_parser.pl presynth_run.do postsynth_run.do postlayout_run.do
Microsemi_Family Precompiled_Libraries_location#
##################################################### ###############################################
###################
koristiti POSIX;
koristiti strog;
moj ($presynth, $postsynth, $postlayout, $family, $lib_location) = @ARGV;
&questa_parser($presynth, $family, $lib_location);
&questa_parser($postsynth, $family, $lib_location);
&questa_parser($postlayout, $family, $lib_location);
sub questa_parser {
moj $ModelSim_run_do = $_[0];
moja $actel_family = $_[1];
moja $lib_location = $_[2];
moje $stanje;
if ( -e “$ModelSim_run_do” )
{
otvori uFILE,”$ModelSim_run_do”);
moj @ModelSim_run_do = <INFILE>;
moj $line;
if ( $ModelSim_run_do =~ m/(presynth)/)
{
`mkdir QUESTA_PRESYNTH`;
otvoren (OUTFILE,”>QUESTA_PRESYNTH/presynth_questa.do”);
$država = $1;
} elsif ( $ModelSim_run_do =~ m/(postsynth)/)
{
`mkdir QUESTA_POSTSYNTH`;
otvoren (OUTFILE,”>QUESTA_POSTSYNTH/postsynth_questa.do”);
$država = $1;
} elsif ($ModelSim_run_do =~ m/(postlayout)/)
{
`mkdir QUESTA_POSTLAYOUT`;
otvoren (OUTFILE,”>QUESTA_POSTLAYOUT/postlayout_questa.do”);
$država = $1;
} drugo
{
ispis “Pogrešni unosi dani file\n”;
print “#Upotreba: perl questa_parser.pl presynth_run.do postsynth_run.do postlayout_run.do
\”Lokacija_knjižnica\”\n”;
}
foreach $line (@ModelSim_run_do)
{
#Opće operacije
$linija =~ s/..\/dizajner.*simulacija\///g;
$line =~ s/$state/$state\_questa/g;
#ispisatiFILE “$line \n”;
if ($line =~ m/vmap\s+.*($actel_family)/)
{
ispisatiFILE “vmap $actel_family \”$lib_location\”\n”;
} elsif ($line =~ m/vmap\s+(.*._LIB)/)
{
$line =~ s/..\/component/..\/..\/component/g;
ispisatiFILE “$line \n”;
} elsif ($line =~ m/vsim/)
{
$line =~ s/vsim/vsim -novopt/g;
ispisatiFILE “$line \n”;
} drugo
{
ispisatiFILE “$line \n”;
}
}
Zatvara se uFILE);
zatvori (OUTFILE);
} inače {
print “$ModelSim_run_do ne postoji. Ponovno pokreni simulaciju \n”;
}
}
Postavljanje Cadence Xcelium (Microchip Prijava)
Morate izraditi skriptu file slično kao ModelSim ME/ModelSim Pro ME run.do za pokretanje simulatora Cadence Xcelium. Slijedite ove korake i izradite skriptu file za Xcelium ili upotrijebite skriptu file predviđen za pretvaranje ModelSim ME/ModelSim Pro ME run.do files u konfiguraciju filepotrebni za pokretanje simulacija pomoću Xceliuma.
4.1 Varijable okruženja (Postavite pitanje)
Da biste pokrenuli Cadence Xcelium, konfigurirajte sljedeće varijable okoline:
- LM_LICENSE_FILE: mora sadržavati pokazivač na licencu file.
- cds_root: mora upućivati na lokaciju matičnog direktorija Cadence Incisive instalacije.
- PATH: mora ukazivati na lokaciju spremnika ispod direktorija alata na koji ukazuje cds_root (tj.
$cds_root/tools/bin/64bit (za 64-bitni stroj i $cds_root/tools/bin za 32-bitni
mašina).
Postoje tri načina postavljanja okruženja simulacije u slučaju prebacivanja između 64-bitnih i 32-bitnih operativnih sustava:
Slučaj 1: varijabla PATH
set path = (install_dir/tools/bin/64bit $path) za 64-bitne strojeve i
set path = (install_dir/tools/bin $path) za 32-bitne strojeve
Slučaj 2: Korištenje -64bit opcije naredbenog retka
U naredbenom retku navedite opciju -64bit kako biste pozvali 64-bitnu izvršnu datoteku.
Slučaj 3: Postavljanje varijable okruženja INCA_64BIT ili CDS_AUTO_64BIT
Varijabla INCA_64BIT tretira se kao booleova. Ovu varijablu možete postaviti na bilo koju vrijednost ili na nulu
niz.
setenv INCA_64BIT
Važno: Varijabla okruženja INCA_64BIT ne utječe na druge Cadence alate, poput IC alata. Međutim, za alate Incisive, varijabla INCA_64BIT nadjačava postavku za varijablu okruženja CDS_AUTO_64BIT. Ako je varijabla okruženja INCA_64BIT et, svi Incisive alati rade u 64-bitnom načinu rada.
setenv CDS_AUTO_64BIT INCLUDE:INCA
Važno: niz INCA mora biti napisan velikim slovima. Sve izvršne datoteke moraju se izvoditi u 2-bitnom ili 64-bitnom načinu rada, nemojte postavljati varijablu da uključuje jednu izvršnu datoteku, kao u sljedećem:
setenv CDS_AUTO_64BIT INCLUDE:ncelab
Drugi Cadence alati, kao što su IC alati, također koriste varijablu okruženja CDS_AUTO_64BIT za kontrolu odabira 32-bitnih ili 64-bitnih izvršnih datoteka. Sljedeća tablica pokazuje kako možete postaviti varijablu CDS_AUTO_64BIT za pokretanje Incisive alata i IC alata u svim načinima rada.
Tablica 4-1. CDS_AUTO_64BIT Varijable
| CDS_AUTO_64BIT varijabla | Incizivni alati | IC alati |
| setenv CDS_AUTO_64BIT ALL | 64-bitni | 64-bitni |
| setenv CDS_AUTO_64BIT NIJEDAN | 32-bitni | 32-bitni |
| setenv CDS_AUTO_64BIT ISKLJUČI: ic_binary |
64-bitni | 32-bitni |
| setenv CDS_AUTO_64BIT EXCLUDE:INCA | 32-bitni | 64-bitni |
Važno: Svi Incisive alati moraju se izvoditi u 32-bitnom ili 64-bitnom načinu rada, nemojte koristiti EXCLUDE za izuzimanje određene izvršne datoteke, kao u sljedećem:
setenv CDS_AUTO_64BIT EXCLUDE:ncelab
Ako postavite varijablu CDS_AUTO_64BIT da isključi alate Incisive (setenv
CDS_AUTO_64BIT EXCLUDE:INCA), svi Incisive alati pokreću se u 32-bitnom načinu rada. Međutim
-64bit opcija naredbenog retka nadjačava varijablu okruženja.
Sljedeća konfiguracija filepomaže vam upravljati svojim podacima i kontrolirati rad simulacijskih alata i uslužnih programa:
- Mapiranje knjižnica file (cds.lib) definira logičan naziv za lokaciju vašeg dizajna.
- Knjižnice i pridružuje ih imenima fizičkih direktorija.
- Varijable file (hdl.var) definira varijable koje utječu na ponašanje simulacijskih alata i uslužnih programa.
4.2 Preuzmite kompiliranu biblioteku (Postavite pitanje)
Preuzmite biblioteke za Cadence Xcelium s tvrtke Microsemi webmjesto.
4.3 Stvaranje Xcelium skripte file (Postavite pitanje)
Nakon stvaranja kopije run.do files, izvršite sljedeće korake kako biste pokrenuli svoju simulaciju koristeći Xcelium skriptu file.
- Stvorite cds.lib file koji definira koje su knjižnice dostupne i gdje se nalaze.
The file sadrži izjave koje preslikavaju logička imena knjižnice u njihove staze fizičkog direktorija. Na primjerample, ako izvodite presynth simulaciju, cds.lib file može se napisati kao što je prikazano u sljedećem bloku koda.
DEFINE presynth ./presynth
DEFINE COREAHBLITE_LIB ./COREAHBLITE_LIB
DEFINE smartfusion2 - Stvorite hdl.var file što je izborna konfiguracija file koji sadrži konfiguracijske varijable, koje određuju kako je konfigurirano vaše okruženje dizajna. To uključuje:
– Varijable koje se koriste za specificiranje radne biblioteke gdje prevoditelj pohranjuje kompilirane objekte i druge izvedene podatke.
– Za Verilog, varijable (LIB_MAP, VIEW_MAP, WORK) koji se koriste za određivanje biblioteka i views za pretraživanje kada elaborat razriješi instance.
– Varijable koje vam omogućuju definiranje opcija i argumenata naredbenog retka kompilatora, elaboratora i simulatora.
U slučaju presynth simulacije nprampprikazano gore, recimo da imamo 3 RTL files a.v, b.v i testbench.v, koje je potrebno kompajlirati u biblioteke presynth, COREAHBLITE_LIB i presynth. HDl.var file može se napisati kao što je prikazano u sljedećem bloku koda.
DEFINIRAJTE RAD presynth
DEFINE PROJECT_DIR <lokacija files>
DEFINE LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/a.v => presynth)
DEFINIRAJ LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/b.v => COREAHBLITE_LIB)
DEFINE LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/testbench.v => presynth)
DEFINE LIB_MAP ($LIB_MAP, + => presynth) - Sastavite dizajn files korištenjem opcije ncvlog.
xmvlog +incdir+ –cdslib ./cds.lib –hdlvar ./hdl.var –logfile
ncvlog.log –ažuriranje –linedebug a.v b.v testbench.v - Razradite dizajn koristeći ncelab. Razrađivač konstruira hijerarhiju dizajna na temelju informacija o instanciranju i konfiguraciji u dizajnu, uspostavlja povezanost signala i izračunava početne vrijednosti za sve objekte u dizajnu. Razrađena hijerarhija dizajna pohranjuje se u snimku simulacije, koja je prikaz vašeg dizajna koji simulator koristi za pokretanje simulacije.
Xcelium – Poruka –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncelab.log –greškamax 15 –
pristup +rwc –status worklib.:modul
Razrada tijekom simulacije nakon izgleda
U slučaju simulacija nakon izgleda, prvo SDF file treba kompajlirati prije razrade pomoću naredbe ncsdfc.
Xceliumfileime>.sdf –izlaz <fileime>.sdf.X
Tijekom razrade koristite kompajlirani SDF izlaz s –autosdf opcijom kao što je prikazano u sljedećem bloku koda.
xmelab -autosdf –Poruka –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncelab.log –greškamax
15 –pristup +rwc –status worklib.:modul –sdf_cmd_file ./
sdf_cmd_file
sdf_cmd_file mora biti kako je prikazano u sljedećem bloku koda.
COMPILED_SDF_FILE = “<lokacija kompajliranog SDF-a file>” - Simulirajte koristeći Xcelium. Nakon razrade kreira se snimka simulacije koju učitava Xcelium za simulaciju. Ovo se može pokrenuti u batch modu ili GUI modu.
xmsim –Poruka –batch/-gui –cdslib ./cds.lib –hdlvar ./hdl.var –logfile xmsim.log –
errormax 15 –status worklib.:modul
Postavljanje Cadence Xcelium
Važno: Sve gornja tri koraka kompajliranja, razrade i simulacije mogu se staviti u shell skriptu file i izvor iz naredbenog retka. Umjesto korištenja ova tri koraka, dizajn se može simulirati u jednom koraku pomoću opcije ncverilog ili xrun kao što je prikazano u sljedećem bloku koda.
xmverilog +incdir+ -cdslib ./cds.lib –hdlvar ./hdl.var <svi RTL
filekorišteni u dizajnu>
xrun +incdir+ -cdslib ./cds.lib –hdlvar ./hdl.var <svi RTL files
korišten u dizajnu>
4.3.1 Poznati problemi (Postavite pitanje)
Zaobilazno rješenje za Testbench
Korištenje sljedeće izjave za određivanje taktne frekvencije u testnoj platformi koju je generirao korisnik ili zadanoj testnoj platformi koju je generirao Libero SoC ne radi s Xceliumom.
uvijek @(SYSCLK)
#(SYSCLK_PERIOD / 2.0) SYSCLK <= !SYSCLK;
Izmijenite kako slijedi da biste pokrenuli simulaciju:
uvijek #(SYSCLK_PERIOD / 2.0) SYSCLK = ~SYSCLK;
Važno: Prevedene biblioteke za Xcelium ovise o platformi (tj. 64-bitne biblioteke nisu kompatibilne s 32-bitnom platformom i obrnuto).
Postsynth i post-layout simulacije koristeći MSS i SERDES
Tijekom izvođenja postsynth simulacija dizajna koji sadrže MSS blok ili post-layout simulacija dizajna koji koriste SERDES, BFM simulacije ne rade ako opcija –libmap nije navedena tijekom razrade. To je zato što se tijekom razrade MSS rješava iz radne biblioteke (zbog zadanog povezivanja i radne zbirke koja je postsynth/post-layout) gdje je to samo fiksna funkcija.
Naredba ncelab mora biti napisana kao što je prikazano u sljedećem bloku koda da bi se razriješio MSS blok iz prethodno kompilirane biblioteke SmartFusion2.
xmelab -libmap lib.map -libverbose -Poruka -pristup +rwc cfg1
i lib.map file mora biti kako slijedi:
konfiguracija cfg1;
dizajn ;
zadani popis popisa smartfusion2 ;
endconfig
Ovo mora razriješiti bilo koju ćeliju u biblioteci SmartFusion2 prije nego što pogleda radnu biblioteku, tj. postsynth/post-layout.
Opcija –libmap može se koristiti prema zadanim postavkama tijekom razrade za svaku simulaciju (presynth, postsynth i post-layout). Time se izbjegavaju problemi sa simulacijom koji nastaju zbog rješavanja instanci iz knjižnica.
xmelab: *F,INTERR: INTERNI IZUZETAK
Ova iznimka alata ncelab je upozorenje za dizajne koji sadrže FDDR u SmartFusion2 i IGLOO2
tijekom postsynth i post-layout simulacija pomoću opcije –libmap.
Važno: Ovaj problem je prijavljen Cadence timu za podršku (SAR 52113).
4.4 Sample Tcl i shell skripta files (Postavite pitanje)
Sljedeće files su konfiguracija filepotreban za postavljanje dizajna i shell skripte file za pokretanje Xcelium naredbi.
Cds.lib
DEFINIRAJTE smartfusion2 /scratch/krydor/tmpspace/users/me/nc-vlog64/SmartFusion2
DEFINE COREAHBLITE_LIB ./COREAHBLITE_LIB
DEFINE presynth ./presynth
Hdl.var
DEFINIRAJTE RAD presynth
DEFINE PROJECT_DIR /scratch/krydor/tmpspace/sqausers/me/3rd_party_simulators/Cadence/IGLOO2/
ENVM/M2GL050/envm_fic1_ser1_v/eNVM_fab_master
DEFINIRAJTE LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_addrdec.v => COREAHBLITE_LIB )
DEFINIRAJTE LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_defaultslavesm.v => COREAHBLITE_LIB )
DEFINIRAJTE LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_masterstagev => COREAHBLITE_LIB )
DEFINIRAJTE LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_slavearbiter.v => COREAHBLITE_LIB )
DEFINIRAJTE LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_slavestagev => COREAHBLITE_LIB )
DEFINIRAJTE LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_matrix2x16.v => COREAHBLITE_LIB )
DEFINIRAJTE LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite.v => COREAHBLITE_LIB )
DEFINIRAJTE LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB/CCC_0/SB_CCC_0_FCCC.v =>
presynth )
DEFINE LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreConfigMaster/
2.0.101/rtl/vlog/core/coreconfigmaster.v => presynth )
DEFINIRAJTE LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreConfigP/4.0.100/rtl/
vlog/core/coreconfigp.v => presynth )
DEFINIRAJTE LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreResetP/5.0.103/rtl/
vlog/core/coreresetp_pcie_hotreset.v => presynth )
DEFINIRAJTE LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreResetP/5.0.103/rtl/
vlog/core/coreresetp.v => presynth )
DEFINIRAJTE LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB/FABOSC_0/SB_FABOSC_0_OSC.v =>
presynth )
DEFINE LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB_HPMS/SB_HPMS.v => presynth)
DEFINE LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB/SB.v => presynth)
DEFINE LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/SERDES_IF_0/
SB_top_SERDES_IF_0_SERDES_IF.v => presynth )
DEFINE LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/SB_top.v => presynth)
DEFINE LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/testbench.v => presynth)
DEFINE LIB_MAP ($LIB_MAP, + => presynth)
Naredbe.csh
ncvlog +incdir+../../component/work/SB_top -cdslib ./cds.lib -hdlvar ./hdl.var -logfile
ncvlog.log -errormax 15 -update -linedebug
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_addrdec.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/
coreahblite_defaultslavesm.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_masterstaggodine
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_slavearbiter.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_slavestaggodine
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_matrix2x16.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite.v
../../component/work/SB/CCC_0/SB_CCC_0_FCCC.v
../../component/Actel/DirectCore/CoreConfigMaster/2.0.101/rtl/vlog/core/coreconfigmaster.v
../../component/Actel/DirectCore/CoreConfigP/4.0.100/rtl/vlog/core/coreconfigp.v
../../component/Actel/DirectCore/CoreResetP/5.0.103/rtl/vlog/core/coreresetp_pcie_hotreset.v
../../component/Actel/DirectCore/CoreResetP/5.0.103/rtl/vlog/core/coreresetp.v
../../component/work/SB/FABOSC_0/SB_FABOSC_0_OSC.v ../../component/work/SB_HPMS/SB_HPMS.v
../../component/work/SB/SB.v ../../component/work/SB_top/SERDES_IF_0/
SB_top_SERDES_IF_0_SERDES_IF.v
../../component/work/SB_top/SB_top.v ../../component/work/SB_top/testbench.v
ncelab -Poruka -cdslib ./cds.lib -hdlvar ./hdl.var
-rad presynth -logfile ncelab.log -errormax 15 -pristup +rwc -status presynth.testbench:modul
ncsim -Poruka -batch -cdslib ./cds.lib -hdlvar ./
hdl.var -logfile ncsim.log -errormax 15 -status presynth.testbench:module
4.5 Automatizacija (Microchip Prijava)
Sljedeća skripta file pretvara ModelSim run.do files u konfiguraciju filepotrebni za pokretanje simulacija pomoću Xceliuma.
Skripta File Korištenje
perl cadence_parser.pl presynth_run.do postsynth_run.do
postlayout_run.do Microsemi_Family
Lokacija_pretkompiliranih_biblioteka_kadence
Cadence_parser.pl
#!/usr/bin/perl -w
##################################################### ###############################################
###################
#Upotreba: perl questa_parser.pl presynth_run.do postsynth_run.do postlayout_run.do
Microsemi_Family Precompiled_Libraries_location#
##################################################### ###############################################
###################
koristiti POSIX;
koristiti strog;
moj ($presynth, $postsynth, $postlayout, $family, $lib_location) = @ARGV;
&questa_parser($presynth, $family, $lib_location);
&questa_parser($postsynth, $family, $lib_location);
&questa_parser($postlayout, $family, $lib_location);
sub questa_parser {
moj $ModelSim_run_do = $_[0];
moja $actel_family = $_[1];
moja $lib_location = $_[2];
moje $stanje;
if ( -e “$ModelSim_run_do” )
{
otvori uFILE,”$ModelSim_run_do”);
moj @ModelSim_run_do = <INFILE>;
moj $line;
if ( $ModelSim_run_do =~ m/(presynth)/)
{
`mkdir QUESTA_PRESYNTH`;
otvoren (OUTFILE,”>QUESTA_PRESYNTH/presynth_questa.do”);
$država = $1;
} elsif ( $ModelSim_run_do =~ m/(postsynth)/)
{
`mkdir QUESTA_POSTSYNTH`;
otvoren (OUTFILE,”>QUESTA_POSTSYNTH/postsynth_questa.do”);
$država = $1;
} elsif ($ModelSim_run_do =~ m/(postlayout)/)
{
`mkdir QUESTA_POSTLAYOUT`;
otvoren (OUTFILE,”>QUESTA_POSTLAYOUT/postlayout_questa.do”);
$država = $1;
} drugo
{
ispis “Pogrešni unosi dani file\n”;
print “#Upotreba: perl questa_parser.pl presynth_run.do postsynth_run.do postlayout_run.do
\”Lokacija_knjižnica\”\n”;
}
foreach $line (@ModelSim_run_do)
{
#Opće operacije
$linija =~ s/..\/dizajner.*simulacija\///g;
$line =~ s/$state/$state\_questa/g;
#ispisatiFILE “$line \n”;
if ($line =~ m/vmap\s+.*($actel_family)/)
{
ispisatiFILE “vmap $actel_family \”$lib_location\”\n”;
} elsif ($line =~ m/vmap\s+(.*._LIB)/)
{
$line =~ s/..\/component/..\/..\/component/g;
ispisatiFILE “$line \n”;
} elsif ($line =~ m/vsim/)
{
$line =~ s/vsim/vsim -novopt/g;
ispisatiFILE “$line \n”;
} drugo
{
ispisatiFILE “$line \n”;
}
}
Zatvara se uFILE);
zatvori (OUTFILE);
} inače {
print “$ModelSim_run_do ne postoji. Ponovno pokreni simulaciju \n”;
}
}
Siemens QuestaSim Setup/ModelSim Setup (Postavite pitanje)
Run.do files, koje je generirao Libero SoC za simulacije korištenjem ModelSim Microsemi Editions, može se koristiti za simulacije korištenjem QuestaSim/ModelSim SE/DE/PE uz jednu promjenu. U ModelSim ME/ModelSim Pro ME run.do file, potrebno je izmijeniti lokaciju unaprijed kompiliranih knjižnica.
Važno:
Prema zadanim postavkama, alat za simulaciju osim ModelSim Pro ME izvodi optimizaciju dizajna tijekom simulacije koja može utjecati na vidljivost artefakata simulacije kao što su objekti dizajna i ulazni poticaji.
Ovo je obično korisno u smanjenju vremena izvođenja simulacije za složene simulacije, korištenjem detaljnih testnih stolova za samoprovjeru. Međutim, zadane optimizacije možda neće biti prikladne za sve simulacije, posebno u slučajevima kada očekujete grafički pregled rezultata simulacije pomoću valnog prozora.
Da biste riješili probleme uzrokovane ovom optimizacijom, morate dodati odgovarajuće naredbe i povezane argumente tijekom simulacije kako biste vratili vidljivost u dizajn. Za naredbe specifične za alat, pogledajte dokumentaciju simulatora u uporabi.
5.1 Varijable okruženja (Postavite pitanje)
Slijede potrebne varijable okoline.
- LM_LICENSE_FILE: mora sadržavati put do licence file.
- MODEL_TECH: mora identificirati put do lokacije matičnog direktorija QuestaSim instalacije.
- PATH: mora ukazivati na izvršnu lokaciju na koju ukazuje MODEL_TECH.
5.2 Pretvaranje run.do za Mentor QuestaSim (Postavite pitanje)
Run.do filekoje je generirao Libero SoC za simulacije pomoću ModelSim Microsemi Editions se mogu koristiti za simulacije pomoću QuestaSim/ModelSim_SE s jednom promjenom.
Važno: Sve dizajni koji se simuliraju korištenjem QuestaSima moraju uključivati -novopt
opciju zajedno s naredbom vsim u skripti run.do files.
5.3 Preuzmite kompiliranu biblioteku (Postavite pitanje)
Preuzmite biblioteke za Mentor Graphics QuestaSim od tvrtke Microsemi webmjesto.
Postavljanje Synopsys VCS (Postavite pitanje)
Tok koji preporučuje Microsemi oslanja se na tok Elaborate and Compile u VCS-u. Ovaj dokument uključuje skriptu file koji koristi skriptu run.do files generira Libero SoC i generira postavke filepotreban za VCS simulaciju. Skripta file koristi run.do file učiniti sljedeće.
- Napravite mapiranje knjižnice file, što se radi pomoću synopsys_sim.setup file koji se nalazi u istom direktoriju gdje se izvodi VCS simulacija.
- Stvorite skriptu ljuske file razraditi i sastaviti svoj dizajn koristeći VCS.
6.1 Varijable okruženja (Postavite pitanje)
Postavite odgovarajuće varijable okruženja za VCS na temelju vaših postavki. Varijable okruženja potrebne prema VCS dokumentaciji su:
- LM_LICENSE_FILE: mora sadržavati pokazivač na licencni poslužitelj.
- VCS_HOME: mora ukazivati na lokaciju matičnog direktorija VCS instalacije.
- PATH: mora sadržavati pokazivač na bin direktorij ispod VCS_HOME direktorija.
6.2 Preuzmite kompiliranu biblioteku (Postavite pitanje)
Preuzmite biblioteke za Synopsys VCS s tvrtke Microsemi webmjesto.
6.3 Skripta VCS simulacije File (Postavite pitanje)
Nakon postavljanja VCS-a i generiranja dizajna i različitih run.do files Libero SoC, morate:
- Napravite mapiranje knjižnice file synopsys_sim.setup; ovaj file sadrži pokazivače na lokaciju svih biblioteka koje će dizajn koristiti.
Važno: file naziv se ne smije mijenjati i mora se nalaziti u istom direktoriju u kojem se izvodi simulacija. Evo jednog bivšegample za takav file za simulaciju predsinteze.
RAD > GREŠKA
SmartFusion2 :
presynth : ./presynth
ZADANO : ./rad - Razradite drugačiji dizajn files, uključujući testni stol, koristeći naredbu vlogan u VCS-u. Ove naredbe mogu biti uključene u skriptu ljuske file. Slijedi bivšiample naredbi koje su potrebne za razradu dizajna definiranog u rtl.v s njegovim ispitnim stolom definiranim u
ispitni stol.v.
vlogan +v2k -rad presynth rtl.v
vlogan +v2k -work presynth testbench.v - Kompajlirajte dizajn koristeći VCS pomoću sljedeće naredbe.
vcs –sim_res=1fs presynth.testbench
Napomena: The vremenska rezolucija simulacije mora biti postavljena na 1f za ispravnu funkcionalnu simulaciju. - Nakon što je dizajn sastavljen, pokrenite simulaciju pomoću sljedeće naredbe.
./simv - Za back-notated simulaciju, VCS naredba mora biti kao što je prikazano u sljedećem bloku koda.
vcs postlayout.testbench –sim_res=1fs –sdf max:.<DUT instanca
ime>:<sdf file put> –gui –l postlayout.log
6.4 Ograničenja/iznimke (Postavite pitanje)
Slijede ograničenja/iznimke postavljanja Synopsys VCS.
- VCS simulacije mogu se izvoditi samo za Verilog projekte Libero SoC-a. VCS simulator ima stroge VHDL jezične zahtjeve koje ne ispunjava Libero SoC automatski generirani VHDL files.
- Morate imati naredbu $finish u Verilog testbenchu da biste zaustavili simulaciju kad god želite.
Važno: Kada simulacije se izvode u GUI modu, vrijeme izvođenja može se odrediti u GUI.
6.5 Sample Tcl i Shell Script Files (Postavite pitanje)
Sljedeći Perl automatizira generiranje synopsys_sim.setup file kao i odgovarajuća skripta ljuske filepotrebni za razradu, kompilaciju i simulaciju dizajna.
Ako dizajn koristi MSS, kopirajte test.vec file koji se nalazi u mapi simulacije Libero SoC projekta u VCS mapu simulacije. Sljedeći odjeljci sadrže sample run.do filekoje je generirao Libero SoC, uključujući odgovarajuće mapiranje knjižnice i skriptu ljuske filepotreban za VCS simulaciju.
6.5.1 Predsinteza (Postavite pitanje)
Presynth_run.do
tiho postavite ACTELLIBNAME SmartFusion2
tiho postavite PROJECT_DIR “/sqa/users/me/VCS_Tests/Test_DFF”
ako {[file postoji presynth/_info]} {
echo “INFO: Biblioteka simulacije presynth već postoji”
} inače {
vlib presynth
}
vmap presynth presynth
vmap SmartFusion2 “/captures/lin/11_0_0_23_11prod/lib/ModelSim/precompiled/vlog/smartfusion2”
vlog -work presynth “${PROJECT_DIR}/component/work/SD1/SD1.v”
vlog “+incdir+${PROJECT_DIR}/stimulus” -work presynth “${PROJECT_DIR}/stimulus/SD1_TB1.v”
vsim -L SmartFusion2 -L presynth -t 1fs presynth.SD1_TB1
dodaj val /SD1_TB1/*
dodaj log -r /*
radi 1000ns
presynth_main.csh
#!/bin/csh -f
postavite PROJECT_DIR = “/sqa/users/Me/VCS_Tests/Test_DFF”
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k -work presynth “${PROJECT_DIR}/component/
rad/SD1/SD1.v”
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k “+incdir+${PROJECT_DIR}/stimulus” -rad
presynth “${PROJECT_DIR}/stimulus/SD1_TB1.v”
/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs presynth.SD1_TB1 -l compile.log
./simv -l run.log
Synopsys_sim.setup
RAD > ZADANO
SmartFusion2 : /VCS/SmartFusion2
presynth : ./presynth
ZADANO : ./rad
6.5.2 Post-sinteza (Postavite pitanje)
postsynth_run.do
tiho postavite ACTELLIBNAME SmartFusion2
tiho postavite PROJECT_DIR “/sqa/users/Me/VCS_Tests/Test_DFF”
ako {[file postoji postsynth/_info]} {
echo “INFO: Biblioteka simulacije postsynth već postoji”
} inače {
vlib postsynth
}
vmap postsynth postsynth
vmap SmartFusion2 “//idm/captures/pc/11_0_1_12_g4x/Designer/lib/ModelSim/precompiled/vlog/
SmartFusion2”
vlog -work postsynth “${PROJECT_DIR}/synthesis/SD1.v”
vlog “+incdir+${PROJECT_DIR}/stimulus” -work postsynth “${PROJECT_DIR}/stimulus/SD1_TB1.v”
vsim -L SmartFusion2 -L postsynth -t 1fs postsynth.SD1_TB1
dodaj val /SD1_TB1/*
dodaj log -r /*
radi 1000ns
zapisnik SD1_TB1/*
Izlaz
Postsynth_main.csh
#!/bin/csh -f
postavite PROJECT_DIR = “/sqa/users/Me/VCS_Tests/Test_DFF”
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k -work postsynth “${PROJECT_DIR}/synthesis/
SD1.v”
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k “+incdir+${PROJECT_DIR}/stimulus” -rad
postsynth “${PROJECT_DIR}/stimulus/SD1_TB1.v”
/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postsynth.SD1_TB1 -l compile.log
./simv -l run.log
Synopsys_sim.setup
RAD > ZADANO
SmartFusion2 : /VCS/SmartFusion2
postsynth : ./postsynth
ZADANO : ./rad
6.5.3 Postizgled (Postavite pitanje)
postlayout_run.do
tiho postavite ACTELLIBNAME SmartFusion2
tiho postavite PROJECT_DIR “E:/ModelSim_Work/Test_DFF”
ako {[file postoji ../designer/SD1/simulation/postlayout/_info]} {
echo “INFO: Biblioteka simulacija ../designer/SD1/simulation/postlayout već postoji”
} inače {
vlib ../designer/SD1/simulation/postlayout
}
vmap postlayout ../designer/SD1/simulation/postlayout
vmap SmartFusion2 “//idm/captures/pc/11_0_1_12_g4x/Designer/lib/ModelSim/precompiled/vlog/
SmartFusion2”
vlog -rad postlayout “${PROJECT_DIR}/designer/SD1/SD1_ba.v”
vlog “+incdir+${PROJECT_DIR}/stimulus” -radni postlayout “${PROJECT_DIR}/stimulus/SD1_TB1.v”
vsim -L SmartFusion2 -L postlayout -t 1fs -sdfmax /SD1_0=${PROJECT_DIR}/designer/SD1/
SD1_ba.sdf postlayout.SD1_TB1
dodaj val /SD1_TB1/*
dodaj log -r /*
radi 1000ns
Postlayout_main.csh
#!/bin/csh -f
postavite PROJECT_DIR = “/VCS_Testovi/Test_DFF”
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k -postlayout rada “${PROJECT_DIR}/
dizajner/SD1/SD1_ba.v”
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k “+incdir+${PROJECT_DIR}/stimulus” -rad
postlayout “${PROJECT_DIR}/stimulus/SD1_TB1.v”
/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postlayout.SD1_TB1 -sdf
max:SD1_TB1.SD1_0:${PROJECT_DIR}/designer/SD1/SD1_ba.sdf -l compile.log
./simv -l run.log
Synopsys_sim.setup
RAD > ZADANO
SmartFusion2 : /VCS/SmartFusion2
postlayout : ./postlayout
ZADANO: ./workVCS
6.6 Automatizacija (Postavite pitanje)
Tijek se može automatizirati pomoću sljedeće Perl skripte file za pretvaranje ModelSim run.do files u VCS kompatibilnu shell skriptu files, stvorite odgovarajuće direktorije unutar direktorija simulacije Libero SoC-a, a zatim pokrenite simulacije.
Pokrenite skriptu file koristeći sljedeću sintaksu.
perl vcs_parse.pl presynth_run.do postsynth_run.do postlayout_run.do
Vcs_parse_pl
#!/usr/bin/perl -w
##################################################### ##############################
#
#Upotreba: perl vcs_parse.pl presynth_run.do postsynth_run.do postlayout_run.do
#
##################################################### ###############################
moj ($presynth, $postsynth, $postlayout) = @ARGV;
if(system(“mkdir VCS_Presynth”)) {print “mkdir nije uspio:\n”;}
if(system(“mkdir VCS_Postsynth”)) {print “mkdir nije uspio:\n”;}
if(system(“mkdir VCS_Postlayout”)) {print “mkdir nije uspio:\n”;}
chdir(VCS_Presynth);
`cp ../$ARGV[0] .` ;
&parse_do($presynth,”presynth”);
chdir (“../”);
chdir(VCS_Postsynth);
`cp ../$ARGV[1] .` ;
&parse_do($postsynth,”postsynth”);
chdir (“../”);
chdir(VCS_Postlayout);
`cp ../$ARGV[2] .` ;
&parse_do($postlayout,”postlayout”);
chdir (“../”);
sub parse_do {
moj $vlog = “/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k” ;
moj %LIB = ();
moj $file = $_[0] ;
moje $stanje = $_[1];
otvori uFILE,”$file”) || die “Ne mogu otvoriti File Razlog bi mogao biti:$!”;
if ($state eq “presynth”)
{
open(OUT1,”>presynth_main.csh”) || die “Ne mogu stvoriti naredbu File Razlog bi mogao biti:$!”;
}
elsif ($state eq “postsynth”)
{
open(OUT1,”>postsynth_main.csh”) || die “Ne mogu stvoriti naredbu File Razlog bi mogao biti:$!”;
}
elsif ($state eq “postlayout”)
{
open(OUT1,”>postlayout_main.csh”) || die “Ne mogu stvoriti naredbu File Razlog bi mogao biti:$!”;
}
drugo
{
print “Stanje simulacije nedostaje \n” ;
}
open(OUT2,”>synopsys_sim.setup”) || die “Ne mogu stvoriti naredbu File Razlog bi mogao biti:$!”;
# .csh file
ispis OUT1 “#!/bin/csh -f\n\n\n” ;
#POSTAVITI FILE
print OUT2 “WORK > DEFAULT\n” ;
ispis OUT2 “SmartFusion2 : /sqa/users/Aditya/VCS/SmartFusion2\n” ;
dok je ($line = <INFILE>)
{
Postavljanje Synopsys VCS
if ($line =~ m/tiho postavljen PROJECT_DIR\s+\”(.*?)\”/)
{
print OUT1 “set PROJECT_DIR = \”$1\”\n\n\n” ;
}
elsif ( $line =~ m/vlog.*\.v\”/ )
{
if ($line =~ m/\s+(\w*?)\_LIB/)
{
#print “\$1 =$1 \n” ;
$temp = “$1″.”_LIB”;
#print “Temp = $temp \n” ;
$LIB{$temp}++;
}
chomp($line);
$line =~ s/^vlog/$vlog/ ;
$linija =~ s/ //g;
ispis OUT1 “$line\n”;
}
elsif ( ($line =~ m/vsim.*presynth\.(.*)/) || ($line =~ m/vsim.*postsynth\.(.*)/) || ($line
=~ m/vsim.*postlayout\.(.*)/) )
{
$tb = 1 $;
$tb =~ s/ //g;
chomp($tb);
#print “Naziv TB: $tb \n”;
if ( $line =~ m/sdf(.*)\.sdf/)
{
chomp($line);
$linija = $1;
#print “LINE : $line \n” ;
if ($line =~ m/max/)
{
$linija =~ s/max \/// ;
$linija =~ s/=/:/;
ispis OUT1 “\n\n/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postlayout.$tb -sdf
max:$tb.$line.sdf -l compile.log\n” ;
}
elsif ($line =~ m/min/)
{
$linija =~ s/min \/// ;
$linija =~ s/=/:/;
ispis OUT1 “\n\n/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postlayout.$tb -sdf
min:$tb.$line.sdf -l compile.log\n” ;
}
elsif ($line =~ m/typ/)
{
$linija =~ s/tip \/// ;
$linija =~ s/=/:/;
ispis OUT1 “\n\n/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postlayout.$tb -sdf
tip:$tb.$line.sdf -l compile.log\n” ;
}
#-sdfmax /M3_FIC32_0=${PROJECT_DIR}/designer/M3_FIC32/M3_FIC32_ba.sdf — ModelSim SDF format
#$sdf = “-sdf max:testbench.M3_FIC32_0:${PROJECT_DIR}/designer/M3_FIC32/M3_FIC32_ba.sdf”; -VCS
SDF format
}
}
}
ispisati
IZLAZ1 “\n\n”
;
if
( $state eq “presynth”
)
{
ispisati
OUT2 “presynth
: ./presynth\n”
;
ispisati
OUT1 “/cad_design/tools/vcs.dir/E-2011.03/bin/vcs
-sim_res=1fs presynth.$tb -l
compile.log\n”
;
}
elsif
( $state eq “postsynth”
)
{
ispisati
OUT2 “postsynth
: ./postsynth\n”
;
ispisati
OUT1 “/cad_design/tools/vcs.dir/E-2011.03/bin/vcs
-sim_res=1fs postsynth.$tb -l
compile.log\n”
;
}
elsif
( $state eq “postlayout”
)
{
print OUT2 “postlayout : ./postlayout\n” ;
}
drugo
{
print “Stanje simulacije nedostaje \n” ;
}
foreach $i (ključevi %LIB)
{
#print “Ključ: $i Vrijednost: $LIB{$i} \n” ;
ispis OUT2 “$i : ./$i\n” ;
}
ispis OUT1 “\n\n” ;
ispis OUT1 “./simv -l run.log\n” ;
print OUT2 “DEFAULT : ./work\n” ;
Zatvara se uFILE;
zatvoriti OUT1;
zatvoriti OUT2;
}
Povijest revizija (Microchip Prijava
Povijest revizija opisuje promjene koje su implementirane u dokumentu. Promjene
navedeni su po reviziji, počevši od najnovije publikacije.
| Revizija | Datum | Opis |
| A | 12/2023 | U ovoj reviziji napravljene su sljedeće izmjene: • Dokument pretvoren u Microchip predložak. Početna revizija. • Ažurirani odjeljak 5. Siemens QuestaSim Setup/ModelSim Setup uključuje novu napomenu koja objašnjava utjecaj na vidljivost tijekom simulacije i optimizacije. |
Microchip FPGA podrška
Microchip FPGA grupa proizvoda podupire svoje proizvode raznim uslugama podrške, uključujući Službu za korisnike, Centar za tehničku podršku za korisnike, webmjestu i prodajnim uredima diljem svijeta.
Korisnicima se predlaže da posjete Microchipove online resurse prije kontaktiranja podrške jer je vrlo vjerojatno da je na njihove upite već odgovoreno.
Kontaktirajte Centar za tehničku podršku putem webmjesto na www.microchip.com/support. Navedite broj dijela FPGA uređaja, odaberite odgovarajuću kategoriju slučaja i prenesite dizajn files tijekom izrade slučaja tehničke podrške.
Obratite se korisničkoj službi za netehničku podršku proizvoda, kao što su cijene proizvoda, nadogradnje proizvoda, ažurirane informacije, status narudžbe i autorizacija.
- Iz Sjeverne Amerike nazovite 800.262.1060
- Iz ostatka svijeta nazovite 650.318.4460
- Faks, s bilo kojeg mjesta u svijetu, 650.318.8044
Podaci o mikročipu
Microchip Webmjesto
Microchip pruža online podršku putem našeg webmjesto na www.microchip.com/. Ovaj webmjesto se koristi za izradu filei informacije koje su lako dostupne kupcima. Neki od dostupnih sadržaja uključuju:
- Podrška za proizvode – Tehnički listovi i pogreške, bilješke o aplikaciji i sampprogrami, resursi za dizajn, korisnički vodiči i dokumenti za hardversku podršku, najnovija izdanja softvera i arhivirani softver
- Opća tehnička podrška – često postavljana pitanja (FAQ), zahtjevi za tehničku podršku, online grupe za raspravu, popis članova Microchipovog partnerskog programa za dizajn
- Poslovanje Microchipa – vodiči za odabir proizvoda i narudžbe, najnovija Microchipova priopćenja za javnost, popis seminara i događaja, popisi Microchipovih prodajnih ureda, distributera i predstavnika tvornice
Usluga obavijesti o promjeni proizvoda
Microchipova usluga obavješćivanja o promjeni proizvoda pomaže korisnicima da budu u toku s Microchipovim proizvodima. Pretplatnici će primiti obavijest e-poštom kad god postoje promjene, ažuriranja, revizije ili pogreške vezane uz određenu obitelj proizvoda ili razvojni alat od interesa.
Za registraciju idite na www.microchip.com/pcn i slijedite upute za registraciju.
Korisnička podrška
Korisnici Microchip proizvoda mogu dobiti pomoć kroz nekoliko kanala:
- Distributer ili zastupnik
- Lokalni prodajni ured
- Inženjer za ugrađena rješenja (ESE)
- Tehnička podrška
Korisnici bi trebali kontaktirati svog distributera, predstavnika ili ESE za podršku. Lokalni prodajni uredi također su dostupni za pomoć kupcima. Popis prodajnih ureda i lokacija uključen je u ovaj dokument.
Tehnička podrška dostupna je putem webstranica na: www.microchip.com/support
Značajka zaštite koda Microchip uređaja
Imajte na umu sljedeće pojedinosti značajke zaštite koda na Microchip proizvodima:
- Microchip proizvodi zadovoljavaju specifikacije sadržane u njihovom posebnom Microchip podatkovnom listu.
- Microchip vjeruje da je njegova obitelj proizvoda sigurna kada se koristi na predviđeni način, unutar radnih specifikacija i pod normalnim uvjetima.
- Microchip cijeni i agresivno štiti svoja prava intelektualnog vlasništva. Pokušaji kršenja značajki zaštite koda Microchipovih proizvoda strogo su zabranjeni i mogu predstavljati kršenje Zakona o autorskim pravima u digitalnom tisućljeću.
- Niti Microchip niti bilo koji drugi proizvođač poluvodiča ne može jamčiti sigurnost svog koda. Zaštita kodom ne znači da jamčimo da je proizvod "neslomljiv".
Zaštita koda stalno se razvija. Microchip je predan stalnom poboljšanju značajki zaštite koda naših proizvoda.
Pravna obavijest
Ova publikacija i informacije u njoj mogu se koristiti samo s Microchip proizvodima, uključujući dizajn, testiranje i integraciju Microchip proizvoda s vašom aplikacijom. Korištenje ovih informacija na bilo koji drugi način krši ove uvjete. Informacije o aplikacijama uređaja daju se samo radi vaše udobnosti i mogu biti zamijenjene ažuriranjima. Vaša je odgovornost osigurati da vaša aplikacija zadovoljava vaše specifikacije. Obratite se svom lokalnom Microchipovom prodajnom uredu za dodatnu podršku ili potražite dodatnu podršku na www.microchip.com/en-us/support/design-help/client-support-services.
OVE INFORMACIJE PRUŽA MICROCHIP "KAKVE JESU". MICROCHIP NE DAJE NIKAKVA IZJAVA ILI JAMSTVA BILO KOJE VRSTE, BILO IZRIČITA ILI POSREDNA, PISMENA ILI USMENA, ZAKONSKA ILI DRUGAČA, U VEZI S INFORMACIJAMA, UKLJUČUJUĆI, ALI NE OGRANIČAVAJUĆI SE NA, BILO KOJA POSREDNA JAMSTVA NEKRŠENJA, PRIKLADNOST ZA PRODAJU I PRIKLADNOST ZA ODREĐENU NAMJENU ILI JAMSTVA VEZANA UZ NJEGOVO STANJE, KVALITETU ILI IZVEDBU.
MICROCHIP NI U KOJEM SLUČAJU NEĆE BITI ODGOVORAN ZA BILO KOJI NEIZRAVNI, POSEBNI, KAZNENI, SLUČAJNI ILI POSLJEDIČNI GUBITAK, ŠTETU, TROŠAK ILI IZDAK BILO KOJE VRSTE BILO KOJE VRSTE U VEZI S INFORMACIJAMA ILI NJIHOVIM KORIŠTENJEM, KAKO BILO UZROKOVANO, ČAK I AKO MICROCHIP JE OBAVIJEŠTEN O MOGUĆNOSTI ILI SU ŠTETE PREDVIĐENE. U NAJVEĆOJ MJERI DOPUŠTENOJ ZAKONOM, UKUPNA ODGOVORNOST MICROCHIPA ZA SVE ZAHTJEVE NA BILO KOJI NAČIN VEZANE S INFORMACIJAMA ILI NJIHOVIM KORIŠTENJEM NEĆE PRELAZITI IZNOS NAKNADA, AKO IH POSTOJE, KOJE STE PLATILI IZRAVNO MICROCHIPU ZA INFORMACIJE.
Korištenje Microchip uređaja u aplikacijama za održavanje života i/ili sigurnost u potpunosti je na rizik kupca, a kupac se slaže da će braniti, obeštetiti i zaštititi Microchip od bilo koje štete, potraživanja, tužbi ili troškova proizašlih iz takve upotrebe. Nikakve licence se ne prenose, implicitno ili na neki drugi način, pod bilo kojim Microchipovim pravima intelektualnog vlasništva osim ako nije drugačije navedeno.
Zaštitni znakovi
Naziv i logotip Microchipa, logotip Microchipa, Adaptec, AVR, AVR logotip, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkMD, maXStylus, maXTouch, MediaLB, megaAVR, Microsemi, Microsemi logo, MOST, MOST logo, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, PIC32 logo, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, SST Logo, SuperFlash, Symmetricom , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron i XMEGA registrirani su zaštitni znakovi tvrtke Microchip Technology Incorporated u SAD-u i drugim zemljama.
AgileSwitch, APT, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed Control, HyperLight Load, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, ProASIC Plus logo, Quiet-Wire, SmartFusion, SyncWorld, Temux, TimeCesium, TimeHub, TimePictra, TimeProvider, TrueTime i ZL registrirani su zaštitni znaci Microchip Technology Incorporated u SAD-u
Suzbijanje susjednih ključeva, AKS, Analog-for-the-Digital Age, Bilo koji kondenzator, AnyIn, AnyOut, Augmented Switching, BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoController, dsPICDEM, dsPICDEM.net, Dynamic Average Matching , DAM, ECAN, Espresso T1S, EtherGREEN, GridTime, IdealBridge, In-Circuit Serial Programming, ICSP, INICnet, Intelligent Paralleling, IntelliMOS, Inter-Chip Connectivity, JitterBlocker, Knob-on-Display, KoD, maxCrypto, maxView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB Certified logo, MPLIB, MPLINK, MultiTRAK, NetDetach, Omniscient Code Generation, PICDEM, PICDEM.net,
PICkit, PICtail, PowerSmart, PureSilicon, QMatrix, REAL ICE, Ripple Blocker, RTAX, RTG4, SAMICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher,
SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance, Trusted Time, TSHARC, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect i ZENA zaštitni su znaci tvrtke Microchip Technology Incorporated
u SAD-u i drugim zemljama.
SQTP je servisni znak tvrtke Microchip Technology Incorporated u SAD-u
Adaptec logo, Frequency on Demand, Silicon Storage Technology i Symmcom registrirani su zaštitni znakovi tvrtke Microchip Technology Inc. u drugim zemljama.
GestIC je registrirani zaštitni znak Microchip Technology Germany II GmbH & Co. KG, podružnice Microchip Technology Inc., u drugim zemljama.
Svi ostali ovdje spomenuti zaštitni znakovi vlasništvo su svojih odgovarajućih tvrtki.
© 2023, Microchip Technology Incorporated i njegove podružnice. Sva prava pridržana.
ISBN: 978-1-6683-3694-6
Sustav upravljanja kvalitetom
Za informacije o Microchipovim sustavima upravljanja kvalitetom, posjetite www.microchip.com/kvaliteta.
| AMERIKA | AZIJA/PACIFIK | AZIJA/PACIFIK | EUROPA |
| Korporacijski ured 2355 West Chandler Blvd. Chandler, AZ 85224-6199 Tel: 480-792-7200 Faks: 480-792-7277 Tehnička podrška: www.microchip.com/support Web Adresa: www.microchip.com Atlanta Duluth, GA Tel: 678-957-9614 Faks: 678-957-1455 Austin, Teksas Tel: 512-257-3370 Boston Westborough, MA Tel: 774-760-0087 Faks: 774-760-0088 Chicago Itasca, IL Tel: 630-285-0071 Faks: 630-285-0075 Dallas Addison, Teksas Tel: 972-818-7423 Faks: 972-818-2924 Detroit Novi, MI Tel: 248-848-4000 Houston, Teksas Tel: 281-894-5983 Indianapolis Noblesville, IN Tel: 317-773-8323 Faks: 317-773-5453 Tel: 317-536-2380 Los Angeles Mission Viejo, CA Tel: 949-462-9523 Faks: 949-462-9608 Tel: 951-273-7800 Raleigh, NC Tel: 919-844-7510 New York, NY Tel: 631-435-6000 San Jose, CA Tel: 408-735-9110 Tel: 408-436-4270 Kanada – Toronto Tel: 905-695-1980 Faks: 905-695-2078 |
Australija – Sydney Tel: 61-2-9868-6733 Kina – Peking Tel: 86-10-8569-7000 Kina – Chengdu Tel: 86-28-8665-5511 Kina – Chongqing Tel: 86-23-8980-9588 Kina – Dongguan Tel: 86-769-8702-9880 Kina – Guangzhou Tel: 86-20-8755-8029 Kina – Hangzhou Tel: 86-571-8792-8115 Kina – Hong Kong SAR Tel: 852-2943-5100 Kina – Nanjing Tel: 86-25-8473-2460 Kina – Qingdao Tel: 86-532-8502-7355 Kina – Šangaj Tel: 86-21-3326-8000 Kina – Shenyang Tel: 86-24-2334-2829 Kina – Shenzhen Tel: 86-755-8864-2200 Kina – Suzhou Tel: 86-186-6233-1526 Kina – Wuhan Tel: 86-27-5980-5300 Kina – Xian Tel: 86-29-8833-7252 Kina – Xiamen Tel: 86-592-2388138 Kina – Zhuhai Tel: 86-756-3210040 |
Indija – Bangalore Tel: 91-80-3090-4444 Indija – New Delhi Tel: 91-11-4160-8631 Indija - Puna Tel: 91-20-4121-0141 Japan – Osaka Tel: 81-6-6152-7160 Japan – Tokio Tel: 81-3-6880-3770 Koreja – Daegu Tel: 82-53-744-4301 Koreja – Seul Tel: 82-2-554-7200 Malezija – Kuala Lumpur Tel: 60-3-7651-7906 Malezija – Penang Tel: 60-4-227-8870 Filipini – Manila Tel: 63-2-634-9065 Singapur Tel: 65-6334-8870 Tajvan – Hsin Chu Tel: 886-3-577-8366 Tajvan – Kaohsiung Tel: 886-7-213-7830 Tajvan – Taipei Tel: 886-2-2508-8600 Tajland – Bangkok Tel: 66-2-694-1351 Vijetnam – Ho Chi Minh Tel: 84-28-5448-2100 |
Austrija – Wels Tel: 43-7242-2244-39 Faks: 43-7242-2244-393 Danska – Kopenhagen Tel: 45-4485-5910 Faks: 45-4485-2829 Finska – Espoo Tel: 358-9-4520-820 Francuska – Pariz Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Njemačka – Garching Tel: 49-8931-9700 Njemačka – Haan Tel: 49-2129-3766400 Njemačka – Heilbronn Tel: 49-7131-72400 Njemačka – Karlsruhe Tel: 49-721-625370 Njemačka – München Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Njemačka – Rosenheim Tel: 49-8031-354-560 Izrael – Ra'anana Tel: 972-9-744-7705 Italija – Milano Tel: 39-0331-742611 Faks: 39-0331-466781 Italija – Padova Tel: 39-049-7625286 Nizozemska – Drunen Tel: 31-416-690399 Faks: 31-416-690340 Norveška – Trondheim Tel: 47-72884388 Poljska – Varšava Tel: 48-22-3325737 Rumunjska – Bukurešt Tel: 40-21-407-87-50 Španjolska – Madrid Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 Švedska – Gothenberg Tel: 46-31-704-60-40 Švedska – Stockholm Tel: 46-8-5090-4654 Velika Britanija – Wokingham Tel: 44-118-921-5800 Faks: 44-118-921-5820 |
© 2023 Microchip Technology Inc. i njegove podružnice
DS50003627A –
Dokumenti / Resursi
 |
MICROCHIP Libero SoC simulacijski softver [pdf] Korisnički priručnik DS50003627A, Softver knjižnice simulacije Libero SoC, Softver biblioteke SoC simulacije, Softver biblioteke simulacije, Softver knjižnice, Softver |
