logo MICROCHIP Simulasi SoC Libero
Petunjuk Pengaturan Perpustakaan

Isi bersembunyi
1 Perkenalan
2 Integrasi SoC Libero
3 Pengaturan Aldec untuk Active-HDL dan Riviera-Pro (Ajukan Pertanyaan)
4 Pengaturan Cadence Incisive (Ajukan Pertanyaan)
5 Pengaturan Cadence Xcelium (Login Microchip)
6 Pengaturan Siemens QuestaSim/Pengaturan ModelSim (Ajukan Pertanyaan)
7 Pengaturan Synopsys VCS (Ajukan Pertanyaan)
8 Riwayat Revisi (Login Microchip)
9 Dokumen / Sumber Daya
9.1 Referensi
10 Posting Terkait

Perkenalan

(Ajukan Pertanyaan)

Tujuan dari dokumen ini adalah untuk menjelaskan prosedur untuk menyiapkan lingkungan simulasi menggunakan proyek Libero SoC sebagai input. Dokumentasi ini sesuai dengan pustaka yang telah dikompilasi sebelumnya yang disediakan untuk digunakan dengan Libero SoC v11.9 dan rilis perangkat lunak yang lebih baru. Pustaka yang disediakan dikompilasi untuk Verilog. Pengguna VHDL memerlukan lisensi yang memungkinkan simulasi mode campuran.
Pustaka simulasi yang dikompilasi tersedia untuk alat-alat berikut:

  • Aldec Aktif-HDL
  • Aldec Riviera-PRO
  • Cadence Incisive Enterprise dan Xcelium
  • Siemens QuestaSim
  • Sinopsis VCS

Untuk meminta perpustakaan untuk simulator yang berbeda, hubungi Dukungan Teknis Microchip.

Integrasi SoC Libero

(Ajukan Pertanyaan)

Libero SoC mendukung simulasi menggunakan ModelSim ME dengan menghasilkan run.do file. Ini file digunakan oleh ModelSim ME/ModelSim Pro ME untuk menyiapkan dan menjalankan simulasi. Untuk menggunakan alat simulasi lainnya, Anda dapat membuat ModelSim ME/ModelSim Pro ME run.do dan memodifikasi skrip Tcl file untuk menggunakan perintah yang kompatibel dengan simulator Anda.
1.1 SoC Libero Tcl File Generasi (Ajukan Pertanyaan)
Setelah membuat dan menghasilkan desain di Libero SoC, jalankan simulasi ModelSim ME/ModelSim Pro ME di bawah semua fase desain (presynth, postsynth, dan post-layout). Langkah ini menghasilkan run.do file untuk ModelSim ME/ModelSim Pro ME untuk setiap fase desain.
Perangkat Lunak Perpustakaan Simulasi SoC MICROCHIP Libero - ikon Penting: Setelah memulai setiap simulasi, ganti nama run.do yang dibuat secara otomatis file di bawah direktori simulasi untuk mencegah Libero SoC menimpa itu fileMisalnyaample, itu files dapat diubah namanya menjadi presynth_run.do, postsynth_run.do dan postlayout_run.do.

Pengaturan Aldec untuk Active-HDL dan Riviera-Pro (Ajukan Pertanyaan)

Lari.lakukan file yang digunakan oleh ModelSim ME/ModelSim Pro ME dapat dimodifikasi dan digunakan untuk simulasi menggunakan simulator Aldec.
2.1 Variabel Lingkungan (Ajukan Pertanyaan)
Tetapkan variabel lingkungan Anda ke lisensi Anda file lokasi:
LM_LISENSI_FILE: harus menyertakan penunjuk ke server lisensi.
2.2 Unduh Pustaka yang Dikompilasi (Ajukan Pertanyaan)
Unduh pustaka untuk Aldec Active-HDL dan Aldec Riviera-PRO dari Microchip weblokasi.
2.3 Mengonversi run.do untuk simulasi Aldec (Ajukan Pertanyaan)
Lari.lakukan files yang dihasilkan oleh Libero SoC untuk simulasi menggunakan alat Active-HDL dan Riviera-Pro dapat digunakan untuk simulasi menggunakan Active-HDL dan Riviera-Pro dengan satu perubahan. Tabel berikut mencantumkan perintah setara Aldec untuk dimodifikasi dalam ModelSim run.do file.
Tabel 2-1. Perintah Setara Aldec

Model Sim HDL Aktif
video klip sama
vcom sebuah com
perpustakaan virtual alib
vsim asim
peta v sebuah peta

Berikut adalah sebagaiample run.do terkait dengan simulator Aldec.

  1. Tetapkan lokasi direktori kerja saat ini.
    mengatur dsn
  2. Tetapkan nama perpustakaan yang berfungsi, petakan lokasinya, lalu petakan lokasi keluarga FPGA Microchip
    perpustakaan yang telah dikompilasi sebelumnya (misalnyaample, SmartFusion2) tempat Anda menjalankan desain.
    alib presynth
    peta presynth presynth
    peta SmartFusion2
  3. Mengumpulkan semua HDL yang diperlukan files digunakan dalam desain dengan pustaka yang dibutuhkan.
    alog –work presynth temp.v (untuk Verilog)
    alog –kerja presynth testbench.v
    acom –work presynth temp.vhd (untuk Vhdl)
    acom –kerja presynth testbench.vhd
  4. Simulasikan desain.
    asim –L SmartFusion2 –L presynth –t 1ps presynth.testbench
    jalankan 10us

2.4 Masalah yang Diketahui (Ajukan Pertanyaan)
Bagian ini mencantumkan masalah dan batasan yang diketahui.

  • Pustaka yang dikompilasi menggunakan Riviera-PRO bersifat spesifik platform (artinya pustaka 64-bit tidak dapat dijalankan pada platform 32-bit dan sebaliknya).
  • Untuk desain yang berisi SERDES/MDDR/FDDR, gunakan opsi berikut di run.do Anda filesaat menjalankan simulasi setelah menyusun desainnya:
    – HDL aktif: asim –o2
    – Riviera-PRO: asim –O2 (untuk simulasi pra-sintetis dan pasca-tata letak) dan asim –O5 (untuk simulasi pasca-tata letak)
    Pengaturan Aldec untuk Active-HDL dan Riviera-Pro memiliki SAR tertunda berikut. Untuk informasi lebih lanjut, hubungi Dukungan Teknis Microchip.
  • SAR 49908 – Active-HDL: Kesalahan VHDL untuk simulasi blok Matematika
  • SAR 50627 – Riviera-PRO 2013.02: Kesalahan simulasi untuk desain SERDES
  • SAR 50461 – Riviera-PRO: opsi asim -O2/-O5 dalam simulasi

Pengaturan Cadence Incisive (Ajukan Pertanyaan)

Anda perlu membuat skrip file mirip dengan ModelSim ME/ModelSim Pro ME run.do untuk menjalankan
Simulator Cadence Incisive. Ikuti langkah-langkah berikut dan buat skrip file untuk NCSim atau gunakan skrip file
disediakan untuk mengonversi ModelSim ME/ModelSim Pro ME run.do files ke dalam konfigurasi files
diperlukan untuk menjalankan simulasi menggunakan NCSim.
Perangkat Lunak Perpustakaan Simulasi SoC MICROCHIP Libero - ikon Penting: Irama telah berhenti merilis versi baru Incisive Enterprise
simulator dan mulai mendukung simulator Xcelium.

3.1 Variabel Lingkungan (Ajukan Pertanyaan)
Untuk menjalankan simulator Cadence Incisive, konfigurasikan variabel lingkungan berikut:

  1. LM_LISENSI_FILE: harus menyertakan petunjuk ke lisensi file.
  2. cds_root: harus menunjuk ke lokasi direktori home dari Instalasi Cadence Incisive.
  3. PATH: harus menunjuk ke lokasi bin di bawah direktori alat yang ditunjuk oleh cds_root yaitu,
    $cds_root/tools/bin/64bit (untuk mesin 64-bit dan $cds_root/tools/bin untuk mesin 32-bit).
    Ada tiga cara untuk menyiapkan lingkungan simulasi jika terjadi peralihan antara sistem operasi 64-bit dan 32-bit:

Kasus 1: Variabel PATH
Jalankan perintah berikut:
set path = (install_dir/tools/bin/64bit $path) untuk mesin 64bit dan
tetapkan path = (install_dir/tools/bin $path) untuk mesin 32bit
Kasus 2: Menggunakan Opsi Baris Perintah -64bit
Pada baris perintah tentukan opsi -64bit untuk memanggil eksekusi 64bit.
Kasus 3: Mengatur Variabel Lingkungan INCA_64BIT atau CDS_AUTO_64BIT
Variabel INCA_64BIT diperlakukan sebagai boolean. Anda dapat menyetel variabel ini ke nilai apa pun atau ke string null.
setenv INCA_64BIT

Perangkat Lunak Perpustakaan Simulasi SoC MICROCHIP Libero - ikon Penting: Variabel lingkungan INCA_64BIT tidak memengaruhi alat Cadence lainnya, seperti alat IC. Namun, untuk alat Incisive, variabel INCA_64BIT menggantikan pengaturan untuk variabel lingkungan CDS_AUTO_64BIT. Jika variabel lingkungan INCA_64BIT diatur, semua alat Incisive berjalan dalam mode 64-bit. setenv CDS_AUTO_64BIT INCLUDE:INCA
Perangkat Lunak Perpustakaan Simulasi SoC MICROCHIP Libero - ikon Penting: string INCA harus dalam huruf kapital. Semua file yang dapat dieksekusi harus dijalankan dalam mode 32-bit atau mode 64-bit, jangan tetapkan variabel untuk menyertakan satu file yang dapat dieksekusi, seperti berikut ini:
setenv CDS_AUTO_64BIT TERMASUK:ncelab

Alat Cadence lainnya, seperti alat IC, juga menggunakan variabel lingkungan CDS_AUTO_64BIT untuk mengontrol pemilihan file yang dapat dieksekusi 32-bit atau 64-bit. Tabel berikut menunjukkan cara mengatur variabel CDS_AUTO_64BIT untuk menjalankan alat Incisive dan alat IC dalam semua mode.
Tabel 3-1. Variabel CDS_AUTO_64BIT

Variabel CDS_AUTO_64BIT Alat Tajam Alat IC
setenv CDS_AUTO_64BIT SEMUA 64 sedikit 64 sedikit
setenv CDS_AUTO_64BIT TIDAK ADA 32 sedikit 32 sedikit
setenv CDS_AUTO_64BIT MENGECUALIKAN:ic_biner 64 sedikit 32 sedikit
setenv CDS_AUTO_64BIT MENGECUALIKAN:INCA 32 sedikit 64 sedikit

Perangkat Lunak Perpustakaan Simulasi SoC MICROCHIP Libero - ikon Penting: Semua alat Incisive harus dijalankan dalam mode 32-bit atau mode 64-bit, jangan gunakan EXCLUDE untuk mengecualikan executable tertentu, seperti berikut ini: setenv CDS_AUTO_64BIT EXCLUDE:ncelab
Jika Anda menyetel variabel CDS_AUTO_64BIT untuk mengecualikan alat Incisive (setenv CDS_AUTO_64BIT EXCLUDE:INCA), semua alat Incisive akan dijalankan dalam mode 32-bit. Namun, opsi baris perintah -64bit akan menggantikan variabel lingkungan.
Konfigurasi berikut ini filemembantu Anda mengelola data dan mengontrol pengoperasian alat dan utilitas simulasi:

  • Pemetaan perpustakaan file (cds.lib)—Menentukan nama logis untuk lokasi desain Anda.
  • Perpustakaan dan mengaitkannya dengan nama direktori fisik.
  • Variabel file (hdl.var)—Menentukan variabel yang memengaruhi perilaku alat dan utilitas simulasi.

3.2 Unduh Pustaka yang Dikompilasi (Ajukan Pertanyaan)
Unduh pustaka untuk Cadence Incisive dari Microsemi weblokasi.
3.3 Membuat Skrip NCSim File (Ajukan Pertanyaan)
Setelah membuat salinan run.do files, lakukan langkah-langkah berikut untuk menjalankan simulasi Anda menggunakan NCSim:

  1. Buat cds.lib file yang mendefinisikan perpustakaan yang dapat diakses dan lokasinya. file berisi pernyataan yang memetakan nama logis pustaka ke jalur direktori fisiknya. Misalnyaample, jika Anda menjalankan simulasi presynth, cds.lib file ditulis seperti yang ditunjukkan pada blok kode berikut.
    DEFINISIKAN presynth ./presynth
    DEFINISIKAN COREAHBLITE_LIB ./COREAHBLITE_LIB
    DEFINISIKAN smartfusion2
  2. Buat hdl.var file, konfigurasi opsional file yang berisi variabel konfigurasi, yang menentukan bagaimana lingkungan desain Anda dikonfigurasi. Variabel berikut files termasuk:
    – Variabel yang digunakan untuk menentukan pustaka kerja tempat kompiler menyimpan objek yang dikompilasi dan data turunan lainnya.
    – Untuk Verilog, variabel (LIB_MAP, VIEW_MAP, WORK) yang digunakan untuk menentukan perpustakaan dan views untuk mencari saat elaborator menyelesaikan instance.
    – Variabel yang memungkinkan Anda menentukan opsi baris perintah dan argumen kompiler, elaborator, dan simulator.
    Dalam kasus simulasi presynth misalnyaampseperti yang ditunjukkan di atas, katakanlah kita memiliki tiga RTL files: av, bv, dan testbench.v, yang perlu dikompilasi ke dalam pustaka presynth, COREAHBLITE_LIB, dan presynth. hdl.var file dapat ditulis seperti yang ditunjukkan pada blok kode berikut.
    DEFINISI KERJA presynth
    Tentukan PROJECT_DIR files>
    DEFINISIKAN LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/av => presynth)
    DEFINISIKAN LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/bv => COREAHBLITE_LIB )
    DEFINISIKAN LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/testbench.v => presynth)
    DEFINISIKAN LIB_MAP ($LIB_MAP, + => presynth)
  3. Menyusun desain files menggunakan opsi ncvlog.
    ncvlog +incdir+ –cdslib ./cds.lib –hdlvar ./hdl.var –logfile
    ncvlog.log –perbarui –linedebug dengan bv testbench.v
  4. Uraikan desain menggunakan ncelab. Elaborator membangun hierarki desain berdasarkan informasi instansiasi dan konfigurasi dalam desain, menetapkan konektivitas sinyal, dan menghitung nilai awal untuk semua objek dalam desain. Hirarki desain yang diuraikan disimpan dalam snapshot simulasi, yang merupakan representasi desain Anda yang digunakan simulator untuk menjalankan simulasi.
    ncelab –Pesan –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncelab.log –kesalahanmaks 15 –
    akses +rwc –status worklib. :modul
    Elaborasi Selama Simulasi Pasca Tata Letak
    Dalam simulasi pasca tata letak, pertama-tama SDF file perlu dikompilasi sebelum elaborasi menggunakan perintah ncsdfc.
    ncsdfcfilenama>.sdf –keluaranfilenama>.sdf.X
    Selama elaborasi gunakan keluaran SDF yang dikompilasi dengan opsi –autosdf seperti yang ditunjukkan pada blok kode berikut.
    ncelab -autosdf –Pesan –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncelab.log –kesalahanmaks
    15 –akses +rwc –status worklib. :modul –sdf_cmd_file ./
    sdf_cmd_file
    Perintah sdf_cmd_file harus seperti yang ditunjukkan pada blok kode berikut.
    DISUSUN_SDF_FILE = “ file>”
  5. Simulasikan menggunakan ncsim. Setelah elaborasi, snapshot simulasi dibuat, yang dimuat oleh ncsim untuk simulasi. Anda dapat menjalankannya dalam mode batch atau mode GUI.
    ncsim –Pesan –batch/-gui –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncsim.log –
    errormax 15 –status worklib. :modul

Perangkat Lunak Perpustakaan Simulasi SoC MICROCHIP Libero - ikon Penting: Ketiga langkah di atas yaitu mengkompilasi, mengolah, dan mensimulasikan dapat dimasukkan ke dalam skrip shell. file dan bersumber dari baris perintah. Alih-alih menggunakan tiga langkah ini, desain dapat disimulasikan dalam satu langkah menggunakan opsi ncverilog atau irun seperti yang ditunjukkan pada blok kode berikut.
ncverilog +incdir+ -cdslib ./cds.lib –hdlvar ./hdl.var
files digunakan dalam desain>
saya menjalankan +incdir+ -cdslib ./cds.lib –hdlvar ./hdl.var files
digunakan dalam desain>

3.3.1 Masalah yang Diketahui (Ajukan Pertanyaan)
Solusi sementara untuk Testbench
Menggunakan pernyataan berikut untuk menentukan frekuensi jam di testbench yang dihasilkan oleh pengguna, atau testbench default yang dihasilkan oleh Libero SoC tidak berfungsi dengan NCSim.
selalu @(SYSCLK)
#(SYSCLK_PERIODE / 2.0) SYSCLK <= !SYSCLK;
Ubah sebagai berikut untuk menjalankan simulasi:
selalu #(SYSCLK_PERIOD / 2.0) SYSCLK = ~SYSCLK;
Perangkat Lunak Perpustakaan Simulasi SoC MICROCHIP Libero - ikon Penting: Dikompilasi pustaka untuk NCSim bersifat spesifik platform (misalnya pustaka 64 bit tidak kompatibel dengan platform 32 bit dan sebaliknya).
Simulasi Postsynth dan Post-layout Menggunakan MSS dan SERDES Saat menjalankan simulasi postsynth dari desain yang berisi blok MSS atau simulasi post-layout dari desain menggunakan SERDES, simulasi BFM tidak berfungsi jika opsi –libmap diaktifkan.
tidak ditentukan selama elaborasi. Hal ini karena selama elaborasi, MSS diselesaikan dari pustaka kerja (karena pengikatan default dan pustaka kerja adalah postsynth/post-layout) yang mana hanya berupa Fungsi Tetap.
Perintah ncelab harus ditulis seperti yang ditunjukkan pada blok kode berikut untuk menyelesaikan MSS
blok dari pustaka SmartFusion2 yang telah dikompilasi sebelumnya.

ncelab -libmap lib.map -libverbose -Pesan -akses +rwc cfg1
dan lib.map file harus seperti berikut:
konfigurasi cfg1;
desain Bahasa Indonesia:
daftar pustaka bawaan smartfusion2 Bahasa Indonesia:
akhir konfigurasi
Ini menyelesaikan sel mana pun di pustaka SmartFusion2 sebelum mencari di pustaka kerja, yaitu postsynth/post-layout.
Opsi –libmap dapat digunakan secara default selama elaborasi untuk setiap simulasi (presintesis, pascasintesis, dan pascatata letak). Ini menghindari masalah simulasi yang disebabkan karena penyelesaian instans dari pustaka.
ncelab: *F,INTERR: PENGECUALIAN INTERNAL
Pengecualian alat ncelab ini adalah peringatan untuk desain yang berisi FDDR di SmartFusion 2 dan IGLOO 2 selama simulasi postsynth dan pasca-tata letak menggunakan opsi –libmap.
Perangkat Lunak Perpustakaan Simulasi SoC MICROCHIP Libero - ikon Penting: Masalah ini telah dilaporkan ke tim dukungan Cadence (SAR 52113).

tahun 3.4ample Tcl dan Shell Script FileS (Ajukan Pertanyaan)
Berikut ini files adalah konfigurasi filediperlukan untuk menyiapkan desain dan skrip shell file untuk menjalankan perintah NCSim.
Cds.lib
NE smartfusion2 /scratch/krydor/tmpspace/pengguna/saya/nc-vlog64/SmartFusion2
DEFINISIKAN COREAHBLITE_LIB ./COREAHBLITE_LIB
DEFINISIKAN presynth ./presynth

Hdl.var
DEFINISI KERJA presynth
DEFINISIKAN PROJECT_DIR /scratch/krydor/tmpspace/sqausers/me/3rd_party_simulators/Cadence/IGLOO2/
ENVM/M2GL050/envm_fic1_ser1_v/eNVM_fab_master
DEFINISIKAN LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/komponen/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/inti/coreahblite_addrdec.v => COREAHBLITE_LIB )
DEFINISIKAN LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/komponen/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/inti/coreahblite_defaultslavesm.v => COREAHBLITE_LIB )
DEFINISIKAN LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/komponen/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/inti/coreahblite_masterstagev => COREAHBLITE_LIB )
DEFINISIKAN LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/komponen/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_slavearbiter.v => COREAHBLITE_LIB )
DEFINISIKAN LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/komponen/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/inti/coreahblite_slavestagev => COREAHBLITE_LIB )
DEFINISIKAN LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/komponen/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/inti/coreahblite_matrix2x16.v => COREAHBLITE_LIB )
DEFINISIKAN LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/komponen/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/inti/coreahblite.v => COREAHBLITE_LIB )
DEFINISIKAN LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/komponen/pekerjaan/SB/CCC_0/SB_CCC_0_FCCC.v =>
(presintesis)
DEFINISIKAN LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/komponen/Actel/DirectCore/CoreConfigMaster/
2.0.101/rtl/vlog/core/coreconfigmaster.v => presynth )
DEFINISIKAN LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/komponen/Actel/DirectCore/CoreConfigP/4.0.100/rtl/
vlog/inti/coreconfigp.v => presynth )
DEFINISIKAN LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/komponen/Actel/DirectCore/CoreResetP/5.0.103/rtl/
vlog/inti/coreresetp_pcie_hotreset.v => presynth )
DEFINISIKAN LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/komponen/Actel/DirectCore/CoreResetP/5.0.103/rtl/
vlog/inti/coreresetp.v => presynth )
DEFINISIKAN LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/komponen/pekerjaan/SB/FABOSC_0/SB_FABOSC_0_OSC.v =>
(presintesis)
DEFINISIKAN LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/komponen/pekerjaan/SB_HPMS/SB_HPMS.v => presynth)
DEFINISIKAN LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/komponen/pekerjaan/SB/SB.v => presynth)
DEFINISIKAN LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/komponen/pekerjaan/SB_top/SERDES_IF_0/
SB_atas_SERDES_IF_0_SERDES_IF.v => presynth )
DEFINISIKAN LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/komponen/pekerjaan/SB_top/SB_top.v => presynth)
DEFINISIKAN LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/komponen/pekerjaan/SB_top/testbench.v => presynth)
DEFINISIKAN LIB_MAP ($LIB_MAP, + => presynth)
Perintah.csh
ncvlog +incdir+../../komponen/kerja/SB_top -cdslib ./cds.lib -hdlvar ./hdl.var -logfile
ncvlog.log -errormax 15 -perbarui -linedebug
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_addrdec.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/
coreahblite_defaultslavesm.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_masterstagusia
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_slavearbiter.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_slavestagusia
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_matrix2x16.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite.v
../../component/work/SB/CCC_0/SB_CCC_0_FCCC.v
../../component/Actel/DirectCore/CoreConfigMaster/2.0.101/rtl/vlog/core/coreconfigmaster.v
../../component/Actel/DirectCore/CoreConfigP/4.0.100/rtl/vlog/core/coreconfigp.v
../../component/Actel/DirectCore/CoreResetP/5.0.103/rtl/vlog/core/coreresetp_pcie_hotreset.v
../../component/Actel/DirectCore/CoreResetP/5.0.103/rtl/vlog/core/coreresetp.v
../../component/work/SB/FABOSC_0/SB_FABOSC_0_OSC.v ../../component/work/SB_HPMS/SB_HPMS.v
../../component/work/SB/SB.v ../../component/work/SB_top/SERDES_IF_0/
SB_atas_SERDES_IF_0_SERDES_IF.v
../../component/work/SB_top/SB_top.v ../../component/work/SB_top/testbench.v
ncelab -Pesan -cdslib ./cds.lib -hdlvar ./hdl.var
-kerja presynth -logfile ncelab.log -errormax 15 -akses +rwc -status presynth.testbench:modul
ncsim -Pesan -batch -cdslib ./cds.lib -hdlvar ./
hdl.var-logfile ncsim.log -errormax 15 -status presynth.testbench:modul

3.5 Otomasi (Ajukan Pertanyaan)
Skrip berikut file mengubah ModelSim run.do files ke dalam konfigurasi filediperlukan untuk menjalankan simulasi menggunakan NCSim.
Naskah File Penggunaan
perl cadence_parser.pl presynth_run.do postsynth_run.do
postlayout_run.do Keluarga Microsemi
Lokasi_perpustakaan_pra_kompilasi_irama

Pengurai irama.pl
#!/usr/bin/perl -w

##################################################### ##############################################
##################
#Penggunaan: perl questa_parser.pl presynth_run.do postsynth_run.do postlayout_run.do
Lokasi_Perpustakaan_Pra-Kompilasi_Keluarga_Microsemi#

##################################################### ##############################################
##################
gunakan POSIX;
gunakan ketat;
($presynth, $postsynth, $postlayout, $family, $lib_location) saya = @ARGV;
&questa_parser($presynth, $family, $lib_location);
&questa_parser($postsynth, $family, $lib_location);
&questa_parser($postlayout, $family, $lib_location);
sub parser ini {
$ModelSim_run_do saya = $_[0];
$actel_family saya = $_[1];
$lib_lokasi saya = $_[2];
$state saya;
jika ( -e “$ModelSim_run_do”)
{
terbuka (DIFILE,”$ModelSim_run_do”);
@ModelSim_run_do saya =FILE>;
$baris saya;
jika ($ModelSim_run_do =~ m/(presinth)/)
{
`mkdir QUESTA_PRESYNTH`;
terbuka (KELUARFILE,”>QUESTA_PRESYNTH/presynth_questa.do”);
$state = $1;
} elsif ($ModelSim_run_do =~ m/(postsynth)/)
{
`mkdir QUESTA_POSTSYNTH`;
terbuka (KELUARFILE,”>QUESTA_POSTSYNTH/postsynth_questa.do”);
$state = $1;
} elsif ($ModelSim_run_do =~ m/(postlayout)/ )
{
`mkdir QUESTA_POSTLAYOUT`;
terbuka (KELUARFILE,”>QUESTA_POSTLAYOUT/postlayout_questa.do”);
$state = $1;
} lain
{
cetak “Masukan yang Salah diberikan ke file\N";
cetak “#Penggunaan: perl questa_parser.pl presynth_run.do postsynth_run.do postlayout_run.do
\”Lokasi_perpustakaan\”\n”;
}
untuk setiap $line (@ModelSim_run_do)
{
#Operasi Umum
$line =~ s/..\/designer.*simulasi\///g;
$line =~ s/$state/$state\_questa/g;
#CETAK KELUARFILE “$garis \n”;
jika ($line =~ m/vmap\s+.*($actel_family)/)
{
cetak KELUARFILE “vmap $actel_family \”$lib_lokasi\”\n”;
} elsif ($line =~ m/vmap\s+(.*._LIB)/)
{
$line =~ s/..\/komponen/..\/..\/komponen/g;
cetak KELUARFILE “$garis \n”;
} elsif ($line =~ m/vsim/)
{
$baris =~ s/vsim/vsim -novopt/g;
cetak KELUARFILE “$garis \n”;
} lain
{
cetak KELUARFILE “$garis \n”;
}
}
tutup(DIFILE);
obralFILE);
} kalau tidak {
cetak “$ModelSim_run_do tidak ada. Jalankan simulasi lagi \n”;
}
}

Pengaturan Cadence Xcelium (Masuk ke Microchip)

Anda perlu membuat skrip file mirip dengan ModelSim ME/ModelSim Pro ME run.do untuk menjalankan simulator Cadence Xcelium. Ikuti langkah-langkah berikut dan buat skrip file untuk Xcelium atau gunakan skrip file disediakan untuk mengonversi ModelSim ME/ModelSim Pro ME run.do files ke dalam konfigurasi filediperlukan untuk menjalankan simulasi menggunakan Xcelium.
4.1 Variabel Lingkungan (Ajukan Pertanyaan)
Untuk menjalankan Cadence Xcelium, konfigurasikan variabel lingkungan berikut:

  1. LM_LISENSI_FILE: harus menyertakan petunjuk ke lisensi file.
  2. cds_root: harus menunjuk ke lokasi direktori home Cadence Incisive Installation.
  3. PATH: harus menunjuk ke lokasi bin di bawah direktori alat yang ditunjuk oleh cds_root (yaitu
    $cds_root/tools/bin/64bit (untuk mesin 64 bit dan $cds_root/tools/bin untuk mesin 32 bit)
    mesin).

Ada tiga cara untuk menyiapkan lingkungan simulasi jika terjadi peralihan antara sistem operasi 64-bit dan 32-bit:
Kasus 1: Variabel PATH
set path = (install_dir/tools/bin/64bit $path) untuk mesin 64bit dan
tetapkan path = (install_dir/tools/bin $path) untuk mesin 32bit
Kasus 2: Menggunakan Opsi Baris Perintah -64bit
Pada baris perintah tentukan opsi -64bit untuk memanggil eksekusi 64-bit.
Kasus 3: Mengatur Variabel Lingkungan INCA_64BIT atau CDS_AUTO_64BIT
Variabel INCA_64BIT diperlakukan sebagai boolean. Anda dapat menyetel variabel ini ke nilai apa pun atau ke null
rangkaian.
setenv INCA_64BIT

Perangkat Lunak Perpustakaan Simulasi SoC MICROCHIP Libero - ikon Penting: Variabel lingkungan INCA_64BIT tidak memengaruhi alat Cadence lainnya, seperti alat IC. Namun, untuk alat Incisive, variabel INCA_64BIT menggantikan pengaturan untuk variabel lingkungan CDS_AUTO_64BIT. Jika variabel lingkungan INCA_64BIT adalah et, semua alat Incisive berjalan dalam mode 64-bit.
setenv CDS_AUTO_64BIT TERMASUK:INCA
Perangkat Lunak Perpustakaan Simulasi SoC MICROCHIP Libero - ikon Penting: string INCA harus dalam huruf kapital. Semua file yang dapat dieksekusi harus dijalankan dalam mode 2-bit atau mode 64-bit, jangan tetapkan variabel untuk menyertakan satu file yang dapat dieksekusi, seperti berikut ini:
setenv CDS_AUTO_64BIT TERMASUK:ncelab
Alat Cadence lainnya, seperti alat IC, juga menggunakan variabel lingkungan CDS_AUTO_64BIT untuk mengontrol pemilihan file yang dapat dieksekusi 32-bit atau 64-bit. Tabel berikut menunjukkan cara mengatur variabel CDS_AUTO_64BIT untuk menjalankan alat Incisive dan alat IC dalam semua mode.

Tabel 4-1. Variabel CDS_AUTO_64BIT

Variabel CDS_AUTO_64BIT Alat Tajam Alat IC
setenv CDS_AUTO_64BIT SEMUA 64-sedikit 64-sedikit
setenv CDS_AUTO_64BIT TIDAK ADA 32-sedikit 32-sedikit
setenv CDS_AUTO_64BIT
KECUALI:ic_binary		 64-sedikit 32-sedikit
setenv CDS_AUTO_64BIT MENGECUALIKAN:INCA 32-sedikit 64-sedikit

Perangkat Lunak Perpustakaan Simulasi SoC MICROCHIP Libero - ikon Penting: Semua alat Incisive harus dijalankan dalam mode 32-bit atau mode 64-bit, jangan gunakan EXCLUDE untuk mengecualikan executable tertentu, seperti berikut ini:
setenv CDS_AUTO_64BIT KECUALI:ncelab
Jika Anda mengatur variabel CDS_AUTO_64BIT untuk mengecualikan alat Incisive (setenv
CDS_AUTO_64BIT EXCLUDE:INCA), semua alat Incisive dijalankan dalam mode 32-bit. Namun,
Opsi baris perintah -64bit menggantikan variabel lingkungan.
Konfigurasi berikut ini filemembantu Anda mengelola data dan mengontrol pengoperasian alat dan utilitas simulasi:

  • Pemetaan perpustakaan file (cds.lib) mendefinisikan nama logis untuk lokasi desain Anda.
  • Perpustakaan dan mengaitkannya dengan nama direktori fisik.
  • Variabel file (hdl.var) mendefinisikan variabel yang memengaruhi perilaku alat dan utilitas simulasi.

4.2 Unduh Pustaka yang Dikompilasi (Ajukan Pertanyaan)
Unduh pustaka untuk Cadence Xcelium dari Microsemi weblokasi.
4.3 Membuat skrip Xcelium file (Ajukan Pertanyaan)
Setelah membuat salinan run.do files, lakukan langkah-langkah berikut untuk menjalankan simulasi Anda menggunakan skrip Xcelium file.

  1. Buat cds.lib file yang menentukan perpustakaan mana yang dapat diakses dan di mana lokasinya.
    Itu file berisi pernyataan yang memetakan nama logis pustaka ke jalur direktori fisiknya. Misalnyaample, jika Anda menjalankan simulasi presynth, cds.lib file dapat ditulis seperti yang ditunjukkan pada blok kode berikut.
    DEFINISIKAN presynth ./presynth
    DEFINISIKAN COREAHBLITE_LIB ./COREAHBLITE_LIB
    DEFINISIKAN smartfusion2
  2. Buat hdl.var file yang merupakan konfigurasi opsional file yang berisi variabel konfigurasi, yang menentukan bagaimana lingkungan desain Anda dikonfigurasi. Ini termasuk:
    – Variabel yang digunakan untuk menentukan pustaka kerja tempat kompiler menyimpan objek yang dikompilasi dan data turunan lainnya.
    – Untuk Verilog, variabel (LIB_MAP, VIEW_MAP, WORK) yang digunakan untuk menentukan perpustakaan dan views untuk mencari saat elaborator menyelesaikan instance.
    – Variabel yang memungkinkan Anda menentukan opsi baris perintah dan argumen kompiler, elaborator, dan simulator.
    Dalam kasus simulasi presynth misalnyaampseperti yang ditunjukkan di atas, katakanlah kita memiliki 3 RTL files av, bv, dan testbench.v, yang perlu dikompilasi ke dalam pustaka presynth, COREAHBLITE_LIB, dan presynth. hdl.var file dapat ditulis seperti yang ditunjukkan pada blok kode berikut.
    DEFINISI KERJA presynth
    Tentukan PROJECT_DIR files>
    DEFINISIKAN LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/av => presynth)
    DEFINISIKAN LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/bv => COREAHBLITE_LIB )
    DEFINISIKAN LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/testbench.v => presynth)
    DEFINISIKAN LIB_MAP ($LIB_MAP, + => presynth)
  3. Menyusun desain files menggunakan opsi ncvlog.
    xmvlog +incdir+ –cdslib ./cds.lib –hdlvar ./hdl.var –logfile
    ncvlog.log –perbarui –linedebug dengan bv testbench.v
  4. Uraikan desain menggunakan ncelab. Elaborator membangun hierarki desain berdasarkan informasi instansiasi dan konfigurasi dalam desain, menetapkan konektivitas sinyal, dan menghitung nilai awal untuk semua objek dalam desain. Hirarki desain yang diuraikan disimpan dalam snapshot simulasi, yang merupakan representasi desain Anda yang digunakan simulator untuk menjalankan simulasi.
    Xcelium –Pesan –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncelab.log –kesalahanmaks 15 –
    akses +rwc –status worklib. :modul
    Elaborasi Selama Simulasi Pasca Tata Letak
    Dalam simulasi pasca tata letak, pertama-tama SDF file perlu dikompilasi sebelum elaborasi menggunakan perintah ncsdfc.
    Xceliumfilenama>.sdf –keluaranfilenama>.sdf.X
    Selama elaborasi gunakan keluaran SDF yang dikompilasi dengan opsi –autosdf seperti yang ditunjukkan pada blok kode berikut.
    xmelab -autosdf –Pesan –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncelab.log –kesalahanmaks
    15 –akses +rwc –status worklib. :modul –sdf_cmd_file ./
    sdf_cmd_file
    Perintah sdf_cmd_file harus seperti yang ditunjukkan pada blok kode berikut.
    DISUSUN_SDF_FILE = “ file>”
  5. Simulasikan menggunakan Xcelium. Setelah elaborasi, snapshot simulasi dibuat yang dimuat oleh Xcelium untuk simulasi. Ini dapat dijalankan dalam mode batch atau mode GUI.
    xmsim –Pesan –batch/-gui –cdslib ./cds.lib –hdlvar ./hdl.var –logfile xmsim.log –
    errormax 15 –status worklib. :modul
    Pengaturan Cadence Xcelium
    Perangkat Lunak Perpustakaan Simulasi SoC MICROCHIP Libero - ikon Penting: Semua tiga langkah di atas yaitu mengkompilasi, mengolah dan mensimulasikan dapat dituangkan ke dalam skrip shell file dan bersumber dari baris perintah. Alih-alih menggunakan tiga langkah ini, desain dapat disimulasikan dalam satu langkah menggunakan opsi ncverilog atau xrun seperti yang ditunjukkan pada blok kode berikut.
    xmverilog +incdir+ -cdslib ./cds.lib –hdlvar ./hdl.var
    files digunakan dalam desain>
    xrun +incdir+ -cdslib ./cds.lib –hdlvar ./hdl.var files
    digunakan dalam desain>

4.3.1 Masalah yang Diketahui (Ajukan Pertanyaan)
Solusi sementara untuk Testbench
Menggunakan pernyataan berikut untuk menentukan frekuensi jam di testbench yang dihasilkan oleh pengguna atau testbench default yang dihasilkan oleh Libero SoC tidak berfungsi dengan Xcelium.
selalu @(SYSCLK)
#(SYSCLK_PERIODE / 2.0) SYSCLK <= !SYSCLK;
Ubah sebagai berikut untuk menjalankan simulasi:
selalu #(SYSCLK_PERIOD / 2.0) SYSCLK = ~SYSCLK;

Perangkat Lunak Perpustakaan Simulasi SoC MICROCHIP Libero - ikon Penting: Pustaka yang dikompilasi untuk Xcelium bersifat spesifik platform (misalnya pustaka 64 bit tidak kompatibel dengan platform 32 bit dan sebaliknya).
Simulasi Postsynth dan Post-layout menggunakan MSS dan SERDES
Saat menjalankan simulasi postsynth dari desain yang berisi blok MSS, atau simulasi post-layout dari desain yang menggunakan SERDES, simulasi BFM tidak berfungsi jika opsi –libmap tidak ditentukan selama elaborasi. Ini karena selama elaborasi, MSS diselesaikan dari pustaka kerja (karena pengikatan default dan worklib menjadi postsynth/post-layout) di mana ia hanya berupa Fungsi Tetap.
Perintah ncelab harus ditulis seperti yang ditunjukkan dalam blok kode berikut untuk menyelesaikan blok MSS dari pustaka SmartFusion2 yang telah dikompilasi sebelumnya.
xmelab -libmap lib.map -libverbose -Pesan -akses +rwc cfg1
dan lib.map file harus seperti berikut:
konfigurasi cfg1;
desain Bahasa Indonesia:
daftar pustaka bawaan smartfusion2 Bahasa Indonesia:
akhir konfigurasi
Ini harus menyelesaikan sel mana pun di pustaka SmartFusion2 sebelum mencari di pustaka kerja, yakni postsynth/post-layout.
Opsi –libmap dapat digunakan secara default selama elaborasi untuk setiap simulasi (presintesis, pascasintesis, dan pascatata letak). Ini menghindari masalah simulasi yang disebabkan oleh resolusi instans dari pustaka.
xmelab: *F,INTERR: PENGECUALIAN INTERNAL
Pengecualian alat ncelab ini adalah peringatan untuk desain yang berisi FDDR di SmartFusion2 dan IGLOO2
selama simulasi postsynth dan post-layout menggunakan opsi –libmap.
Perangkat Lunak Perpustakaan Simulasi SoC MICROCHIP Libero - ikon Penting: Masalah ini telah dilaporkan ke tim dukungan Cadence (SAR 52113).

tahun 4.4ample Tcl dan skrip shell fileS (Ajukan Pertanyaan)
Berikut ini files adalah konfigurasi filediperlukan untuk menyiapkan desain dan skrip shell file untuk menjalankan perintah Xcelium.
Cds.lib
DEFINISIKAN smartfusion2 /scratch/krydor/tmpspace/users/me/nc-vlog64/SmartFusion2
DEFINISIKAN COREAHBLITE_LIB ./COREAHBLITE_LIB
DEFINISIKAN presynth ./presynth
Hdl.var
DEFINISI KERJA presynth
DEFINISIKAN PROJECT_DIR /scratch/krydor/tmpspace/sqausers/me/3rd_party_simulators/Cadence/IGLOO2/
ENVM/M2GL050/envm_fic1_ser1_v/eNVM_fab_master
DEFINISIKAN LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/komponen/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/inti/coreahblite_addrdec.v => COREAHBLITE_LIB )
DEFINISIKAN LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/komponen/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/inti/coreahblite_defaultslavesm.v => COREAHBLITE_LIB )
DEFINISIKAN LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/komponen/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/inti/coreahblite_masterstagev => COREAHBLITE_LIB )
DEFINISIKAN LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/komponen/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_slavearbiter.v => COREAHBLITE_LIB )
DEFINISIKAN LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/komponen/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/inti/coreahblite_slavestagev => COREAHBLITE_LIB )
DEFINISIKAN LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/komponen/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/inti/coreahblite_matrix2x16.v => COREAHBLITE_LIB )
DEFINISIKAN LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/komponen/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/inti/coreahblite.v => COREAHBLITE_LIB )
DEFINISIKAN LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/komponen/pekerjaan/SB/CCC_0/SB_CCC_0_FCCC.v =>
(presintesis)
DEFINISIKAN LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/komponen/Actel/DirectCore/CoreConfigMaster/
2.0.101/rtl/vlog/core/coreconfigmaster.v => presynth )
DEFINISIKAN LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/komponen/Actel/DirectCore/CoreConfigP/4.0.100/rtl/
vlog/inti/coreconfigp.v => presynth )
DEFINISIKAN LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/komponen/Actel/DirectCore/CoreResetP/5.0.103/rtl/
vlog/inti/coreresetp_pcie_hotreset.v => presynth )
DEFINISIKAN LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/komponen/Actel/DirectCore/CoreResetP/5.0.103/rtl/
vlog/inti/coreresetp.v => presynth )
DEFINISIKAN LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/komponen/pekerjaan/SB/FABOSC_0/SB_FABOSC_0_OSC.v =>
(presintesis)
DEFINISIKAN LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/komponen/pekerjaan/SB_HPMS/SB_HPMS.v => presynth)
DEFINISIKAN LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/komponen/pekerjaan/SB/SB.v => presynth)
DEFINISIKAN LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/komponen/pekerjaan/SB_top/SERDES_IF_0/
SB_atas_SERDES_IF_0_SERDES_IF.v => presynth )
DEFINISIKAN LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/komponen/pekerjaan/SB_top/SB_top.v => presynth)
DEFINISIKAN LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/komponen/pekerjaan/SB_top/testbench.v => presynth)
DEFINISIKAN LIB_MAP ($LIB_MAP, + => presynth)
Perintah.csh
ncvlog +incdir+../../komponen/kerja/SB_top -cdslib ./cds.lib -hdlvar ./hdl.var -logfile
ncvlog.log -errormax 15 -perbarui -linedebug
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_addrdec.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/
coreahblite_defaultslavesm.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_masterstagusia
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_slavearbiter.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_slavestagusia
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_matrix2x16.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite.v
../../component/work/SB/CCC_0/SB_CCC_0_FCCC.v
../../component/Actel/DirectCore/CoreConfigMaster/2.0.101/rtl/vlog/core/coreconfigmaster.v
../../component/Actel/DirectCore/CoreConfigP/4.0.100/rtl/vlog/core/coreconfigp.v
../../component/Actel/DirectCore/CoreResetP/5.0.103/rtl/vlog/core/coreresetp_pcie_hotreset.v
../../component/Actel/DirectCore/CoreResetP/5.0.103/rtl/vlog/core/coreresetp.v
../../component/work/SB/FABOSC_0/SB_FABOSC_0_OSC.v ../../component/work/SB_HPMS/SB_HPMS.v
../../component/work/SB/SB.v ../../component/work/SB_top/SERDES_IF_0/
SB_atas_SERDES_IF_0_SERDES_IF.v
../../component/work/SB_top/SB_top.v ../../component/work/SB_top/testbench.v
ncelab -Pesan -cdslib ./cds.lib -hdlvar ./hdl.var
-kerja presynth -logfile ncelab.log -errormax 15 -akses +rwc -status presynth.testbench:modul
ncsim -Pesan -batch -cdslib ./cds.lib -hdlvar ./
hdl.var-logfile ncsim.log -errormax 15 -status presynth.testbench:modul

4.5 Otomasi (Masuk ke Microchip)
Skrip berikut file mengonversi ModelSim run.do files ke dalam konfigurasi filediperlukan untuk menjalankan simulasi menggunakan Xcelium.
Naskah File Penggunaan
perl cadence_parser.pl presynth_run.do postsynth_run.do
postlayout_run.do Keluarga Microsemi
Lokasi_perpustakaan_pra_kompilasi_irama
Pengurai irama.pl
#!/usr/bin/perl -w

##################################################### ##############################################
##################
#Penggunaan: perl questa_parser.pl presynth_run.do postsynth_run.do postlayout_run.do
Lokasi_Perpustakaan_Pra-Kompilasi_Keluarga_Microsemi#

##################################################### ##############################################
##################
gunakan POSIX;
gunakan ketat;
($presynth, $postsynth, $postlayout, $family, $lib_location) saya = @ARGV;
&questa_parser($presynth, $family, $lib_location);
&questa_parser($postsynth, $family, $lib_location);

&questa_parser($postlayout, $family, $lib_location);
sub parser ini {
$ModelSim_run_do saya = $_[0];
$actel_family saya = $_[1];
$lib_lokasi saya = $_[2];
$state saya;
jika ( -e “$ModelSim_run_do”)
{
terbuka (DIFILE,”$ModelSim_run_do”);
@ModelSim_run_do saya =FILE>;
$baris saya;
jika ($ModelSim_run_do =~ m/(presinth)/)
{
`mkdir QUESTA_PRESYNTH`;
terbuka (KELUARFILE,”>QUESTA_PRESYNTH/presynth_questa.do”);
$state = $1;
} elsif ($ModelSim_run_do =~ m/(postsynth)/)
{
`mkdir QUESTA_POSTSYNTH`;
terbuka (KELUARFILE,”>QUESTA_POSTSYNTH/postsynth_questa.do”);
$state = $1;
} elsif ($ModelSim_run_do =~ m/(postlayout)/ )
{
`mkdir QUESTA_POSTLAYOUT`;
terbuka (KELUARFILE,”>QUESTA_POSTLAYOUT/postlayout_questa.do”);
$state = $1;
} lain
{
cetak “Masukan yang Salah diberikan ke file\N";
cetak “#Penggunaan: perl questa_parser.pl presynth_run.do postsynth_run.do postlayout_run.do
\”Lokasi_perpustakaan\”\n”;
}
untuk setiap $line (@ModelSim_run_do)
{
#Operasi Umum
$line =~ s/..\/designer.*simulasi\///g;
$line =~ s/$state/$state\_questa/g;
#CETAK KELUARFILE “$garis \n”;
jika ($line =~ m/vmap\s+.*($actel_family)/)
{
cetak KELUARFILE “vmap $actel_family \”$lib_lokasi\”\n”;
} elsif ($line =~ m/vmap\s+(.*._LIB)/)
{
$line =~ s/..\/komponen/..\/..\/komponen/g;
cetak KELUARFILE “$garis \n”;
} elsif ($line =~ m/vsim/)
{
$baris =~ s/vsim/vsim -novopt/g;
cetak KELUARFILE “$garis \n”;
} lain
{
cetak KELUARFILE “$garis \n”;
}
}
tutup(DIFILE);
obralFILE);
} kalau tidak {
cetak “$ModelSim_run_do tidak ada. Jalankan simulasi lagi \n”;
}
}

Pengaturan Siemens QuestaSim/Pengaturan ModelSim (Ajukan Pertanyaan)

Lari.lakukan files, yang dihasilkan oleh Libero SoC untuk simulasi menggunakan ModelSim Microsemi Editions, dapat digunakan untuk simulasi menggunakan QuestaSim/ModelSim SE/DE/PE dengan satu perubahan. Dalam ModelSim ME/ModelSim Pro ME run.do file, lokasi pustaka yang telah dikompilasi perlu dimodifikasi.
Perangkat Lunak Perpustakaan Simulasi SoC MICROCHIP Libero - ikon Penting: 
Secara default, alat simulasi selain ModelSim Pro ME melakukan pengoptimalan desain selama simulasi yang dapat memengaruhi visibilitas artefak simulasi seperti objek desain dan stimulus masukan.
Hal ini biasanya membantu dalam mengurangi waktu proses simulasi untuk simulasi yang kompleks, dengan menggunakan testbench yang panjang dan memeriksa sendiri. Namun, pengoptimalan default mungkin tidak sesuai untuk semua simulasi, terutama dalam kasus di mana Anda berharap untuk memeriksa hasil simulasi secara grafis menggunakan jendela gelombang.
Untuk mengatasi masalah yang disebabkan oleh pengoptimalan ini, Anda harus menambahkan perintah yang sesuai dan argumen terkait selama simulasi untuk memulihkan visibilitas ke dalam desain. Untuk perintah khusus alat, lihat dokumentasi simulator yang sedang digunakan.

5.1 Variabel Lingkungan (Ajukan Pertanyaan)
Berikut ini adalah variabel lingkungan yang diperlukan.

  • LM_LISENSI_FILE: harus menyertakan jalur ke lisensi file.
  • MODEL_TECH: harus mengidentifikasi jalur ke lokasi direktori asal instalasi QuestaSim.
  • PATH: harus menunjuk ke lokasi yang dapat dieksekusi yang ditunjuk oleh MODEL_TECH.

5.2 Mengonversi run.do untuk Mentor QuestaSim (Ajukan Pertanyaan)
Lari.lakukan fileyang dihasilkan oleh Libero SoC untuk simulasi menggunakan ModelSim Microsemi Editions dapat digunakan untuk simulasi menggunakan QuestaSim/ModelSim_SE dengan satu perubahan.
Perangkat Lunak Perpustakaan Simulasi SoC MICROCHIP Libero - ikon Penting: Semua desain yang disimulasikan menggunakan QuestaSim harus menyertakan -novopt
opsi bersama dengan perintah vsim dalam skrip run.do files.
5.3 Unduh Pustaka yang Dikompilasi (Ajukan Pertanyaan)
Unduh pustaka untuk Mentor Graphics QuestaSim dari Microsemi weblokasi.

Pengaturan Synopsys VCS (Ajukan Pertanyaan)

Alur yang direkomendasikan oleh Microsemi bergantung pada alur Elaborate dan Compile di VCS. Dokumen ini menyertakan skrip file yang menggunakan skrip run.do files dihasilkan oleh Libero SoC dan menghasilkan pengaturan filediperlukan untuk simulasi VCS. Skrip file menggunakan run.do file untuk melakukan hal berikut.

  • Membuat pemetaan perpustakaan file, yang dilakukan dengan menggunakan synopsys_sim.setup file terletak di direktori yang sama tempat simulasi VCS berjalan.
  • Membuat skrip shell file untuk menguraikan dan menyusun desain Anda menggunakan VCS.

6.1 Variabel Lingkungan (Ajukan Pertanyaan)
Tetapkan variabel lingkungan yang sesuai untuk VCS berdasarkan pengaturan Anda. Variabel lingkungan yang diperlukan sesuai dengan dokumentasi VCS adalah:

  • LM_LISENSI_FILE: harus menyertakan penunjuk ke server lisensi.
  • VCS_HOME: harus menunjuk ke lokasi direktori home instalasi VCS.
  • PATH: harus menyertakan penunjuk ke direktori bin di bawah direktori VCS_HOME.

6.2 Unduh Pustaka yang Dikompilasi (Ajukan Pertanyaan)
Unduh pustaka untuk Synopsys VCS dari Microsemi weblokasi.
6.3 Skrip Simulasi VCS File (Ajukan Pertanyaan)
Setelah menyiapkan VCS dan menghasilkan desain dan run.do yang berbeda filedari Libero SoC, Anda harus:

  1. Membuat pemetaan perpustakaan file synopsys_sim.setup; ini file berisi petunjuk ke lokasi semua pustaka yang akan digunakan oleh desain.
    Perangkat Lunak Perpustakaan Simulasi SoC MICROCHIP Libero - ikon  Penting: file nama tidak boleh berubah dan harus berada di direktori yang sama dengan tempat simulasi berjalan. Berikut ini adalah contohample untuk hal seperti itu file untuk simulasi prasintesis.
    PEKERJAAN > KESALAHAN
    SmartFusion2 :
    presynth : ./presynth
    BAWAAN : ./kerja
  2. Jelaskan desain yang berbeda files, termasuk testbench, menggunakan perintah vlogan di VCS. Perintah-perintah ini dapat disertakan dalam skrip shell file. Berikut ini adalah mantanampsalah satu perintah yang diperlukan untuk menguraikan desain yang didefinisikan dalam rtl.v dengan testbench yang didefinisikan dalam
    bangkuuji.v.
    vlogan +v2k -kerja presynth rtl.v
    vlogan +v2k -kerja presynth testbench.v
  3. Kompilasi desain menggunakan VCS menggunakan perintah berikut.
    vcs –sim_res=1fs bangku uji presynth
    Catatan: Itu Resolusi waktu simulasi harus ditetapkan ke 1fs untuk simulasi fungsional yang benar.
  4. Setelah desain dikompilasi, mulai simulasi menggunakan perintah berikut.
    ./simv
  5. Untuk simulasi dengan anotasi balik, perintah VCS harus seperti yang ditunjukkan dalam blok kode berikut.
    vcs postlayout.testbench –sim_res=1fs –sdf maks: .
    nama>: file jalur> –gui –l postlayout.log

6.4 Batasan/Pengecualian (Ajukan Pertanyaan)
Berikut ini adalah batasan/pengecualian pengaturan Synopsys VCS.

  • Simulasi VCS hanya dapat dijalankan untuk proyek Verilog dari Libero SoC. Simulator VCS memiliki persyaratan bahasa VHDL yang ketat yang tidak dipenuhi oleh VHDL yang dihasilkan secara otomatis oleh Libero SoC. files.
  • Anda harus memiliki pernyataan $finish di Verilog testbench untuk menghentikan simulasi kapan pun Anda menginginkannya.
    Perangkat Lunak Perpustakaan Simulasi SoC MICROCHIP Libero - ikon Penting: Kapan simulasi dijalankan dalam mode GUI, waktu berjalan dapat ditentukan dalam GUI.

tahun 6.5ample Tcl dan Shell Script FileS (Ajukan Pertanyaan)
Perl berikut mengotomatiskan pembuatan synopsys_sim.setup file serta skrip shell yang sesuai filediperlukan untuk menguraikan, menyusun, dan mensimulasikan desain.
Jika desain menggunakan MSS, salin test.vec file terletak di folder simulasi proyek Libero SoC ke dalam folder simulasi VCS. Bagian berikut berisi samplari.lakukan fileyang dihasilkan oleh Libero SoC, termasuk pemetaan pustaka dan skrip shell yang sesuai filediperlukan untuk simulasi VCS.
6.5.1 Pra-sintesis (Ajukan Pertanyaan)
Presynth_run.do
diam-diam mengatur ACTELLIBNAME SmartFusion2
diam-diam atur PROJECT_DIR “/sqa/users/me/VCS_Tests/Test_DFF”
jika {[file ada presynth/_info]} {
echo “INFO: Pustaka simulasi presynth sudah ada”
} kalau tidak {
vlib presynth
}
vmap presynth presynth
vmap SmartFusion2 “/captures/lin/11_0_0_23_11prod/lib/ModelSim/precompiled/vlog/smartfusion2”
vlog -kerja presynth “${PROJECT_DIR}/komponen/kerja/SD1/SD1.v”
vlog “+incdir+${PROJECT_DIR}/stimulus” -kerja presynth “${PROJECT_DIR}/stimulus/SD1_TB1.v”
vsim -L SmartFusion2 -L presynth -t 1fs presynth.SD1_TB1
tambahkan gelombang /SD1_TB1/*
tambahkan log -r /*
jalankan 1000ns
presynth_main.csh
#!/bin/csh -f
tetapkan PROJECT_DIR = “/sqa/pengguna/Saya/VCS_Tests/Test_DFF”
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k -kerja presynth “${PROJECT_DIR}/komponen/
pekerjaan/SD1/SD1.v”
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k “+incdir+${PROJECT_DIR}/stimulus” -kerja
prasintesis “${PROJECT_DIR}/stimulus/SD1_TB1.v”
/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs presynth.SD1_TB1 -l kompilasi.log
./simv -l jalankan.log
Synopsys_sim.setup
PEKERJAAN > DEFAULT
SmartFusion2 : /VCS/SmartFusion2
presynth : ./presynth
BAWAAN : ./kerja

6.5.2 Pasca sintesis (Ajukan Pertanyaan)
postsynth_run.do
diam-diam mengatur ACTELLIBNAME SmartFusion2
diam-diam atur PROJECT_DIR “/sqa/users/Me/VCS_Tests/Test_DFF”
jika {[file ada postsynth/_info]} {
echo “INFO: Pustaka simulasi postsynth sudah ada”
} kalau tidak {
vlib pasca-synth
}
peta posynth posynth
vmap SmartFusion2 “//idm/captures/pc/11_0_1_12_g4x/Designer/lib/ModelSim/precompiled/vlog/
“SmartFusion2”
vlog -kerja pascasynth “${PROJECT_DIR}/sintesis/SD1.v”
vlog “+incdir+${PROJECT_DIR}/stimulus” -kerja postsynth “${PROJECT_DIR}/stimulus/SD1_TB1.v”
vsim -L SmartFusion2 -L postsynth -t 1fs postsynth.SD1_TB1
tambahkan gelombang /SD1_TB1/*
tambahkan log -r /*
jalankan 1000ns
mencatat SD1_TB1/*
KELUAR
Postsynth_utama.csh
#!/bin/csh -f
tetapkan PROJECT_DIR = “/sqa/pengguna/Saya/VCS_Tests/Test_DFF”
/cad_desain/alat/vcs.dir/E-2011.03/bin/vlogan +v2k -kerja postsynth “${PROJECT_DIR}/sintesis/
SD1.v”
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k “+incdir+${PROJECT_DIR}/stimulus” -kerja
pasca-synth “${PROJECT_DIR}/stimulus/SD1_TB1.v”
/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postsynth.SD1_TB1 -l kompilasi.log
./simv -l jalankan.log
Synopsys_sim.setup
PEKERJAAN > DEFAULT
SmartFusion2 : /VCS/SmartFusion2
pascasynth : ./postsynth
BAWAAN : ./kerja
6.5.3 Tata Letak Pasca (Ajukan Pertanyaan)
postlayout_run.do
diam-diam mengatur ACTELLIBNAME SmartFusion2
diam-diam atur PROJECT_DIR “E:/ModelSim_Work/Test_DFF”
jika {[file ada ../designer/SD1/simulation/postlayout/_info]} {
echo “INFO: Pustaka simulasi ../designer/SD1/simulation/postlayout sudah ada”
} kalau tidak {
vlib ../designer/SD1/simulasi/postlayout
}
vmap postlayout ../designer/SD1/simulasi/postlayout
vmap SmartFusion2 “//idm/captures/pc/11_0_1_12_g4x/Designer/lib/ModelSim/precompiled/vlog/
“SmartFusion2”
vlog -tata letak pasca kerja “${PROJECT_DIR}/designer/SD1/SD1_ba.v”
vlog “+incdir+${PROJECT_DIR}/stimulus” -tata letak pasca kerja “${PROJECT_DIR}/stimulus/SD1_TB1.v”
vsim -L SmartFusion2 -L tata letak pasca -t 1fs -sdfmax /SD1_0=${PROJECT_DIR}/designer/SD1/
SD1_ba.sdf tata letak pasca.SD1_TB1
tambahkan gelombang /SD1_TB1/*
tambahkan log -r /*
jalankan 1000ns
tata letak_utama.csh
#!/bin/csh -f
tetapkan PROYEK_DIR = “/VCS_Tests/Test_DFF”
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k -kerjakan tata letak pasca “${PROJECT_DIR}/
desainer/SD1/SD1_ba.v”
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k “+incdir+${PROJECT_DIR}/stimulus” -kerja
tata letak pasca “${PROJECT_DIR}/stimulus/SD1_TB1.v”
/cad_desain/alat/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postlayout.SD1_TB1 -sdf

max:SD1_TB1.SD1_0:${PROJECT_DIR}/designer/SD1/SD1_ba.sdf -l compile.log
./simv -l jalankan.log
Synopsys_sim.setup
PEKERJAAN > DEFAULT
SmartFusion2 : /VCS/SmartFusion2
tata letak pasca : ./tata letak pasca
BAWAAN : ./workVCS
6.6 Otomasi (Ajukan Pertanyaan)
Alurnya dapat diotomatisasi menggunakan skrip Perl berikut file untuk mengonversi ModelSim run.do files ke dalam skrip shell yang kompatibel dengan VCS files, buat direktori yang tepat di dalam direktori simulasi Libero SoC, lalu jalankan simulasi.
Jalankan skrip file menggunakan sintaksis berikut.
perl vcs_parse.pl presynth_run.do postsynth_run.do postlayout_run.do
Vcs_parse_pl
#!/usr/bin/perl -w
##################################################### #############################
#
#Penggunaan: perl vcs_parse.pl presynth_run.do postsynth_run.do postlayout_run.do
#
##################################################### ###############################
($presynth, $postsynth, $postlayout) saya = @ARGV;
jika (sistem(“mkdir VCS_Presynth”)) {cetak “mkdir gagal:\n”;}
jika (sistem(“mkdir VCS_Postsynth”)) {cetak “mkdir gagal:\n”;}
jika (sistem(“mkdir VCS_Postlayout”)) {cetak “mkdir gagal:\n”;}
chdir(VCS_Presynth);
`cp ../$ARGV[0] .` ;
&parse_do($presynth,”presynth”);
chdir (“../”);
chdir(VCS_Postsynth);
`cp ../$ARGV[1] .` ;
&parse_do($postsynth,”postsynth”);
chdir (“../”);
chdir(VCS_Postlayout);
`cp ../$ARGV[2] .` ;
&parse_do($postlayout,”postlayout”);
chdir (“../”);
sub parse_do {
$vlog saya = “/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k” ;
%LIB saya = ();
$ sayafile = $_[0] ;
$state saya = $_[1];
terbuka(DIFILE,”$file") || die “Tidak bisa dibuka File Alasannya mungkin: $!”;
jika ($state eq “presinth”)
{
open(OUT1,”>presynth_main.csh”) || die “Tidak dapat membuat Perintah File Alasannya mungkin: $!”;
}
elsif ( $state sama dengan “postsynth” )
{
open(OUT1,”>postsynth_main.csh”) || die “Tidak dapat membuat Perintah File Alasannya mungkin: $!”;
}
elsif ( $state sama dengan “postlayout”)
{
open(OUT1,”>postlayout_main.csh”) || die “Tidak dapat membuat Perintah File Alasannya mungkin: $!”;
}
kalau tidak
{
cetak “Status Simulasi tidak ada \n” ;
}
open(OUT2,”>synopsys_sim.setup”) || die “Tidak dapat membuat Perintah File Alasannya mungkin: $!”;
Bahasa Indonesia: #.csh file
cetak OUT1 “#!/bin/csh -f\n\n\n” ;
#MENDIRIKAN FILE
cetak OUT2 “KERJA > DEFAULT\n” ;
cetak OUT2 “SmartFusion2 : /sqa/pengguna/Aditya/VCS/SmartFusion2\n” ;
sementara ($line =FILE>)
{

Pengaturan Synopsys VCS

jika ($line =~ m/diam-diam mengatur PROJECT_DIR\s+\”(.*?)\”/)
{
cetak OUT1 “atur PROJECT_DIR = \”$1\”\n\n\n” ;
}
jika tidak ( $line =~ m/vlog.*\.v\”/ )
{
jika ($line =~ m/\s+(\w*?)\_LIB/)
{
#cetak “\$1 =$1 \n” ;
$temp = “$1″.”_LIB”;
#cetak “Suhu = $temp \n” ;
$LIB{$temp}++;
}
mengunyah($line);
$line =~ s/^vlog/$vlog/ ;
$line =~ s/ //g;
cetak OUT1 “$line\n”;
}
jika tidak ( ($baris =~ m/vsim.*presynth\.(.*)/) || ($baris =~ m/vsim.*postsynth\.(.*)/) || ($baris
=~ m/vsim.*postlayout\.(.*)/) )
{
$tb = $1 ;
$tb =~ s/ //g;
mengunyah($tb);
#print “Nama TB : $tb \n”;
jika ($line =~ m/sdf(.*)\.sdf/)
{
mengunyah($line);
$garis = $1 ;
#cetak “GARIS : $baris \n” ;
jika ($line =~ m/maks/)
{
$line =~ s/maks \/// ;
$line =~ s/=/:/;
cetak OUT1 “\n\n/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postlayout.$tb -sdf
maks:$tb.$line.sdf -l kompilasi.log\n” ;
}
elsif ($line =~ m/menit/)
{
$line =~ dtk \/// ;
$line =~ s/=/:/;
cetak OUT1 “\n\n/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postlayout.$tb -sdf
min:$tb.$line.sdf -l kompilasi.log\n” ;
}
elsif ($line =~ m/tipe/)
{
$line =~ jenis \/// ;
$line =~ s/=/:/;
cetak OUT1 “\n\n/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postlayout.$tb -sdf
ketik:$tb.$line.sdf -l kompilasi.log\n” ;
}
#-sdfmax /M3_FIC32_0=${PROJECT_DIR}/desainer/M3_FIC32/M3_FIC32_ba.sdf — Format SDF ModelSim
#$sdf = “-sdf maks:testbench.M3_FIC32_0:${PROJECT_DIR}/desainer/M3_FIC32/M3_FIC32_ba.sdf”; -VCS
format SDF
}
}
}
mencetak
KELUAR 1 “\n\n”
;
if
( $state eq “presinth”
)
{
mencetak
OUT2 “presynth
: ./presinth\n”
;
mencetak
OUT1 “/cad_desain/alat/vcs.dir/E-2011.03/bin/vcs
-sim_res=1fs presynth.$tb -l
kompilasi.log\n”
;
}
tidak ada
( $state sama dengan “postsynth”
)
{
mencetak
OUT2 “pasca-synth
: ./postsynth\n”
;
mencetak
OUT1 “/cad_desain/alat/vcs.dir/E-2011.03/bin/vcs
-sim_res=1fs -l untuk mengirim dan menerima file
kompilasi.log\n”
;
}
tidak ada
( $state sama dengan “postlayout”
)
{
cetak OUT2 “postlayout : ./postlayout\n” ;
}
kalau tidak
{
cetak “Status Simulasi tidak ada \n” ;
}
foreach $i ( kunci %LIB)
{
#print “Kunci : $i Nilai : $LIB{$i} \n” ;
cetak OUT2 “$i : ./$i\n” ;
}
cetak OUT1 “\n\n” ;
cetak OUT1 “./simv -l run.log\n” ;
cetak OUT2 “DEFAULT : ./kerja\n” ;
Tutup DIFILE;
tutup OUT1;
tutup OUT2;
}

Riwayat Revisi (Masuk ke Microchip

Riwayat revisi menjelaskan perubahan yang diterapkan pada dokumen. Perubahan
dicantumkan berdasarkan revisi, dimulai dari penerbitan terkini.

Revisi Tanggal Keterangan
A 12/2023 Berikut perubahan yang dilakukan pada revisi ini:
• Dokumen diubah ke dalam format Microchip. Revisi Awal.
• Memperbarui bagian 5. Pengaturan Siemens QuestaSim/Pengaturan ModelSim untuk menyertakan catatan baru yang menjelaskan dampak pada visibilitas selama simulasi dan pengoptimalan.

Dukungan FPGA Microchip
Grup produk Microchip FPGA mendukung produknya dengan berbagai layanan dukungan, termasuk Layanan Pelanggan, Pusat Dukungan Teknis Pelanggan, dan websitus, dan kantor penjualan di seluruh dunia.
Pelanggan disarankan untuk mengunjungi sumber daya daring Microchip sebelum menghubungi dukungan karena kemungkinan besar pertanyaan mereka telah terjawab.
Hubungi Pusat Dukungan Teknis melalui websitus di www.microchip.com/dukungan. Sebutkan nomor Bagian Perangkat FPGA, pilih kategori kasing yang sesuai, dan unggah desain files sambil membuat kasus dukungan teknis.
Hubungi Layanan Pelanggan untuk dukungan produk non-teknis, seperti harga produk, peningkatan produk, informasi pembaruan, status pesanan, dan otorisasi.

  • Dari Amerika Utara, hubungi 800.262.1060
  • Dari seluruh dunia, hubungi 650.318.4460
  • Faks, dari mana saja di dunia, 650.318.8044

Informasi Mikrochip
Microchip Weblokasi
Microchip menyediakan dukungan online melalui websitus di www.microchip.com/. Ini websitus ini digunakan untuk membuat filedan informasi yang mudah diakses oleh pelanggan. Beberapa konten yang tersedia meliputi:

  • Dukungan Produk – Lembar data dan ralat, catatan aplikasi dan sampprogram, sumber daya desain, panduan pengguna dan dokumen dukungan perangkat keras, rilis perangkat lunak terbaru dan perangkat lunak yang diarsipkan
  • Dukungan Teknis Umum – Pertanyaan yang Sering Diajukan (FAQ), permintaan dukungan teknis, grup diskusi online, daftar anggota program mitra desain Microchip
  • Bisnis Microchip – Panduan pemilihan dan pemesanan produk, siaran pers Microchip terbaru, daftar seminar dan acara, daftar kantor penjualan Microchip, distributor dan perwakilan pabrik

Layanan Pemberitahuan Perubahan Produk
Layanan pemberitahuan perubahan produk Microchip membantu pelanggan tetap mengikuti perkembangan produk Microchip. Pelanggan akan menerima pemberitahuan email setiap kali ada perubahan, pembaruan, revisi, atau kesalahan terkait dengan keluarga produk tertentu atau alat pengembangan yang diminati.
Untuk mendaftar, kunjungi www.microchip.com/pcn dan ikuti instruksi pendaftaran.
Dukungan Pelanggan
Pengguna produk Microchip dapat menerima bantuan melalui beberapa saluran:

  • Distributor atau Perwakilan
  • Kantor Penjualan Lokal
  • Insinyur Solusi Tertanam (ESE)
  • Dukungan Teknis

Pelanggan harus menghubungi distributor, perwakilan, atau ESE untuk mendapatkan dukungan. Kantor penjualan lokal juga tersedia untuk membantu pelanggan. Daftar kantor penjualan dan lokasi disertakan dalam dokumen ini.
Dukungan teknis tersedia melalui websitus di: www.microchip.com/dukungan
Fitur Perlindungan Kode Perangkat Microchip
Perhatikan rincian berikut mengenai fitur perlindungan kode pada produk Microchip:

  • Produk mikrochip memenuhi spesifikasi yang tercantum dalam Lembar Data Mikrochip masing-masing.
  • Microchip yakin bahwa rangkaian produknya aman jika digunakan sesuai tujuan, sesuai spesifikasi pengoperasian, dan dalam kondisi normal.
  • Nilai-nilai microchip dan secara agresif melindungi hak kekayaan intelektualnya. Upaya untuk melanggar fitur perlindungan kode produk Microchip sangat dilarang dan dapat melanggar Digital Millennium Copyright Act.
  • Baik Microchip maupun produsen semikonduktor lainnya tidak dapat menjamin keamanan kodenya. Perlindungan kode tidak berarti kami menjamin produk tersebut “tidak dapat dipecahkan”.
    Perlindungan kode terus berkembang. Microchip berkomitmen untuk terus meningkatkan fitur perlindungan kode pada produk kami.

Pemberitahuan Hukum
Publikasi ini dan informasi di sini hanya dapat digunakan dengan produk Microchip, termasuk untuk merancang, menguji, dan mengintegrasikan produk Microchip dengan aplikasi Anda. Penggunaan informasi ini dengan cara lain melanggar ketentuan ini. Informasi mengenai aplikasi perangkat disediakan hanya untuk kenyamanan Anda dan dapat digantikan oleh pembaruan. Anda bertanggung jawab untuk memastikan bahwa aplikasi Anda memenuhi spesifikasi Anda. Hubungi kantor penjualan Microchip setempat untuk dukungan tambahan atau, dapatkan dukungan tambahan di www.microchip.com/en-us/support/design-help/client-support-services.
INFORMASI INI DISEDIAKAN OLEH MICROCHIP “SEBAGAIMANA ADANYA”. MICROCHIP TIDAK MEMBERIKAN PERNYATAAN ATAU JAMINAN APAPUN BAIK SECARA TERSURAT MAUPUN TERSIRAT, TERTULIS MAUPUN LISAN, BERDASARKAN HUKUM ATAU LAINNYA, YANG TERKAIT DENGAN INFORMASI TERMASUK NAMUN TIDAK TERBATAS PADA JAMINAN TERSIRAT TENTANG KETIDAKPELANGGARAN, KEMAMPUAN UNTUK DIPERDAGANGKAN, DAN KESESUAIAN UNTUK TUJUAN TERTENTU, ATAU JAMINAN YANG TERKAIT DENGAN KONDISI, KUALITAS, ATAU KINERJANYA.
DALAM KEADAAN APA PUN MICROCHIP TIDAK AKAN BERTANGGUNG JAWAB ATAS KERUGIAN, KERUSAKAN, BIAYA, ATAU PENGELUARAN TIDAK LANGSUNG, KHUSUS, HUKUMAN, INSIDENTAL, ATAU KONSEKUENSIAL DALAM BENTUK APA PUN YANG TERKAIT DENGAN INFORMASI ATAU PENGGUNAANNYA, BAGAIMANA PUN PENYEBABNYA, BAHKAN JIKA MICROCHIP TELAH DIBERITAHUKAN TENTANG KEMUNGKINAN TERSEBUT ATAU KERUSAKAN TERSEBUT DAPAT DIPREDIKSI. SEJAUH YANG DIIZINKAN OLEH HUKUM, TOTAL TANGGUNG JAWAB MICROCHIP ATAS SEMUA KLAIM DALAM CARA APA PUN YANG TERKAIT DENGAN INFORMASI ATAU PENGGUNAANNYA TIDAK AKAN MELEBIHI JUMLAH BIAYA, JIKA ADA, YANG TELAH ANDA BAYARKAN SECARA LANGSUNG KEPADA MICROCHIP UNTUK INFORMASI TERSEBUT.
Penggunaan perangkat Microchip dalam aplikasi pendukung kehidupan dan/atau keselamatan sepenuhnya menjadi risiko pembeli, dan pembeli setuju untuk membela, mengganti rugi, dan membebaskan Microchip dari segala kerusakan, klaim, tuntutan, atau biaya yang timbul akibat penggunaan tersebut. Tidak ada lisensi yang diberikan, secara tersirat atau sebaliknya, berdasarkan hak kekayaan intelektual Microchip kecuali dinyatakan sebaliknya.
Merek Dagang
Nama dan logo Microchip, logo Microchip, Adaptec, AVR, logo AVR, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkMD, maXStylus, maXTouch, MediaLB, megaAVR, Microsemi, logo Microsemi, MOST, logo MOST, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, logo PIC32, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, Logo SST, SuperFlash, Symmetricom, SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron, dan XMEGA adalah merek dagang terdaftar milik Microchip Technology Incorporated di Amerika Serikat dan negara lain.
AgileSwitch, APT, ClockWorks, Perusahaan Solusi Kontrol Tertanam, EtherSynch, Flashtec, Kontrol Kecepatan Hyper, Beban HyperLight, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, logo ProASIC Plus, Quiet- Wire, SmartFusion, SyncWorld, Temux, TimeCesium, TimeHub, TimePictra, TimeProvider, TrueTime, dan ZL adalah merek dagang terdaftar dari Microchip Technology Incorporated di AS
Penekanan Tombol Berdekatan, AKS, Analog-untuk-Digital, Setiap Kapasitor, AnyIn, AnyOut, Augmented Switching, BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoController, dsPICDEM, dsPICDEM.net, Pencocokan Rata-Rata Dinamis , DAM, ECAN, Espresso T1S, EtherGREEN, GridTime, IdealBridge, Pemrograman Serial Dalam Sirkuit, ICSP, INICnet, Paralel Cerdas, IntelliMOS, Konektivitas Antar-Chip, JitterBlocker, Knob-on-Display, KoD, maxCrypto, maksView, memBrain, Mindi, MiWi, MPASM, MPF, Logo Bersertifikat MPLAB, MPLIB, MPLINK, MultiTRAK, NetDetach, Pembuatan Kode Omniscient, PICDEM, PICDEM.net,
PICkit, PICtail, PowerSmart, PureSilicon, QMatrix, REAL ICE, Pemblokir Riak, RTAX, RTG4, SAMICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher,
SuperSwitcher II, Switchtec, SynchroPHY, Daya Tahan Total, Waktu Tepercaya, TSHARC, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect, dan ZENA adalah merek dagang dari Microchip Technology Incorporated
di Amerika Serikat dan negara lainnya.
SQTP adalah merek layanan Microchip Technology Incorporated di Amerika Serikat
Logo Adaptec, Frequency on Demand, Silicon Storage Technology, dan Symmcom adalah merek dagang terdaftar dari Microchip Technology Inc. di negara lain.
GestIC adalah merek dagang terdaftar dari Microchip Technology Germany II GmbH & Co. KG, anak perusahaan Microchip Technology Inc., di negara lain.
Semua merek dagang lain yang disebutkan di sini adalah milik perusahaan masing-masing.
© 2023, Microchip Technology Incorporated dan anak perusahaannya. Seluruh hak cipta.
ISBN: 978-1-6683-3694-6
Sistem Manajemen Mutu
Untuk informasi mengenai Sistem Manajemen Mutu Microchip, silakan kunjungi www.microchip.com/kualitas.

AMERIKA ASIA/PASIFIK ASIA/PASIFIK EROPA
Kantor Perusahaan
2355 Barat Chandler Blvd.
Chandler, AZ 85224-6199
Telp: Telepon: 480-792-7200
Fax: Telepon: 480-792-7277
Dukungan Teknis:
www.microchip.com/dukungan
Web Alamat:
www.microchip.com
Kota Atlanta
Duluth, Georgia
Telp: Telepon: 678-957-9614
Fax: Telepon: 678-957-1455
Austin, Texas
Telp: Telepon: 512-257-3370
Kota Boston
Westborough, Massachusetts
Telp: Telepon: 774-760-0087
Fax: Telepon: 774-760-0088
Bahasa Indonesia: Chicago
Itasca, IL
Telp: Telepon: 630-285-0071
Fax: Telepon: 630-285-0075
Kota Dallas
Addison, TX
Telp: Telepon: 972-818-7423
Fax: Telepon: 972-818-2924
Kota Detroit
Baru, Michigan
Telp: Telepon: 248-848-4000
Houston, Texas
Telp: Telepon: 281-894-5983
Kota Indianapolis
Noblesville, IN
Telp: Telepon: 317-773-8323
Fax: Telepon: 317-773-5453
Telp: Telepon: 317-536-2380
Kota Los Angeles
Misi Viejo, California
Telp: Telepon: 949-462-9523
Fax: Telepon: 949-462-9608
Telp: Telepon: 951-273-7800
Raleigh, Carolina Utara
Telp: Telepon: 919-844-7510
New York, Amerika Serikat
Telp: Telepon: 631-435-6000
San Jose, California
Telp: Telepon: 408-735-9110
Telp: Telepon: 408-436-4270
Kanada – Toronto
Telp: Telepon: 905-695-1980
Fax: Telepon: 905-695-2078		 Australia-Sydney
Telp: 61-2-9868-6733
Cina – Beijing
Telp: 86-10-8569-7000
Cina – Chengdu
Telp: 86-28-8665-5511
Tiongkok – Chongqing
Telp: 86-23-8980-9588
Cina – Dongguan
Telp: 86-769-8702-9880
Cina – Guangzhou
Telp: 86-20-8755-8029
Cina – Hangzhou
Telp: 86-571-8792-8115
Cina – Hong Kong SAR
Telp: 852-2943-5100
Cina – Nanjing
Telp: 86-25-8473-2460
Cina – Qingdao
Telp: 86-532-8502-7355
Cina – Shanghai
Telp: 86-21-3326-8000
Cina – Shenyang
Telp: 86-24-2334-2829
Cina – Shenzhen
Telp: 86-755-8864-2200
Cina – Suzhou
Telp: 86-186-6233-1526
Cina – Wuhan
Telp: 86-27-5980-5300
Cina – Xian
Telp: 86-29-8833-7252
Cina – Xiamen
Telp: 86-592-2388138
Cina – Zhuhai
Telp: 86-756-3210040		 India – Bangalore
Telp: 91-80-3090-4444
India-New Delhi
Telp: 91-11-4160-8631
India – Pune
Telp: 91-20-4121-0141
Jepang – Osaka
Telp: 81-6-6152-7160
Jepang – Tokyo
Telp: 81-3-6880- 3770
Korea – Daegu
Telp: 82-53-744-4301
Korea – Seoul
Telp: 82-2-554-7200
Malaysia - Kuala Lumpur
Telp: 60-3-7651-7906
Malaysia – Pulau Pinang
Telp: 60-4-227-8870
Filipina – Manila
Telp: 63-2-634-9065
Singapura
Telp: 65-6334-8870
Taiwan – Hsin Chu
Telp: 886-3-577-8366
Taiwan – Kaohsiung
Telp: 886-7-213-7830
Taiwan-Taipei
Telp: 886-2-2508-8600
Thailand-Bangkok
Telp: 66-2-694-1351
Vietnam-Ho Chi Minh
Telp: 84-28-5448-2100		 Austria – Wales
Telp: 43-7242-2244-39
Telp.: 43-7242-2244-393
Denmark – Kopenhagen
Telp: 45-4485-5910
Telp.: 45-4485-2829
Finlandia – Espoo
Telp: 358-9-4520-820
Prancis – Paris
Tel: 33-1-69-53-63-20
Fax: 33-1-69-30-90-79
Jerman – Garching
Telp: 49-8931-9700
Jerman – Haan
Telp: 49-2129-3766400
Jerman – Heilbronn
Telp: 49-7131-72400
Jerman – Karlsruhe
Telp: 49-721-625370
Jerman – Munich
Tel: 49-89-627-144-0
Fax: 49-89-627-144-44
Jerman – Rosenheim
Telp: 49-8031-354-560
Israel – Ra'anana
Telp: 972-9-744-7705
Italia – Milan
Telp: 39-0331-742611
Telp.: 39-0331-466781
Italia – Padova
Telp: 39-049-7625286
Belanda – Drunen
Telp: 31-416-690399
Telp.: 31-416-690340
Norwegia – Trondheim
Telp: 47-72884388
Polandia – Warsawa
Telp: 48-22-3325737
Rumania – Bukares
Tel: 40-21-407-87-50
Spanyol – Madrid
Tel: 34-91-708-08-90
Fax: 34-91-708-08-91
Swedia – Gothenberg
Tel: 46-31-704-60-40
Swedia – Stockholm
Telp: 46-8-5090-4654
Inggris – Wokingham
Telp: 44-118-921-5800
Telp.: 44-118-921-5820

logo MICROCHIP© 2023 Microchip Technology Inc. dan anak perusahaannya
DS50003627A –

Dokumen / Sumber Daya

Perangkat Lunak Perpustakaan Simulasi SoC MICROCHIP Libero [Bahasa Indonesia:] Panduan Pengguna
DS50003627A, Perangkat Lunak Perpustakaan Simulasi SoC Libero, Perangkat Lunak Perpustakaan Simulasi SoC, Perangkat Lunak Perpustakaan Simulasi, Perangkat Lunak Perpustakaan, Perangkat Lunak

Referensi

Posting Terkait

Tinggalkan komentar

Alamat email Anda tidak akan dipublikasikan. Bidang yang wajib diisi ditandai *