Simulácia Libero SoC
Pokyny na nastavenie knižnice
Úvod
Účelom tohto dokumentu je opísať postup nastavenia simulačného prostredia pomocou projektu Libero SoC ako vstupu. Táto dokumentácia zodpovedá predkompilovaným knižniciam poskytnutým na použitie s Libero SoC v11.9 a novšími vydaniami softvéru. Poskytnuté knižnice sú zostavené pre Verilog. Používatelia VHDL vyžadujú licenciu umožňujúcu simuláciu v zmiešanom režime.
Kompilované simulačné knižnice sú k dispozícii pre nasledujúce nástroje:
- Aldec Active-HDL
- Aldec Riviera-PRO
- Cadence Incisive Enterprise a Xcelium
- Siemens QuestaSim
- Synopsys VCS
Ak chcete požiadať o knižnicu pre iný simulátor, kontaktujte nás Technická podpora Microchip.
Integrácia Libero SoC
Libero SoC podporuje simuláciu pomocou ModelSim ME vygenerovaním run.do file. Toto file používa ModelSim ME/ModelSim Pro ME na nastavenie a spustenie simulácie. Ak chcete použiť iné simulačné nástroje, môžete vygenerovať ModelSim ME/ModelSim Pro ME run.do a upraviť skript Tcl file používať príkazy, ktoré sú kompatibilné s vaším simulátorom.
1.1 Libero SoC Tcl File Generácia (Položiť otázku)
Po vytvorení a vygenerovaní návrhu v Libero SoC spustite simuláciu ModelSim ME/ModelSim Pro ME vo všetkých fázach návrhu (presynth, postsynth a post-layout). Tento krok vygeneruje súbor run.do file pre ModelSim ME/ModelSim Pro ME pre každú fázu návrhu.
Dôležité: Po spustení každého simulačného behu premenujte automaticky vygenerovaný run.do file v adresári simulácie, aby sa zabránilo Libero SoC v prepísaní file. Naprample, files možno premenovať na presynth_run.do, postsynth_run.do a postlayout_run.do.
Nastavenie Aldec pre Active-HDL a Riviera-Pro (Položiť otázku)
Run.do file Používaný ModelSim ME/ModelSim Pro ME možno upraviť a použiť na simuláciu pomocou simulátorov Aldec.
2.1 Premenná prostredia (Položiť otázku)
Nastavte premennú prostredia na vašu licenciu file miesto:
LM_LICENSE_FILE: musí obsahovať ukazovateľ na licenčný server.
2.2 Stiahnite si kompilovanú knižnicu (Položiť otázku)
Stiahnite si knižnice pre Aldec Active-HDL a Aldec Riviera-PRO z Microchip webstránky.
2.3 Konverzia run.do pre simuláciu Aldec (Položiť otázku)
Run.do files generované Libero SoC pre simulácie pomocou nástroja Active-HDL a Riviera-Pro je možné použiť na simulácie pomocou Active-HDL a Riviera-Pro s jedinou zmenou. Nasledujúca tabuľka uvádza príkazy ekvivalentné Aldec, ktoré je potrebné upraviť v ModelSim run.do file.
Tabuľka 2-1. Ekvivalentné príkazy Aldec
| ModelSim | Aktívny-HDL |
| vlog | alogovať |
| vcom | acom |
| vlib | alib |
| vsim | asim |
| vmap | amap |
Nasleduje akoample run.do súvisiaci so simulátormi Aldec.
- Nastavte umiestnenie aktuálneho pracovného adresára.
nastaviť dsn - Nastavte pracovný názov knižnice, zmapujte jej umiestnenie a potom zmapujte umiestnenie rodiny Microchip FPGA
predkompilované knižnice (naprample, SmartFusion2), na ktorom spúšťate svoj návrh.
alib presynth
amap presynth presynth
amap SmartFusion2 - Zostavte všetky potrebné HDL filev návrhu s požadovanou knižnicou.
alog –work presynth temp.v (pre Verilog)
alog –work presynth testbench.v
acom –work presynth temp.vhd (pre Vhdl)
acom –work presynth testbench.vhd - Simulujte dizajn.
asim –L SmartFusion2 –L presynth –t 1ps presynth.testbench
beh 10us
2.4 Známe problémy (Položiť otázku)
V tejto časti sú uvedené známe problémy a obmedzenia.
- Knižnice zostavené pomocou Riviera-PRO sú špecifické pre platformu (tj 64-bitové knižnice nie je možné spustiť na 32-bitovej platforme a naopak).
- Pre návrhy obsahujúce SERDES/MDDR/FDDR použite nasledujúcu možnosť vo vašom run.do files pri spustení simulácií po zostavení ich návrhov:
– Aktívny-HDL: asim –o2
– Riviera-PRO: asim –O2 (pre simulácie pred syntézou a po rozložení) a asim –O5 (pre simulácie po rozložení)
Nastavenie Aldec pre Active-HDL a Riviera-Pro má nasledujúce čakajúce SAR. Pre viac informácií kontaktujte Technická podpora Microchip. - SAR 49908 – Active-HDL: Chyba VHDL pre simulácie matematických blokov
- SAR 50627 – Riviera-PRO 2013.02: Chyby simulácie pre návrhy SERDES
- SAR 50461 – Riviera-PRO: možnosť asim -O2/-O5 v simuláciách
Precízne nastavenie kadencie (Položiť otázku)
Musíte vytvoriť skript file podobne ako ModelSim ME/ModelSim Pro ME run.do na spustenie
Simulátor Cadence Incisive. Postupujte podľa týchto krokov a vytvorte skript file pre NCSim alebo použite skript file
poskytnutý na konverziu ModelSim ME/ModelSim Pro ME run.do files do konfigurácie files
potrebné na spustenie simulácií pomocou NCSim.
Dôležité: Kadencia zastavila vydávanie nových verzií Incisive Enterprise
simulátor a začala podporovať Xcelium simulátor.
3.1 Premenné prostredia (Položiť otázku)
Ak chcete spustiť simulátor Cadence Incisive, nakonfigurujte nasledujúce premenné prostredia:
- LM_LICENSE_FILE: musí obsahovať smerník na licenciu file.
- cds_root: musí ukazovať na umiestnenie domovského adresára inštalácie Cadence Incisive.
- PATH: musí ukazovať na skladové miesto v adresári nástrojov, na ktorý ukazuje cds_root, tj.
$cds_root/tools/bin/64bit (pre 64-bitový počítač a $cds_root/tools/bin pre 32-bitový počítač).
V prípade prepínania medzi 64-bitovým a 32-bitovým operačným systémom existujú tri spôsoby nastavenia simulačného prostredia:
Prípad 1: Premenná PATH
Spustite nasledujúci príkaz:
set path = (install_dir/tools/bin/64bit $path) pre 64bitové počítače a
set path = (install_dir/tools/bin $path) pre 32-bitové počítače
Prípad 2: Použitie -64bitovej možnosti príkazového riadka
V príkazovom riadku zadajte možnosť -64bit, aby ste vyvolali 64bitový spustiteľný súbor.
Prípad 3: Nastavenie premennej prostredia INCA_64BIT alebo CDS_AUTO_64BIT
Premenná INCA_64BIT sa považuje za boolovskú. Túto premennú môžete nastaviť na ľubovoľnú hodnotu alebo na nulový reťazec.
setenv INCA_64BIT
Dôležité: The Premenná prostredia INCA_64BIT neovplyvňuje iné nástroje Cadence, ako sú nástroje IC. V prípade nástrojov Incisive však premenná INCA_64BIT prepíše nastavenie pre premennú prostredia CDS_AUTO_64BIT. Ak je nastavená premenná prostredia INCA_64BIT, všetky nástroje Incisive bežia v 64-bitovom režime. setenv CDS_AUTO_64BIT INCLUDE:INCA
Dôležité: The reťazec INCA musí byť napísaný veľkými písmenami. Všetky spustiteľné súbory musia byť spustené buď v 32-bitovom režime alebo v 64-bitovom režime, nenastavujte premennú tak, aby obsahovala jeden spustiteľný súbor, ako je uvedené nižšie:
setenv CDS_AUTO_64BIT INCLUDE:ncelab
Ostatné nástroje Cadence, ako sú nástroje IC, tiež používajú premennú prostredia CDS_AUTO_64BIT na riadenie výberu 32-bitových alebo 64-bitových spustiteľných súborov. Nasledujúca tabuľka ukazuje, ako môžete nastaviť premennú CDS_AUTO_64BIT na spustenie nástrojov Incisive a nástrojov IC vo všetkých režimoch.
Tabuľka 3-1. Premenné CDS_AUTO_64BIT
| Premenná CDS_AUTO_64BIT | Incisive Tools | Nástroje IC |
| setenv CDS_AUTO_64BIT VŠETKO | 64 bit | 64 bit |
| setenv CDS_AUTO_64BIT NONE | 32 bit | 32 bit |
| setenv CDS_AUTO_64BIT EXCLUDE:ic_binary | 64 bit | 32 bit |
| setenv CDS_AUTO_64BIT EXCLUDE:INCA | 32 bit | 64 bit |
Dôležité: Všetky nástroje Incisive musia byť spustené buď v 32-bitovom režime alebo v 64-bitovom režime, nepoužívajte EXCLUDE na vylúčenie konkrétneho spustiteľného súboru, ako je to v nasledujúcom: setenv CDS_AUTO_64BIT EXCLUDE:ncelab
Ak nastavíte premennú CDS_AUTO_64BIT na vylúčenie nástrojov Incisive (setenv CDS_AUTO_64BIT EXCLUDE:INCA), všetky nástroje Incisive budú spustené v 32-bitovom režime. Možnosť -64bit príkazového riadka však prepíše premennú prostredia.
Nasledujúca konfigurácia files vám pomôžu spravovať vaše údaje a riadiť prevádzku simulačných nástrojov a pomôcok:
- Mapovanie knižnice file (cds.lib) – Definuje logický názov pre umiestnenie vášho návrhu.
- Knižnice a spája ich s fyzickými názvami adresárov.
- Premenné file (hdl.var) – definuje premenné, ktoré ovplyvňujú správanie simulačných nástrojov a pomôcok.
3.2 Stiahnite si kompilovanú knižnicu (Položiť otázku)
Stiahnite si knižnice pre Cadence Incisive z Microsemi's webstránky.
3.3 Vytvorenie skriptu NCSim File (Položiť otázku)
Po vytvorení kópie súboru run.do files, vykonajte tieto kroky na spustenie simulácie pomocou NCSim:
- Vytvorte súbor cds.lib file ktorý definuje knižnice, ktoré sú prístupné, a ich umiestnenie. The file obsahuje príkazy, ktoré mapujú logické názvy knižníc na ich fyzické cesty k adresárom. Naprample, ak máte spustenú simuláciu presynth, súbor cds.lib file je napísaný tak, ako je znázornené v nasledujúcom bloku kódov.
DEFINOVAŤ presynth ./presynth
DEFINE COREHBLITE_LIB ./COREAHBLITE_LIB
DEFINUJTE smartfusion2 - Vytvorte súbor hdl.var file, voliteľná konfigurácia file ktorý obsahuje konfiguračné premenné, ktorý určuje, ako je nakonfigurované vaše návrhové prostredie. Nasledujúca premenná filesú zahrnuté:
– Premenné, ktoré sa používajú na špecifikáciu pracovnej knižnice, kde kompilátor ukladá skompilované objekty a iné odvodené údaje.
– Pre Verilog premenné (LIB_MAP, VIEW_MAP, WORK), ktoré sa používajú na špecifikáciu knižníc a views na vyhľadávanie, keď spracovateľ vyrieši inštancie.
– Premenné, ktoré vám umožňujú definovať možnosti a argumenty príkazového riadka kompilátora, elaborátora a simulátora.
V prípade simulácie presynth naprample zobrazené vyššie, povedzme, že máme tri RTL files: av, bv a testbench.v, ktoré je potrebné skompilovať do knižníc presynth, CREAHBLITE_LIB a presynth. Súbor hdl.var file možno zapísať tak, ako je to znázornené v nasledujúcom bloku kódov.
DEFINOVAŤ WORK presynth
DEFINOVAŤ PROJECT_DIR files>
DEFINOVAŤ LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/av => presynth )
DEFINOVAŤ LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/bv => COREHBLITE_LIB )
DEFINOVAŤ LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/testbench.v => presynth )
DEFINOVAŤ LIB_MAP ( $LIB_MAP, + => presynth ) - Zostavte dizajn files pomocou možnosti ncvlog.
ncvlog +incdir+ –cdslib ./cds.lib –hdlvar ./hdl.var –logfile
ncvlog.log –update –linedebug av bv testbench.v - Vypracujte dizajn pomocou ncelab. Spracovateľ vytvorí hierarchiu návrhu založenú na inštancii a konfiguračných informáciách v návrhu, vytvorí konektivitu signálu a vypočíta počiatočné hodnoty pre všetky objekty v návrhu. Vypracovaná hierarchia návrhu je uložená v snímke simulácie, ktorá predstavuje reprezentáciu vášho návrhu, ktorú simulátor používa na spustenie simulácie.
ncelab –Message –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncelab.log –errormax 15 –
prístup +rwc – stav worklib. :modul
Vypracovanie počas post-layout simulácie
V prípade simulácií po rozmiestnení najskôr SDF file je potrebné skompilovať pred vypracovaním pomocou príkazu ncsdfc.
ncsdfcfilemeno>.sdf –výstupfilemeno>.sdf.X
Počas spracovania použite skompilovaný výstup SDF s možnosťou –autosdf, ako je znázornené v nasledujúcom bloku kódu.
ncelab -autosdf –Správa –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncelab.log –errormax
15 –prístup +rwc –stav worklib. :modul –sdf_cmd_file ./
sdf_cmd_file
súbor sdf_cmd_file musia byť také, ako je uvedené v nasledujúcom bloku kódov.
COMPILED_SDF_FILE = “ file>” - Simulujte pomocou ncsim. Po vypracovaní sa vytvorí snímka simulácie, ktorú načíta ncsim na simuláciu. Môžete spustiť v dávkovom režime alebo v režime GUI.
ncsim –Message –batch/-gui –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncsim.log –
errormax 15 – stav worklib. :modul
Dôležité: Všetky vyššie uvedené tri kroky kompilácie, vypracovania a simulácie možno vložiť do skriptu shellu file a pochádzajú z príkazového riadku. Namiesto použitia týchto troch krokov je možné návrh simulovať v jednom kroku pomocou možnosti ncverilog alebo irun, ako je znázornené v nasledujúcom bloku kódu.
ncverilog +incdir+ -cdslib ./cds.lib –hdlvar ./hdl.var
files použitý v dizajne>
irun +incdir+ -cdslib ./cds.lib –hdlvar ./hdl.var files
použité v dizajne>
3.3.1 Známe problémy (Položiť otázku)
Riešenie pre testbench
Použitie nasledujúceho príkazu na určenie frekvencie hodín v testovacej ploche vygenerovanej používateľom alebo predvolená testovacia plocha vygenerovaná Libero SoC nefunguje s NCSim.
vždy @(SYSCLK)
#(SYSCLK_PERIOD / 2.0) SYSCLK <= !SYSCLK;
Ak chcete spustiť simuláciu, upravte nasledovne:
vždy #(SYSCLK_PERIOD / 2.0) SYSCLK = ~SYSCLK;
Dôležité: Zostavené knižnice pre NCSim sú špecifické pre platformu (tj 64-bitové knižnice nie sú kompatibilné s 32-bitovou platformou a naopak).
Simulácie postsynth a post-layout pomocou MSS a SERDES Pri spustení postsynth simulácií návrhov obsahujúcich blok MSS alebo post-layout simulácií návrhov pomocou SERDES, simulácie BFM nefungujú, ak je nastavená možnosť –libmap
pri vypracovaní nešpecifikované. Je to preto, že počas spracovania je MSS vyriešený z pracovnej knižnice (pretože predvolená väzba a worklib je postsynth/post-layout), kde je to len pevná funkcia.
Príkaz ncelab musí byť napísaný tak, ako je uvedené v nasledujúcom bloku kódu, aby sa vyriešil MSS
blok z predkompilovanej knižnice SmartFusion2.
ncelab -libmap lib.map -libverbose -Message -access +rwc cfg1
a lib.map file musí byť nasledovné:
config cfg1;
dizajn ;
predvolený liblist smartfusion2 ;
endconfig
Toto vyrieši akúkoľvek bunku v knižnici SmartFusion2 pred pohľadom do pracovnej knižnice, tj postsynth/post-layout.
Voľba –libmap môže byť štandardne použitá počas spracovania pre každú simuláciu (presynth, postsynth a post-layout). Vyhnete sa tak problémom so simuláciou, ktoré sú spôsobené riešením inštancií z knižníc.
ncelab: *F,INTERR: VNÚTORNÁ VÝNIMKA
Táto výnimka nástroja ncelab je výstrahou pre návrhy obsahujúce FDDR v SmartFusion 2 a IGLOO 2 počas postsynth a post-layout simulácií pomocou voľby –libmap.
Dôležité: Tento problém bol nahlásený tímu podpory Cadence (SAR 52113).
3.4 Sample Tcl a Shell Script Files (Položiť otázku)
Nasledujúce files sú konfigurácia files potrebné na nastavenie dizajnu a skriptu shellu file na spustenie príkazov NCSim.
Cds.lib
NE smartfusion2 /scratch/krydor/tmpspace/users/me/nc-vlog64/SmartFusion2
DEFINE COREHBLITE_LIB ./COREAHBLITE_LIB
DEFINOVAŤ presynth ./presynth
Hdl.var
DEFINOVAŤ WORK presynth
DEFINOVAŤ PROJECT_DIR /scratch/krydor/tmpspace/sqausers/me/3rd_party_simulators/Cadence/IGLOO2/
ENVM/M2GL050/envm_fic1_ser1_v/eNVM_fab_master
DEFINOVAŤ LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_addrdec.v => COREHBLITE_LIB )
DEFINOVAŤ LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_defaultslavesm.v => COREHBLITE_LIB )
DEFINOVAŤ LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_masterstagev => COREHBLITE_LIB )
DEFINOVAŤ LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_slavearbiter.v => COREHBLITE_LIB )
DEFINOVAŤ LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_slavestagev => COREHBLITE_LIB )
DEFINOVAŤ LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_matrix2x16.v => COREHBLITE_LIB )
DEFINOVAŤ LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite.v => COREHBLITE_LIB )
DEFINOVAŤ LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB/CCC_0/SB_CCC_0_FCCC.v =>
presynth )
DEFINOVAŤ LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreConfigMaster/
2.0.101/rtl/vlog/core/coreconfigmaster.v => presynth )
DEFINOVAŤ LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreConfigP/4.0.100/rtl/
vlog/core/coreconfigp.v => presynth )
DEFINOVAŤ LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreResetP/5.0.103/rtl/
vlog/core/coreresetp_pcie_hotreset.v => presynth )
DEFINOVAŤ LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreResetP/5.0.103/rtl/
vlog/core/coreresetp.v => presynth )
DEFINOVAŤ LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB/FABOSC_0/SB_FABOSC_0_OSC.v =>
presynth )
DEFINOVAŤ LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB_HPMS/SB_HPMS.v => presynth )
DEFINOVAŤ LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB/SB.v => presynth )
DEFINOVAŤ LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/SERDES_IF_0/
SB_top_SERDES_IF_0_SERDES_IF.v => presynth )
DEFINOVAŤ LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/SB_top.v => presynth )
DEFINOVAŤ LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/testbench.v => presynth )
DEFINOVAŤ LIB_MAP ( $LIB_MAP, + => presynth )
Príkazy.csh
ncvlog +incdir+../../component/work/SB_top -cdslib ./cds.lib -hdlvar ./hdl.var -logfile
ncvlog.log -errormax 15 -update -linedebug
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_addrdec.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/
coreahblite_defaultslavesm.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_masterstagvek
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_slavearbiter.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_slavestagvek
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_matrix2x16.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite.v
../../component/work/SB/CCC_0/SB_CCC_0_FCCC.v
../../component/Actel/DirectCore/CoreConfigMaster/2.0.101/rtl/vlog/core/coreconfigmaster.v
../../component/Actel/DirectCore/CoreConfigP/4.0.100/rtl/vlog/core/coreconfigp.v
../../component/Actel/DirectCore/CoreResetP/5.0.103/rtl/vlog/core/coreresetp_pcie_hotreset.v
../../component/Actel/DirectCore/CoreResetP/5.0.103/rtl/vlog/core/coreresetp.v
../../component/work/SB/FABOSC_0/SB_FABOSC_0_OSC.v ../../component/work/SB_HPMS/SB_HPMS.v
../../component/work/SB/SB.v ../../component/work/SB_top/SERDES_IF_0/
SB_top_SERDES_IF_0_SERDES_IF.v
../../component/work/SB_top/SB_top.v ../../component/work/SB_top/testbench.v
ncelab -Message -cdslib ./cds.lib -hdlvar ./hdl.var
-work presynth -logfile ncelab.log -errormax 15 -access +rwc -stav presynth.testbench:module
ncsim -Message -batch -cdslib ./cds.lib -hdlvar ./
hdl.var -logfile ncsim.log -errormax 15 -stav presynth.testbench:module
3.5 Automatizácia (Položiť otázku)
Nasledujúci skript file konvertuje ModelSim run.do files do konfigurácie fileje potrebné na spustenie simulácií pomocou NCSim.
Skript File Použitie
perl cadence_parser.pl presynth_run.do postsynth_run.do
postlayout_run.do Microsemi_Family
Location_of_Cadence_Precompiled_libraries
Cadence_parser.pl
#!/usr/bin/perl -w
################################################## ############################################
###################
#Použitie: perl questa_parser.pl presynth_run.do postsynth_run.do postlayout_run.do
Microsemi_Family Precompiled_Libraries_location#
################################################## ############################################
###################
použite POSIX;
používať prísne;
my ($presynth, $postsynth, $postlayout, $family, $lib_location) = @ARGV;
&questa_parser($presynth, $rodina, $lib_location);
&questa_parser($postsynth, $family, $lib_location);
&questa_parser($postlayout, $rodina, $lib_location);
sub questa_parser {
môj $ModelSim_run_do = $_[0];
moja $actel_family = $_[1];
moje $lib_location = $_[2];
môj $stav;
if ( -e “$ModelSim_run_do” )
{
otvorené (INFILE”$ModelSim_run_do”);
môj @ModelSim_run_do =FILE>;
moja $ linka;
if ( $ModelSim_run_do =~ m/(predsyntéza)/)
{
`mkdir QUESTA_PRESYNTH`;
otvoriť (OUTFILE”>QUESTA_PRESYNTH/presynth_questa.do”);
$stav = $1;
} elsif ( $ModelSim_run_do =~ m/(postsynth)/)
{
`mkdir QUESTA_POSTSYNTH`;
otvoriť (OUTFILE”>QUESTA_POSTSYNTH/postsynth_questa.do”);
$stav = $1;
} elsif ( $ModelSim_run_do =~ m/(postlayout)/ )
{
`mkdir QUESTA_POSTLAYOUT`;
otvoriť (OUTFILE”>QUESTA_POSTLAYOUT/postlayout_questa.do”);
$stav = $1;
} inak
{
vytlačiť „Chybné vstupy zadané do file\n”;
vytlačiť “#Usage: perl questa_parser.pl presynth_run.do postsynth_run.do postlayout_run.do
\”Umiestnenie_knižníc\”\n”;
}
foreach $line (@ModelSim_run_do)
{
#Všeobecné operácie
$line =~ s/..\/dizajnér.*simulácia\///g;
$line =~ s/$state/$state\_questa/g;
#vytlačiťFILE „$riadok \n“;
if ($line =~ m/vmap\s+.*($actel_family)/)
{
vytlačiťFILE “vmap $actel_family \”$lib_location\”\n”;
} elsif ($line =~ m/vmap\s+(.*._LIB)/)
{
$riadok =~ s/..\/komponent/..\/..\/komponent/g;
vytlačiťFILE „$riadok \n“;
} elsif ($line =~ m/vsim/)
{
$riadok =~ s/vsim/vsim -novopt/g;
vytlačiťFILE „$riadok \n“;
} inak
{
vytlačiťFILE „$riadok \n“;
}
}
zavrieť vFILE);
uzavrieťFILE);
} inak {
vytlačiť „$ModelSim_run_do neexistuje. Znova spustiť simuláciu \n”;
}
}
Nastavenie Cadence Xcelium (Prihlásenie mikročipu)
Musíte vytvoriť skript file podobne ako ModelSim ME/ModelSim Pro ME run.do na spustenie simulátora Cadence Xcelium. Postupujte podľa týchto krokov a vytvorte skript file pre Xcelium alebo použite skript file poskytnutý na konverziu ModelSim ME/ModelSim Pro ME run.do files do konfigurácie files potrebné na spustenie simulácií pomocou Xcelium.
4.1 Premenné prostredia (Položiť otázku)
Ak chcete spustiť Cadence Xcelium, nakonfigurujte nasledujúce premenné prostredia:
- LM_LICENSE_FILE: musí obsahovať smerník na licenciu file.
- cds_root: musí ukazovať na umiestnenie domovského adresára Cadence Incisive Installation.
- PATH: musí ukazovať na skladové miesto v adresári nástrojov, na ktorý ukazuje cds_root (tj
$cds_root/tools/bin/64bit (pre 64-bitový počítač a $cds_root/tools/bin pre 32-bitový
stroj).
V prípade prepínania medzi 64-bitovým a 32-bitovým operačným systémom existujú tri spôsoby nastavenia simulačného prostredia:
Prípad 1: Premenná PATH
set path = (install_dir/tools/bin/64bit $path) pre 64bitové počítače a
set path = (install_dir/tools/bin $path) pre 32-bitové počítače
Prípad 2: Použitie -64bitovej možnosti príkazového riadka
V príkazovom riadku zadajte možnosť -64bit, aby ste vyvolali 64-bitový spustiteľný súbor.
Prípad 3: Nastavenie premennej prostredia INCA_64BIT alebo CDS_AUTO_64BIT
Premenná INCA_64BIT sa považuje za boolovskú. Túto premennú môžete nastaviť na ľubovoľnú hodnotu alebo na nulu
reťazec.
setenv INCA_64BIT
Dôležité: The Premenná prostredia INCA_64BIT neovplyvňuje iné nástroje Cadence, ako sú nástroje IC. V prípade nástrojov Incisive však premenná INCA_64BIT prepíše nastavenie pre premennú prostredia CDS_AUTO_64BIT. Ak je premenná prostredia INCA_64BIT et, všetky nástroje Incisive bežia v 64-bitovom režime.
setenv CDS_AUTO_64BIT INCLUDE:INCA
Dôležité: The reťazec INCA musí byť napísaný veľkými písmenami. Všetky spustiteľné súbory musia byť spustené buď v 2-bitovom režime alebo v 64-bitovom režime, nenastavujte premennú tak, aby obsahovala jeden spustiteľný súbor, ako je uvedené nižšie:
setenv CDS_AUTO_64BIT INCLUDE:ncelab
Ostatné nástroje Cadence, ako sú nástroje IC, tiež používajú premennú prostredia CDS_AUTO_64BIT na riadenie výberu 32-bitových alebo 64-bitových spustiteľných súborov. Nasledujúca tabuľka ukazuje, ako môžete nastaviť premennú CDS_AUTO_64BIT na spustenie nástrojov Incisive a nástrojov IC vo všetkých režimoch.
Tabuľka 4-1. Premenné CDS_AUTO_64BIT
| Premenná CDS_AUTO_64BIT | Incisive Tools | Nástroje IC |
| setenv CDS_AUTO_64BIT VŠETKO | 64-bitový | 64-bitový |
| setenv CDS_AUTO_64BIT NONE | 32-bitový | 32-bitový |
| setenv CDS_AUTO_64BIT EXCLUDE:ic_binary |
64-bitový | 32-bitový |
| setenv CDS_AUTO_64BIT EXCLUDE:INCA | 32-bitový | 64-bitový |
Dôležité: Všetky nástroje Incisive musia byť spustené buď v 32-bitovom režime alebo v 64-bitovom režime, nepoužívajte EXCLUDE na vylúčenie konkrétneho spustiteľného súboru, ako je uvedené nižšie:
setenv CDS_AUTO_64BIT EXCLUDE:ncelab
Ak nastavíte premennú CDS_AUTO_64BIT na vylúčenie nástrojov Incisive (setenv
CDS_AUTO_64BIT EXCLUDE:INCA), všetky nástroje Incisive sú spustené v 32-bitovom režime. Avšak,
-64bitová možnosť príkazového riadka prepíše premennú prostredia.
Nasledujúca konfigurácia files vám pomôžu spravovať vaše údaje a riadiť prevádzku simulačných nástrojov a pomôcok:
- Mapovanie knižnice file (cds.lib) definuje logický názov pre umiestnenie vášho návrhu.
- Knižnice a spája ich s fyzickými názvami adresárov.
- Premenné file (hdl.var) definuje premenné, ktoré ovplyvňujú správanie simulačných nástrojov a utilít.
4.2 Stiahnite si kompilovanú knižnicu (Položiť otázku)
Stiahnite si knižnice pre Cadence Xcelium od Microsemi's webstránky.
4.3 Vytvorenie skriptu Xcelium file (Položiť otázku)
Po vytvorení kópie súboru run.do files, vykonajte nasledujúce kroky na spustenie simulácie pomocou skriptu Xcelium file.
- Vytvorte súbor cds.lib file ktorý definuje, ktoré knižnice sú prístupné a kde sa nachádzajú.
The file obsahuje príkazy, ktoré mapujú logické názvy knižníc na ich fyzické cesty k adresárom. Naprample, ak máte spustenú simuláciu presynth, súbor cds.lib file možno zapísať tak, ako je to znázornené v nasledujúcom bloku kódov.
DEFINOVAŤ presynth ./presynth
DEFINE COREHBLITE_LIB ./COREAHBLITE_LIB
DEFINUJTE smartfusion2 - Vytvorte súbor hdl.var file čo je voliteľná konfigurácia file ktorý obsahuje konfiguračné premenné, ktorý určuje, ako je nakonfigurované vaše návrhové prostredie. Tie obsahujú:
– Premenné, ktoré sa používajú na špecifikáciu pracovnej knižnice, kde kompilátor ukladá skompilované objekty a iné odvodené údaje.
– Pre Verilog premenné (LIB_MAP, VIEW_MAP, WORK), ktoré sa používajú na špecifikáciu knižníc a views na vyhľadávanie, keď spracovateľ vyrieši inštancie.
– Premenné, ktoré vám umožňujú definovať možnosti a argumenty príkazového riadka kompilátora, elaborátora a simulátora.
V prípade simulácie presynth naprample zobrazené vyššie, povedzme, že máme 3 RTL files av, bv a testbench.v, ktoré je potrebné skompilovať do knižníc presynth, CREAHBLITE_LIB a presynth. Súbor hdl.var file možno zapísať tak, ako je to znázornené v nasledujúcom bloku kódov.
DEFINOVAŤ WORK presynth
DEFINOVAŤ PROJECT_DIR files>
DEFINOVAŤ LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/av => presynth )
DEFINOVAŤ LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/bv => COREHBLITE_LIB )
DEFINOVAŤ LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/testbench.v => presynth )
DEFINOVAŤ LIB_MAP ( $LIB_MAP, + => presynth ) - Zostavte dizajn files pomocou možnosti ncvlog.
xmvlog +incdir+ –cdslib ./cds.lib –hdlvar ./hdl.var –logfile
ncvlog.log –update –linedebug av bv testbench.v - Vypracujte dizajn pomocou ncelab. Spracovateľ vytvorí hierarchiu návrhu založenú na inštancii a konfiguračných informáciách v návrhu, vytvorí konektivitu signálu a vypočíta počiatočné hodnoty pre všetky objekty v návrhu. Vypracovaná hierarchia návrhu je uložená v snímke simulácie, ktorá predstavuje reprezentáciu vášho návrhu, ktorú simulátor používa na spustenie simulácie.
Xcelium –Message –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncelab.log –errormax 15 –
prístup +rwc – stav worklib. :modul
Vypracovanie počas post-layout simulácie
V prípade simulácií po rozmiestnení najskôr SDF file je potrebné skompilovať pred vypracovaním pomocou príkazu ncsdfc.
Xceliumfilemeno>.sdf –výstupfilemeno>.sdf.X
Počas spracovania použite skompilovaný výstup SDF s možnosťou –autosdf, ako je znázornené v nasledujúcom bloku kódu.
xmelab -autosdf –Message –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncelab.log –errormax
15 –prístup +rwc –stav worklib. :modul –sdf_cmd_file ./
sdf_cmd_file
súbor sdf_cmd_file musia byť také, ako je uvedené v nasledujúcom bloku kódov.
COMPILED_SDF_FILE = “ file>” - Simulujte pomocou Xcelium. Po vypracovaní sa vytvorí snímka simulácie, ktorú Xcelium načíta na simuláciu. Toto je možné spustiť v dávkovom režime alebo v režime GUI.
xmsim –Message –batch/-gui –cdslib ./cds.lib –hdlvar ./hdl.var –logfile xmsim.log –
errormax 15 – stav worklib. :modul
Nastavenie Cadence Xcelium
Dôležité: Všetky vyššie uvedené tri kroky kompilácie, spracovania a simulácie môžu byť vložené do shell skriptu file a pochádzajú z príkazového riadku. Namiesto použitia týchto troch krokov je možné návrh simulovať v jednom kroku pomocou možnosti ncverilog alebo xrun, ako je znázornené v nasledujúcom bloku kódu.
xmverilog +incdir+ -cdslib ./cds.lib –hdlvar ./hdl.var
files použitý v dizajne>
xrun +incdir+ -cdslib ./cds.lib –hdlvar ./hdl.var files
použité v dizajne>
4.3.1 Známe problémy (Položiť otázku)
Riešenie pre testbench
Použitie nasledujúceho príkazu na určenie frekvencie hodín v testovacej lavici vygenerovanej používateľom alebo predvolená testovacia plocha vygenerovaná Libero SoC nefunguje s Xcelium.
vždy @(SYSCLK)
#(SYSCLK_PERIOD / 2.0) SYSCLK <= !SYSCLK;
Ak chcete spustiť simuláciu, upravte nasledovne:
vždy #(SYSCLK_PERIOD / 2.0) SYSCLK = ~SYSCLK;
Dôležité: Kompilované knižnice pre Xcelium sú špecifické pre platformu (tj 64-bitové knižnice nie sú kompatibilné s 32-bitovou platformou a naopak).
Postsynth a post-layout simulácie pomocou MSS a SERDES
Pri spustení postsynth simulácií návrhov obsahujúcich blok MSS alebo post-layout simulácií návrhov pomocou SERDES, BFM simulácie nefungujú, ak počas spracovania nie je špecifikovaná možnosť –libmap. Je to preto, že počas spracovania je MSS vyriešený z pracovnej knižnice (pretože predvolená väzba a worklib je postsynth/post-layout), kde je to len pevná funkcia.
Príkaz ncelab musí byť napísaný tak, ako je uvedené v nasledujúcom bloku kódu, aby sa vyriešil blok MSS z predkompilovanej knižnice SmartFusion2.
xmelab -libmap lib.map -libverbose -Message -access +rwc cfg1
a lib.map file musí byť nasledovné:
config cfg1;
dizajn ;
predvolený liblist smartfusion2 ;
endconfig
Toto musí vyriešiť akúkoľvek bunku v knižnici SmartFusion2 predtým, ako sa pozriete do pracovnej knižnice, tj postsynth/post-layout.
Voľba –libmap môže byť štandardne použitá počas spracovania pre každú simuláciu (presynth, postsynth a post-layout). Vyhnete sa tak problémom so simuláciou, ktoré sú spôsobené riešením inštancií z knižníc.
xmelab: *F,INTERR: INTERNÁ VÝNIMKA
Táto výnimka nástroja ncelab je výstrahou pre návrhy obsahujúce FDDR v SmartFusion2 a IGLOO2
počas postsynth a post-layout simulácií pomocou voľby –libmap.
Dôležité: Tento problém bol nahlásený tímu podpory Cadence (SAR 52113).
4.4 Sample Tcl a skript shellu files (Položiť otázku)
Nasledujúce files sú konfigurácia files potrebné na nastavenie dizajnu a skriptu shellu file na spustenie príkazov Xcelium.
Cds.lib
DEFINUJTE smartfusion2 /scratch/krydor/tmpspace/users/me/nc-vlog64/SmartFusion2
DEFINE COREHBLITE_LIB ./COREAHBLITE_LIB
DEFINOVAŤ presynth ./presynth
Hdl.var
DEFINOVAŤ WORK presynth
DEFINOVAŤ PROJECT_DIR /scratch/krydor/tmpspace/sqausers/me/3rd_party_simulators/Cadence/IGLOO2/
ENVM/M2GL050/envm_fic1_ser1_v/eNVM_fab_master
DEFINOVAŤ LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_addrdec.v => COREHBLITE_LIB )
DEFINOVAŤ LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_defaultslavesm.v => COREHBLITE_LIB )
DEFINOVAŤ LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_masterstagev => COREHBLITE_LIB )
DEFINOVAŤ LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_slavearbiter.v => COREHBLITE_LIB )
DEFINOVAŤ LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_slavestagev => COREHBLITE_LIB )
DEFINOVAŤ LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_matrix2x16.v => COREHBLITE_LIB )
DEFINOVAŤ LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite.v => COREHBLITE_LIB )
DEFINOVAŤ LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB/CCC_0/SB_CCC_0_FCCC.v =>
presynth )
DEFINOVAŤ LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreConfigMaster/
2.0.101/rtl/vlog/core/coreconfigmaster.v => presynth )
DEFINOVAŤ LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreConfigP/4.0.100/rtl/
vlog/core/coreconfigp.v => presynth )
DEFINOVAŤ LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreResetP/5.0.103/rtl/
vlog/core/coreresetp_pcie_hotreset.v => presynth )
DEFINOVAŤ LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreResetP/5.0.103/rtl/
vlog/core/coreresetp.v => presynth )
DEFINOVAŤ LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB/FABOSC_0/SB_FABOSC_0_OSC.v =>
presynth )
DEFINOVAŤ LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB_HPMS/SB_HPMS.v => presynth )
DEFINOVAŤ LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB/SB.v => presynth )
DEFINOVAŤ LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/SERDES_IF_0/
SB_top_SERDES_IF_0_SERDES_IF.v => presynth )
DEFINOVAŤ LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/SB_top.v => presynth )
DEFINOVAŤ LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/testbench.v => presynth )
DEFINOVAŤ LIB_MAP ( $LIB_MAP, + => presynth )
Príkazy.csh
ncvlog +incdir+../../component/work/SB_top -cdslib ./cds.lib -hdlvar ./hdl.var -logfile
ncvlog.log -errormax 15 -update -linedebug
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_addrdec.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/
coreahblite_defaultslavesm.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_masterstagvek
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_slavearbiter.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_slavestagvek
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_matrix2x16.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite.v
../../component/work/SB/CCC_0/SB_CCC_0_FCCC.v
../../component/Actel/DirectCore/CoreConfigMaster/2.0.101/rtl/vlog/core/coreconfigmaster.v
../../component/Actel/DirectCore/CoreConfigP/4.0.100/rtl/vlog/core/coreconfigp.v
../../component/Actel/DirectCore/CoreResetP/5.0.103/rtl/vlog/core/coreresetp_pcie_hotreset.v
../../component/Actel/DirectCore/CoreResetP/5.0.103/rtl/vlog/core/coreresetp.v
../../component/work/SB/FABOSC_0/SB_FABOSC_0_OSC.v ../../component/work/SB_HPMS/SB_HPMS.v
../../component/work/SB/SB.v ../../component/work/SB_top/SERDES_IF_0/
SB_top_SERDES_IF_0_SERDES_IF.v
../../component/work/SB_top/SB_top.v ../../component/work/SB_top/testbench.v
ncelab -Message -cdslib ./cds.lib -hdlvar ./hdl.var
-work presynth -logfile ncelab.log -errormax 15 -access +rwc -stav presynth.testbench:module
ncsim -Message -batch -cdslib ./cds.lib -hdlvar ./
hdl.var -logfile ncsim.log -errormax 15 -stav presynth.testbench:module
4.5 Automatizácia (Prihlásenie mikročipu)
Nasledujúci skript file konvertuje ModelSim run.do files do konfigurácie files potrebné na spustenie simulácií pomocou Xcelium.
Skript File Použitie
perl cadence_parser.pl presynth_run.do postsynth_run.do
postlayout_run.do Microsemi_Family
Location_of_Cadence_Precompiled_libraries
Cadence_parser.pl
#!/usr/bin/perl -w
################################################## ############################################
###################
#Použitie: perl questa_parser.pl presynth_run.do postsynth_run.do postlayout_run.do
Microsemi_Family Precompiled_Libraries_location#
################################################## ############################################
###################
použite POSIX;
používať prísne;
my ($presynth, $postsynth, $postlayout, $family, $lib_location) = @ARGV;
&questa_parser($presynth, $rodina, $lib_location);
&questa_parser($postsynth, $family, $lib_location);
&questa_parser($postlayout, $rodina, $lib_location);
sub questa_parser {
môj $ModelSim_run_do = $_[0];
moja $actel_family = $_[1];
moje $lib_location = $_[2];
môj $stav;
if ( -e “$ModelSim_run_do” )
{
otvorené (INFILE”$ModelSim_run_do”);
môj @ModelSim_run_do =FILE>;
moja $ linka;
if ( $ModelSim_run_do =~ m/(predsyntéza)/)
{
`mkdir QUESTA_PRESYNTH`;
otvoriť (OUTFILE”>QUESTA_PRESYNTH/presynth_questa.do”);
$stav = $1;
} elsif ( $ModelSim_run_do =~ m/(postsynth)/)
{
`mkdir QUESTA_POSTSYNTH`;
otvoriť (OUTFILE”>QUESTA_POSTSYNTH/postsynth_questa.do”);
$stav = $1;
} elsif ( $ModelSim_run_do =~ m/(postlayout)/ )
{
`mkdir QUESTA_POSTLAYOUT`;
otvoriť (OUTFILE”>QUESTA_POSTLAYOUT/postlayout_questa.do”);
$stav = $1;
} inak
{
vytlačiť „Chybné vstupy zadané do file\n”;
vytlačiť “#Usage: perl questa_parser.pl presynth_run.do postsynth_run.do postlayout_run.do
\”Umiestnenie_knižníc\”\n”;
}
foreach $line (@ModelSim_run_do)
{
#Všeobecné operácie
$line =~ s/..\/dizajnér.*simulácia\///g;
$line =~ s/$state/$state\_questa/g;
#vytlačiťFILE „$riadok \n“;
if ($line =~ m/vmap\s+.*($actel_family)/)
{
vytlačiťFILE “vmap $actel_family \”$lib_location\”\n”;
} elsif ($line =~ m/vmap\s+(.*._LIB)/)
{
$riadok =~ s/..\/komponent/..\/..\/komponent/g;
vytlačiťFILE „$riadok \n“;
} elsif ($line =~ m/vsim/)
{
$riadok =~ s/vsim/vsim -novopt/g;
vytlačiťFILE „$riadok \n“;
} inak
{
vytlačiťFILE „$riadok \n“;
}
}
zavrieť vFILE);
uzavrieťFILE);
} inak {
vytlačiť „$ModelSim_run_do neexistuje. Znova spustiť simuláciu \n”;
}
}
Nastavenie Siemens QuestaSim/Nastavenie ModelSim (Položiť otázku)
Run.do files, generované Libero SoC pre simulácie s použitím ModelSim Microsemi Editions, možno použiť na simulácie pomocou QuestaSim/ModelSim SE/DE/PE s jedinou zmenou. V ModelSim ME/ModelSim Pro ME run.do file, je potrebné upraviť umiestnenie predkompilovaných knižníc.
Dôležité:
V predvolenom nastavení vykonáva simulačný nástroj iný ako ModelSim Pro ME optimalizáciu návrhu počas simulácie, ktorá môže ovplyvniť viditeľnosť artefaktov simulácie, ako sú objekty návrhu a vstupné podnety.
Toto je zvyčajne užitočné pri skracovaní doby behu simulácie pre komplexné simulácie pomocou podrobných, samokontrolných testovacích stolov. Predvolené optimalizácie však nemusia byť vhodné pre všetky simulácie, najmä v prípadoch, keď očakávate grafickú kontrolu výsledkov simulácie pomocou vlnového okna.
Ak chcete vyriešiť problémy spôsobené touto optimalizáciou, musíte počas simulácie pridať príslušné príkazy a súvisiace argumenty, aby sa obnovila viditeľnosť návrhu. Príkazy špecifické pre nástroj nájdete v dokumentácii k používanému simulátoru.
5.1 Premenné prostredia (Položiť otázku)
Nasledujú požadované premenné prostredia.
- LM_LICENSE_FILE: musí obsahovať cestu k licencii file.
- MODEL_TECH: musí identifikovať cestu k umiestneniu domovského adresára inštalácie QuestaSim.
- PATH: musí ukazovať na spustiteľné umiestnenie, na ktoré ukazuje MODEL_TECH.
5.2 Konverzia run.do pre Mentor QuestaSim (Položiť otázku)
Run.do files generované Libero SoC pre simulácie s použitím ModelSim Microsemi Editions možno použiť na simulácie pomocou QuestaSim/ModelSim_SE s jedinou zmenou.
Dôležité: Všetky návrhy, ktoré sú simulované pomocou QuestaSim, musia obsahovať -novopt
možnosť spolu s príkazom vsim v skripte run.do files.
5.3 Stiahnite si kompilovanú knižnicu (Položiť otázku)
Stiahnite si knižnice pre Mentor Graphics QuestaSim od Microsemi's webstránky.
Nastavenie Synopsys VCS (Položiť otázku)
Tok odporúčaný spoločnosťou Microsemi sa spolieha na tok Elaborate and Compile vo VCS. Tento dokument obsahuje skript file ktorý používa skript run.do filevygeneruje Libero SoC a vygeneruje nastavenie fileje potrebné na simuláciu VCS. Scenár file používa run.do file urobiť nasledovné.
- Vytvorte mapovanie knižnice file, čo sa robí pomocou synopsys_sim.setup file nachádza v rovnakom adresári, kde beží simulácia VCS.
- Vytvorte skript shellu file na vypracovanie a zostavenie vášho návrhu pomocou VCS.
6.1 Premenné prostredia (Položiť otázku)
Nastavte príslušné premenné prostredia pre VCS na základe vášho nastavenia. Premenné prostredia potrebné podľa dokumentácie VCS sú:
- LM_LICENSE_FILE: musí obsahovať ukazovateľ na licenčný server.
- VCS_HOME: musí ukazovať na umiestnenie domovského adresára inštalácie VCS.
- PATH: musí obsahovať ukazovateľ na adresár bin pod adresárom VCS_HOME.
6.2 Stiahnite si kompilovanú knižnicu (Položiť otázku)
Stiahnite si knižnice pre Synopsys VCS od Microsemi webstránky.
6.3 Simulačný skript VCS File (Položiť otázku)
Po nastavení VCS a vygenerovaní dizajnu a rôznych run.do files od Libero SoC, musíte:
- Vytvorte mapovanie knižnice file synopsys_sim.setup; toto file obsahuje ukazovatele na umiestnenie všetkých knižníc, ktoré má návrh použiť.
Dôležité: The file názov sa nesmie meniť a musí byť umiestnený v rovnakom adresári, kde beží simulácia. Tu je bývalýample za také a file na simuláciu predsyntézy.
PRÁCA > EFAULT
SmartFusion2:
presynth : ./presynth
VÝCHOZÍ : ./práca - Vypracujte iný dizajn files, vrátane testbench, pomocou príkazu vlogan vo VCS. Tieto príkazy môžu byť zahrnuté v skripte shellu file. Nasleduje example príkazov, ktoré sú potrebné na vypracovanie návrhu definovaného v rtl.v s jeho testovacím stolom definovaným v
testbench.v.
vlogan +v2k -work presynth rtl.v
vlogan +v2k -work presynth testbench.v - Zostavte návrh pomocou VCS pomocou nasledujúceho príkazu.
vcs –sim_res=1fs presynth.testbench
Poznámka: The Časové rozlíšenie simulácie musí byť nastavené na 1fs pre správnu funkčnú simuláciu. - Po zostavení návrhu spustite simuláciu pomocou nasledujúceho príkazu.
./simv - Pre simuláciu so spätnou anotáciou musí byť príkaz VCS taký, ako je znázornené v nasledujúcom bloku kódov.
vcs postlayout.testbench –sim_res=1fs –sdf max: .
meno>: file cesta> –gui –l postlayout.log
6.4 Obmedzenia/Výnimky (Položiť otázku)
Nasledujú obmedzenia/výnimky nastavenia Synopsys VCS.
- Simulácie VCS je možné spustiť iba pre projekty Verilog Libero SoC. Simulátor VCS má prísne požiadavky na jazyk VHDL, ktoré nespĺňa automaticky generovaný VHDL Libero SoC files.
- Ak chcete zastaviť simuláciu, kedykoľvek budete chcieť, musíte mať v testovacej stolici Verilog príkaz $finish.
Dôležité: Kedy simulácie sa spúšťajú v režime GUI, čas behu je možné špecifikovať v GUI.
6.5 Sample Tcl a Shell Script Files (Položiť otázku)
Nasledujúci Perl automatizuje generovanie synopsys_sim.setup file ako aj zodpovedajúci skript shellu fileje potrebné na vypracovanie, zostavenie a simuláciu návrhu.
Ak návrh používa MSS, skopírujte súbor test.vec file nachádza v priečinku simulácie projektu Libero SoC do priečinka simulácie VCS. Nasledujúce časti obsahujú sample run.do filesú generované Libero SoC, vrátane zodpovedajúceho mapovania knižnice a skriptu shellu fileje potrebné na simuláciu VCS.
6.5.1 Predsyntéza (Položiť otázku)
Presynth_run.do
ticho nastavte ACTELLIBNAME SmartFusion2
ticho nastavte PROJECT_DIR „/sqa/users/me/VCS_Tests/Test_DFF“
ak {[file existuje presynth/_info]} {
echo „INFO: Simulačná knižnica presynth už existuje“
} inak {
vlib presynth
}
vmap presynth presynth
vmap SmartFusion2 “/captures/lin/11_0_0_23_11prod/lib/ModelSim/precompiled/vlog/smartfusion2”
vlog -work presynth “${PROJECT_DIR}/component/work/SD1/SD1.v”
vlog “+incdir+${PROJECT_DIR}/stimulus” -work presynth “${PROJECT_DIR}/stimulus/SD1_TB1.v”
vsim -L SmartFusion2 -L presynth -t 1fs presynth.SD1_TB1
pridať vlnu /SD1_TB1/*
pridať log -r /*
spustiť 1000 ns
presynth_main.csh
#!/bin/csh -f
nastaviť PROJECT_DIR = "/sqa/users/Me/VCS_Tests/Test_DFF"
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k -work presynth “${PROJECT_DIR}/component/
práca/SD1/SD1.v”
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k “+incdir+${PROJECT_DIR}/stimulus” – práca
presynth “${PROJECT_DIR}/stimulus/SD1_TB1.v”
/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs presynth.SD1_TB1 -l kompilovať.log
./simv -l run.log
Synopsys_sim.setup
PRÁCA > VÝCHOZÍ
SmartFusion2: /VCS/SmartFusion2
presynth : ./presynth
VÝCHOZÍ : ./práca
6.5.2 Post-syntéza (Položiť otázku)
postsynth_run.do
ticho nastavte ACTELLIBNAME SmartFusion2
ticho nastavte PROJECT_DIR „/sqa/users/Me/VCS_Tests/Test_DFF“
ak {[file existuje postsynth/_info]} {
echo „INFO: Simulačná knižnica postsynth už existuje“
} inak {
vlib postsynth
}
vmap postsynth postsynth
vmap SmartFusion2 “//idm/captures/pc/11_0_1_12_g4x/Designer/lib/ModelSim/precompiled/vlog/
SmartFusion2”
vlog -work postsynth “${PROJECT_DIR}/synthesis/SD1.v”
vlog „+incdir+${PROJECT_DIR}/stimulus“ – pracovný postsynth „${PROJECT_DIR}/stimulus/SD1_TB1.v“
vsim -L SmartFusion2 -L postsynth -t 1fs postsynth.SD1_TB1
pridať vlnu /SD1_TB1/*
pridať log -r /*
spustiť 1000 ns
prihlásiť SD1_TB1/*
VÝCHOD
Postsynth_main.csh
#!/bin/csh -f
nastaviť PROJECT_DIR = "/sqa/users/Me/VCS_Tests/Test_DFF"
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k -work postsynth “${PROJECT_DIR}/synthesis/
SD1.v”
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k “+incdir+${PROJECT_DIR}/stimulus” – práca
postsynth “${PROJECT_DIR}/stimulus/SD1_TB1.v”
/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postsynth.SD1_TB1 -l kompilovať.log
./simv -l run.log
Synopsys_sim.setup
PRÁCA > VÝCHOZÍ
SmartFusion2: /VCS/SmartFusion2
postsynth : ./postsynth
VÝCHOZÍ : ./práca
6.5.3 Po rozložení (Položiť otázku)
postlayout_run.do
ticho nastavte ACTELLIBNAME SmartFusion2
ticho nastavte PROJECT_DIR „E:/ModelSim_Work/Test_DFF“
ak {[file existuje ../designer/SD1/simulation/postlayout/_info]} {
echo „INFO: Simulačná knižnica ../designer/SD1/simulation/postlayout už existuje“
} inak {
vlib ../designer/SD1/simulation/postlayout
}
vmap postlayout ../designer/SD1/simulation/postlayout
vmap SmartFusion2 “//idm/captures/pc/11_0_1_12_g4x/Designer/lib/ModelSim/precompiled/vlog/
SmartFusion2”
vlog – rozloženie práce „${PROJECT_DIR}/designer/SD1/SD1_ba.v“
vlog „+incdir+${PROJECT_DIR}/stimulus“ – rozloženie práce „${PROJECT_DIR}/stimulus/SD1_TB1.v“
vsim -L SmartFusion2 -L postlayout -t 1fs -sdfmax /SD1_0=${PROJECT_DIR}/designer/SD1/
SD1_ba.sdf postlayout.SD1_TB1
pridať vlnu /SD1_TB1/*
pridať log -r /*
spustiť 1000 ns
Postlayout_main.csh
#!/bin/csh -f
nastaviť PROJECT_DIR = "/VCS_Tests/Test_DFF"
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k -work postlayout „${PROJECT_DIR}/
designer/SD1/SD1_ba.v”
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k “+incdir+${PROJECT_DIR}/stimulus” – práca
postlayout „${PROJECT_DIR}/stimulus/SD1_TB1.v“
/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postlayout.SD1_TB1 -sdf
max:SD1_TB1.SD1_0:${PROJECT_DIR}/designer/SD1/SD1_ba.sdf -l compile.log
./simv -l run.log
Synopsys_sim.setup
PRÁCA > VÝCHOZÍ
SmartFusion2: /VCS/SmartFusion2
postlayout : ./postlayout
VÝCHOZÍ : ./workVCS
6.6 Automatizácia (Položiť otázku)
Tok je možné automatizovať pomocou nasledujúceho skriptu v jazyku Perl file na konverziu ModelSim run.do files do skriptu shellu kompatibilného s VCS files, vytvorte správne adresáre v adresári simulácie Libero SoC a potom spustite simulácie.
Spustite skript file pomocou nasledujúcej syntaxe.
perl vcs_parse.pl presynth_run.do postsynth_run.do postlayout_run.do
Vcs_parse_pl
#!/usr/bin/perl -w
################################################## ############################
#
#Použitie: perl vcs_parse.pl presynth_run.do postsynth_run.do postlayout_run.do
#
################################################## ##############################
my ($presynth, $postsynth, $postlayout) = @ARGV;
if(system(“mkdir VCS_Presynth”)) {print “mkdir zlyhal:\n”;}
if(system(“mkdir VCS_Postsynth”)) {print “mkdir zlyhal:\n”;}
if(system(“mkdir VCS_Postlayout”)) {print “mkdir zlyhal:\n”;}
chdir(VCS_Presynth);
`cp ../$ARGV[0] .` ;
&parse_do($presynth”presynth”);
chdir (../”);
chdir(VCS_Postsynth);
`cp ../$ARGV[1] .` ;
&parse_do($postsynth,”postsynth”);
chdir (../”);
chdir(VCS_Postlayout);
`cp ../$ARGV[2] .` ;
&parse_do($postlayout,”postlayout”);
chdir (../”);
sub parse_do {
môj $vlog = “/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k” ;
moje %LIB = ();
moje $file = $_[0] ;
môj $stav = $_[1];
otvorené (INFILE,,$file”) || zomrieť „Nedá sa otvoriť File Dôvod môže byť: $!“;
if ( $state eq “presynth” )
{
open(OUT1,”>presynth_main.csh”) || zomrieť „Nemôžem vytvoriť príkaz File Dôvod môže byť: $!“;
}
elsif ( $state eq “postsynth” )
{
open(OUT1,”>postsynth_main.csh”) || zomrieť „Nemôžem vytvoriť príkaz File Dôvod môže byť: $!“;
}
elsif ( $state eq “postlayout” )
{
open(OUT1,”>postlayout_main.csh”) || zomrieť „Nemôžem vytvoriť príkaz File Dôvod môže byť: $!“;
}
inak
{
print “Chýba stav simulácie \n” ;
}
open(OUT2,”>synopsys_sim.setup”) || zomrieť „Nemôžem vytvoriť príkaz File Dôvod môže byť: $!“;
# .csh file
print OUT1 “#!/bin/csh -f\n\n\n” ;
#NASTAVIŤ FILE
vytlač VÝSTUP2 “PRÁCA > PREDCHOZIE\n” ;
print OUT2 “SmartFusion2: /sqa/users/Aditya/VCS/SmartFusion2\n” ;
while ($line =FILE>)
{
Nastavenie Synopsys VCS
if ($line =~ m/tiché nastavenie PROJECT_DIR\s+\”(.*?)\”/)
{
print OUT1 “set PROJECT_DIR = \”$1\”\n\n\n” ;
}
elsif ( $line =~ m/vlog.*\.v\”/ )
{
if ($line =~ m/\s+(\w*?)\_LIB/)
{
#print “\$1 =$1 \n” ;
$temp = “$1″.”_LIB”;
#print “Teplota = $teplota \n” ;
$LIB{$temp}++;
}
chomp($riadok);
$line =~ s/^vlog/$vlog/ ;
$riadok =~ s/ //g;
vytlačiť OUT1 “$riadok\n”;
}
elsif ( ($line =~ m/vsim.*presynth\.(.*)/) || ($line =~ m/vsim.*postsynth\.(.*)/) || ($line
=~ m/vsim.*postlayout\.(.*)/) )
{
$ tb = $ 1 ;
$tb =~ s///g;
chomp($tb);
#print “Názov TB : $tb \n”;
if ( $line =~ m/sdf(.*)\.sdf/)
{
chomp($riadok);
$riadok = $1 ;
#print “RIADOK : $riadok \n” ;
if ($line =~ m/max/)
{
$riadok =~ s/max \/// ;
$riadok =~ s/=/:/;
tlač OUT1 “\n\n/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postlayout.$tb -sdf
max:$tb.$line.sdf -l kompilovať.log\n” ;
}
elsif ($line =~ m/min/)
{
$riadok =~ s/min \/// ;
$riadok =~ s/=/:/;
tlač OUT1 “\n\n/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postlayout.$tb -sdf
min:$tb.$line.sdf -l kompilovať.log\n” ;
}
elsif ($line =~ m/typ/)
{
$riadok =~ s/typ \/// ;
$riadok =~ s/=/:/;
tlač OUT1 “\n\n/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postlayout.$tb -sdf
typ:$tb.$line.sdf -l kompilovať.log\n” ;
}
#-sdfmax /M3_FIC32_0=${PROJECT_DIR}/designer/M3_FIC32/M3_FIC32_ba.sdf — Formát SDF ModelSim
#$sdf = “-sdf max:testbench.M3_FIC32_0:${PROJECT_DIR}/designer/M3_FIC32/M3_FIC32_ba.sdf”; -VCS
formát SDF
}
}
}
vytlačiť
OUT1 „\n\n“
;
if
( $state eq “presynth”
)
{
vytlačiť
OUT2 “presynth
: ./presynth\n”
;
vytlačiť
OUT1 “/cad_design/tools/vcs.dir/E-2011.03/bin/vcs
-sim_res=1fs presynth.$tb -l
kompilovať.log\n”
;
}
elsif
( $state eq “postsynth”
)
{
vytlačiť
OUT2 „postsynt
: ./postsynth\n”
;
vytlačiť
OUT1 “/cad_design/tools/vcs.dir/E-2011.03/bin/vcs
-sim_res=1fs postsynth.$tb -l
kompilovať.log\n”
;
}
elsif
( $state eq “postlayout”
)
{
print OUT2 “postlayout : ./postlayout\n” ;
}
inak
{
print “Chýba stav simulácie \n” ;
}
foreach $i ( kľúče %LIB)
{
#print “Kľúč : $i Hodnota : $LIB{$i} \n” ;
print OUT2 “$i : ./$i\n” ;
}
vytlač OUT1 “\n\n” ;
print OUT1 “./simv -l run.log\n” ;
print OUT2 “DEFAULT : ./work\n” ;
zavrieť vFILE;
zatvorte OUT1;
zatvorte OUT2;
}
História revízií (Prihlásenie mikročipu
História revízií popisuje zmeny, ktoré boli implementované v dokumente. Zmeny
sú uvedené podľa revízií, počnúc najaktuálnejšou publikáciou.
| Revízia | Dátum | Popis |
| A | 12/2023 | V tejto revízii sú vykonané tieto zmeny: • Dokument konvertovaný na šablónu Microchip. Počiatočná revízia. • Aktualizovaná časť 5. Siemens QuestaSim Setup/ModelSim Setup obsahuje novú poznámku, ktorá vysvetľuje vplyv na viditeľnosť počas simulácie a optimalizácie. |
Podpora mikročipu FPGA
Skupina produktov Microchip FPGA podporuje svoje produkty rôznymi podpornými službami, vrátane služieb zákazníkom, Centra technickej podpory zákazníkov, a weba celosvetové obchodné zastúpenia.
Zákazníkom odporúčame, aby pred kontaktovaním podpory navštívili online zdroje Microchip, pretože je veľmi pravdepodobné, že ich otázky už boli zodpovedané.
Kontaktujte centrum technickej podpory prostredníctvom webmiesto na www.microchip.com/support. Uveďte číslo dielu zariadenia FPGA, vyberte príslušnú kategóriu puzdra a nahrajte dizajn files pri vytváraní prípadu technickej podpory.
Obráťte sa na zákaznícky servis pre netechnickú podporu produktov, ako sú ceny produktov, aktualizácie produktov, informácie o aktualizácii, stav objednávky a autorizácia.
- Zo Severnej Ameriky zavolajte na číslo 800.262.1060
- Zo zvyšku sveta volajte na číslo 650.318.4460
- Fax, odkiaľkoľvek na svete, 650.318.8044 XNUMX XNUMX
Informácie o mikročipe
Mikročip Webstránky
Microchip poskytuje online podporu prostredníctvom nášho webmiesto na www.microchip.com/. Toto webstránka sa používa na výrobu filea informácie ľahko dostupné zákazníkom. Časť dostupného obsahu zahŕňa:
- Produktová podpora – dátové listy a errata, aplikačné poznámky a sampprogramy, dizajnové zdroje, užívateľské príručky a dokumenty hardvérovej podpory, najnovšie verzie softvéru a archivovaný softvér
- Všeobecná technická podpora – často kladené otázky (FAQ), požiadavky na technickú podporu, online diskusné skupiny, zoznam členov programu dizajnových partnerov spoločnosti Microchip
- Business of Microchip – Sprievodcovia výberom produktov a objednávaním, najnovšie tlačové správy Microchip, zoznam seminárov a podujatí, zoznamy predajných kancelárií Microchip, distribútorov a zástupcov tovární
Služba oznamovania zmeny produktu
Služba oznamovania zmien produktov spoločnosti Microchip pomáha zákazníkom udržiavať aktuálne informácie o produktoch spoločnosti Microchip. Predplatitelia dostanú e-mailové upozornenie vždy, keď sa vyskytnú zmeny, aktualizácie, revízie alebo chyby týkajúce sa konkrétnej skupiny produktov alebo vývojového nástroja, ktorý ich zaujíma.
Ak sa chcete zaregistrovať, prejdite na www.microchip.com/pcn a postupujte podľa pokynov na registráciu.
Zákaznícka podpora
Používatelia produktov Microchip môžu získať pomoc prostredníctvom niekoľkých kanálov:
- Distribútor alebo zástupca
- Miestne obchodné zastúpenie
- Embedded Solutions Engineer (ESE)
- Technická podpora
Zákazníci by mali kontaktovať svojho distribútora, zástupcu alebo ESE so žiadosťou o podporu. Zákazníkom sú k dispozícii aj miestne obchodné zastúpenia. Zoznam predajných kancelárií a miest je súčasťou tohto dokumentu.
Technická podpora je dostupná prostredníctvom webmiesto na adrese: www.microchip.com/support
Funkcia ochrany kódom zariadení Microchip
Všimnite si nasledujúce podrobnosti o funkcii ochrany kódu na produktoch Microchip:
- Produkty Microchip spĺňajú špecifikácie uvedené v ich konkrétnom údajovom liste Microchip.
- Spoločnosť Microchip verí, že jej rodina produktov je bezpečná, ak sa používa určeným spôsobom, v rámci prevádzkových špecifikácií a za normálnych podmienok.
- Microchip si cení a agresívne chráni svoje práva duševného vlastníctva. Pokusy o porušenie funkcií ochrany kódu produktu Microchip sú prísne zakázané a môžu porušovať zákon Digital Millennium Copyright Act.
- Ani Microchip, ani žiadny iný výrobca polovodičov nemôže zaručiť bezpečnosť svojho kódu. Ochrana kódom neznamená, že garantujeme, že výrobok je „nerozbitný“.
Ochrana kódov sa neustále vyvíja. Microchip sa zaviazal neustále zlepšovať funkcie ochrany kódu našich produktov.
Právne upozornenie
Táto publikácia a informácie v nej uvedené môžu byť použité iba s produktmi Microchip, vrátane navrhovania, testovania a integrácie produktov Microchip s vašou aplikáciou. Použitie týchto informácií akýmkoľvek iným spôsobom porušuje tieto podmienky. Informácie týkajúce sa aplikácií zariadenia sú poskytované len pre vaše pohodlie a môžu byť nahradené aktualizáciami. Je vašou zodpovednosťou zabezpečiť, aby vaša aplikácia spĺňala vaše špecifikácie. Obráťte sa na miestne obchodné zastúpenie Microchip pre ďalšiu podporu alebo získajte ďalšiu podporu na www.microchip.com/en-us/support/design-help/client-support-services.
TIETO INFORMÁCIE POSKYTUJE SPOLOČNOSŤ MICROCHIP „TAK, AKO SÚ“. MICROCHIP NEPOSKYTUJE ŽIADNE PREHLÁSENIA ALEBO ZÁRUKY AKÉHOKOĽVEK DRUHU, ČI UŽ VÝSLOVNÉ ALEBO IMPLICITNÉ, PÍSOMNÉ ALEBO ÚSTNE, ZÁKONNÉ ALEBO INÉ, TÝKAJÚCE SA INFORMÁCIÍ VRÁTANEJ, ALE NIE VÝHRADNE, AKÝCHKOĽVEK IMPLIKOVANÝCH ZÁRUK, NEPORUŠOVANIA TN KONKRÉTNY ÚČEL ALEBO ZÁRUKY SÚVISIACE S JEHO STAVOM, KVALITOU ALEBO VÝKONOM.
V ŽIADNOM PRÍPADE NEBUDE MICROCHIP ZODPOVEDNÝ ZA AKÉKOĽVEK NEPRIAME, ŠPECIÁLNE, TRESTNÉ, NÁHODNÉ ALEBO NÁSLEDNÉ STRATY, ŠKODY, NÁKLADY ALEBO NÁKLADY AKÉHOKOĽVEK DRUHU SÚVISIACE S INFORMÁCIAMI ALEBO JEJ POUŽITÍM, BEZ OHĽADOM NA TOHTO SPÔSOBENIA, MOŽNOSŤ ALEBO ŠKODY SÚ PREDVÍDAJÚCE. V PLNOM ROZSAHU POVOLENOM ZÁKONOM, CELKOVÁ ZODPOVEDNOSŤ SPOLOČNOSTI MICROCHIP ZA VŠETKY NÁROKY V SÚVISLOSTI S INFORMÁCIAMI ALEBO S JEJ POUŽÍVANÍM NEPREKÁŽE VÝŠKU POPLATKOV, KTORÉ STE ZAPLATILI PRIAMO SPOLOČNOSTI MICROCHIP ZA INFORMÁCIE
Používanie zariadení Microchip v aplikáciách na podporu života a/alebo bezpečnostných aplikáciách je výlučne na riziko kupujúceho a kupujúci súhlasí s tým, že bude chrániť, odškodniť a chrániť spoločnosť Microchip pred akýmikoľvek škodami, nárokmi, žalobami alebo výdavkami vyplývajúcimi z takéhoto používania. Žiadne licencie sa neprenášajú, implicitne ani inak, na základe akýchkoľvek práv duševného vlastníctva Microchip, pokiaľ nie je uvedené inak.
Ochranné známky
Názov a logo mikročipu, logo Microchip, Adaptec, AVR, logo AVR, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkMD, maxXTouch MediaLB, megaAVR, Microsemi, logo Microsemi, MOST, logo MOST, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, logo PIC32, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, Logo SST, SuperFlash, Symmetricom , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron a XMEGA sú registrované ochranné známky spoločnosti Microchip Technology Incorporated v USA a ďalších krajinách.
AgileSwitch, APT, ClockWorks, The Embedded Control Solutions Company, EtherSync, Flashtec, Hyper Speed Control, HyperLight Load, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, logo ProASIC Plus, Quiet-Wire, SmartFusion, SyncWorld, Temux, TimeCesium, TimeHub, TimePictra, TimeProvider, TrueTime a ZL sú registrované ochranné známky spoločnosti Microchip Technology Incorporated v USA
Potlačenie susedného kľúča, AKS, Analog-for-the-Digital Age, Akýkoľvek kondenzátor, AnyIn, AnyOut, Augmented Switching, BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoCDEM Average, MatdsPiSem. , DAM, ECAN, Espresso T1S, EtherGREEN, GridTime, IdealBridge, In-Circuit Serial Programming, ICSP, INICnet, Intelligent Paralleling, IntelliMOS, Inter-Chip Connectivity, JitterBlocker, Knob-on-Display, KoD, maxCrypto, max.View, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB Certified logo, MPLIB, MPLINK, MultiTRAK, NetDetach, Omniscient Code Generation, PICDEM, PICDEM.net,
PICkit, PICtail, PowerSmart, PureSilicon, QMatrix, REAL ICE, Ripple Blocker, RTAX, RTG4, SAMICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher,
SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance, Trusted Time, TSHARC, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect a ZENA sú ochranné známky spoločnosti Microchip Technology Incorporated
v USA a iných krajinách.
SQTP je servisná značka spoločnosti Microchip Technology Incorporated v USA
Logo Adaptec, Frequency on Demand, Silicon Storage Technology a Symmcom sú registrované ochranné známky spoločnosti Microchip Technology Inc. v iných krajinách.
GestIC je registrovaná ochranná známka spoločnosti Microchip Technology Germany II GmbH & Co. KG, dcérskej spoločnosti Microchip Technology Inc., v iných krajinách.
Všetky ostatné ochranné známky uvedené v tomto dokumente sú majetkom príslušných spoločností.
© 2023, Microchip Technology Incorporated a jej dcérske spoločnosti. Všetky práva vyhradené.
ISBN: 978-1-6683-3694-6
Systém manažérstva kvality
Informácie o systémoch riadenia kvality spoločnosti Microchip nájdete na stránke www.microchip.com/quality.
| AMERICAS | ÁZIA/PACIFIK | ÁZIA/PACIFIK | EURÓPA |
| Kancelária spoločnosti 2355 West Chandler Blvd. Chandler, AZ 85224-6199 Tel: 480-792-7200 Fax: 480-792-7277 Technická podpora: www.microchip.com/support Web Adresa: www.microchip.com Atlanta Duluth, GA Tel: 678-957-9614 Fax: 678-957-1455 Austin, TX Tel: 512-257-3370 Boston Westborough, MA Tel: 774-760-0087 Fax: 774-760-0088 Chicago Itasca, IL Tel: 630-285-0071 Fax: 630-285-0075 Dallas Addison, TX Tel: 972-818-7423 Fax: 972-818-2924 Detroit Novi, MI Tel: 248-848-4000 Houston, TX Tel: 281-894-5983 Indianapolis Noblesville, IN Tel: 317-773-8323 Fax: 317-773-5453 Tel: 317-536-2380 Los Angeles Misia Viejo, CA Tel: 949-462-9523 Fax: 949-462-9608 Tel: 951-273-7800 Raleigh, NC Tel: 919-844-7510 New York, NY Tel: 631-435-6000 San Jose, CA Tel: 408-735-9110 Tel: 408-436-4270 Kanada – Toronto Tel: 905-695-1980 Fax: 905-695-2078 |
Austrália – Sydney Tel: 61-2-9868-6733 Čína – Peking Tel: 86-10-8569-7000 Čína – Chengdu Tel: 86-28-8665-5511 Čína – Chongqing Tel: 86-23-8980-9588 Čína – Dongguan Tel: 86-769-8702-9880 Čína – Guangzhou Tel: 86-20-8755-8029 Čína – Hangzhou Tel: 86-571-8792-8115 Čína – OAO Hong Kong Tel: 852-2943-5100 Čína – Nanjing Tel: 86-25-8473-2460 Čína – Qingdao Tel: 86-532-8502-7355 Čína – Šanghaj Tel: 86-21-3326-8000 Čína – Shenyang Tel: 86-24-2334-2829 Čína – Shenzhen Tel: 86-755-8864-2200 Čína – Suzhou Tel: 86-186-6233-1526 Čína – Wuhan Tel: 86-27-5980-5300 Čína – Xian Tel: 86-29-8833-7252 Čína – Xiamen Tel: 86-592-2388138 Čína – Ču-chaj Tel: 86-756-3210040 |
India – Bangalore Tel: 91-80-3090-4444 India – Naí Dillí Tel: 91-11-4160-8631 India - Pune Tel: 91-20-4121-0141 Japonsko – Osaka Tel: 81-6-6152-7160 Japonsko – Tokio Tel: 81-3-6880- 3770 Kórea – Daegu Tel: 82-53-744-4301 Kórea – Soul Tel: 82-2-554-7200 Malajzia – Kuala Lumpur Tel: 60-3-7651-7906 Malajzia – Penang Tel: 60-4-227-8870 Filipíny – Manila Tel: 63-2-634-9065 Singapur Tel: 65-6334-8870 Taiwan – Hsin Chu Tel: 886-3-577-8366 Taiwan – Kaohsiung Tel: 886-7-213-7830 Taiwan - Taipei Tel: 886-2-2508-8600 Thajsko – Bangkok Tel: 66-2-694-1351 Vietnam – Ho Či Min Tel: 84-28-5448-2100 |
Rakúsko – Wels Tel: 43-7242-2244-39 Fax: 43-7242-2244-393 Dánsko – Kodaň Tel: 45-4485-5910 Fax: 45-4485-2829 Fínsko – Espoo Tel: 358-9-4520-820 Francúzsko – Paríž Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Nemecko – Garching Tel: 49-8931-9700 Nemecko – Haan Tel: 49-2129-3766400 Nemecko – Heilbronn Tel: 49-7131-72400 Nemecko – Karlsruhe Tel: 49-721-625370 Nemecko – Mníchov Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Nemecko – Rosenheim Tel: 49-8031-354-560 Izrael – Ra'anana Tel: 972-9-744-7705 Taliansko – Miláno Tel: 39-0331-742611 Fax: 39-0331-466781 Taliansko – Padova Tel: 39-049-7625286 Holandsko – Drunen Tel: 31-416-690399 Fax: 31-416-690340 Nórsko – Trondheim Tel: 47-72884388 Poľsko – Varšava Tel: 48-22-3325737 Rumunsko – Bukurešť Tel: 40-21-407-87-50 Španielsko – Madrid Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 Švédsko – Göteborg Tel: 46-31-704-60-40 Švédsko – Štokholm Tel: 46-8-5090-4654 Spojené kráľovstvo – Wokingham Tel: 44-118-921-5800 Fax: 44-118-921-5820 |
© 2023 Microchip Technology Inc. a jej dcérske spoločnosti
DS50003627A –
Dokumenty / zdroje
 |
Softvér MICROCHIP Libero SoC Simulation Library [pdf] Používateľská príručka DS50003627A, softvér na simuláciu knižnice Libero SoC, softvér na simuláciu knižnice SoC, softvér na simuláciu knižnice, softvér na knižnicu, softvér |
