Libero SoC simulācija
Bibliotēkas iestatīšanas instrukcijas
Ievads
Šī dokumenta mērķis ir aprakstīt simulācijas vides iestatīšanas procedūru, izmantojot Libero SoC projektu kā ievadi. Šī dokumentācija atbilst iepriekš apkopotajām bibliotēkām, kas paredzētas lietošanai ar Libero SoC v11.9 un jaunākām programmatūras laidienām. Nodrošinātās bibliotēkas ir apkopotas Verilog. VHDL lietotājiem ir nepieciešama licence, kas ļauj veikt jaukta režīma simulāciju.
Apkopotās simulācijas bibliotēkas ir pieejamas šādiem rīkiem:
- Aldec Active-ABL
- Aldec Riviera-PRO
- Kadence Incisive Enterprise un Xcelium
- Siemens QuestaSim
- Kopsavilkums VCS
Lai pieprasītu bibliotēku citam simulatoram, sazinieties ar Mikročipu tehniskais atbalsts.
Libero SoC integrācija
Libero SoC atbalsta simulāciju, izmantojot ModelSim ME, ģenerējot run.do file. Šis file ModelSim ME/ModelSim Pro ME izmanto, lai iestatītu un palaistu simulāciju. Lai izmantotu citus simulācijas rīkus, varat ģenerēt ModelSim ME/ModelSim Pro ME run.do un modificēt Tcl skriptu. file lai izmantotu komandas, kas ir saderīgas ar jūsu simulatoru.
1.1 Libero SoC Tcl File Paaudze (Uzdodiet jautājumu)
Pēc dizaina izveides un ģenerēšanas Libero SoC sāciet ModelSim ME/ModelSim Pro ME simulāciju visās projektēšanas fāzēs (pirmssintezēšana, pēcsintezēšana un pēcizkārtojums). Šī darbība ģenerē run.do file ModelSim ME/ModelSim Pro ME katram projektēšanas posmam.
Svarīgi: Pēc katras simulācijas palaišanas pārdēvējiet automātiski ģenerēto run.do file simulācijas direktorijā, lai neļautu Libero SoC to pārrakstīt file. Piemēram,ample, files var pārdēvēt par presynth_run.do, postsynth_run.do un postlayout_run.do.
Aldec iestatīšana Active-HDL un Riviera-Pro (Uzdodiet jautājumu)
Run.do file ko izmanto ModelSim ME/ModelSim Pro ME, var modificēt un izmantot simulācijai, izmantojot Aldec simulatorus.
2.1 Vides mainīgais (Uzdodiet jautājumu)
Iestatiet licences vides mainīgo file atrašanās vieta:
LM_LICENCE_FILE: jāiekļauj rādītājs uz licences serveri.
2.2 Lejupielādēt apkopoto bibliotēku (Uzdodiet jautājumu)
Lejupielādējiet Aldec Active-HDL un Aldec Riviera-PRO bibliotēkas no mikroshēmas webvietne.
2.3 Run.do konvertēšana Aldec simulācijai (Uzdodiet jautājumu)
Run.do files, ko Libero SoC ģenerē simulācijām, izmantojot Active-HDL un Riviera-Pro rīku, var izmantot simulācijām, izmantojot Active-HDL un Riviera-Pro ar vienu izmaiņu. Nākamajā tabulā ir norādītas Aldec ekvivalentās komandas, kas jāmaina ModelSim run.do file.
2-1 tabula. Aldec līdzvērtīgas komandas
| ModelSim | Aktīvais ABL |
| vlogs | alog |
| vcom | acom |
| vlib | alib |
| vsim | asim |
| vmap | amap |
Tālāk ir kāample run.do saistīts ar Aldec simulatoriem.
- Iestatiet pašreizējā darba direktorija atrašanās vietu.
iestatīt dsn - Iestatiet darba bibliotēkas nosaukumu, kartējiet tās atrašanās vietu un pēc tam kartējiet Microchip FPGA saimes atrašanās vietu
iepriekš kompilētas bibliotēkas (piemēram,ample, SmartFusion2), kurā izmantojat dizainu.
alib presynth
amap presynth presynth
amap SmartFusion2 - Apkopojiet visu nepieciešamo ABL files izmantots dizainā ar nepieciešamo bibliotēku.
alog -work presynth temp.v (versijai Verilog)
alog –darba presynth testbench.v
acom – darba presynth temp.vhd (Vhdl)
acom – darbs presynth testbench.vhd - Imitējiet dizainu.
asim –L SmartFusion2 –L presynth –t 1ps presynth.testbench
palaist 10us
2.4 Zināmās problēmas (Uzdodiet jautājumu)
Šajā sadaļā ir uzskaitītas zināmās problēmas un ierobežojumi.
- Bibliotēkas, kas apkopotas, izmantojot Riviera-PRO, ir specifiskas platformai (ti, 64 bitu bibliotēkas nevar palaist uz 32 bitu platformas un otrādi).
- Dizainiem, kas satur SERDES/MDDR/FDDR, savā run.do izmantojiet šo opciju files, palaižot simulācijas pēc to dizainu apkopošanas:
– Aktīvais ABL: asim –o2
– Riviera-PRO: asim –O2 (simulācijām pirms sintezēšanas un pēc izkārtojuma) un asim –O5 (simulācijām pēc izkārtojuma)
Aldec iestatījumos Active-HDL un Riviera-Pro ir šādi neapstiprinātie SAR. Lai iegūtu vairāk informācijas, sazinieties Mikročipu tehniskais atbalsts. - SAR 49908 — Active-HDL: VHDL kļūda matemātikas bloku simulācijām
- SAR 50627 — Riviera-PRO 2013.02: SERDES dizainparaugu simulācijas kļūdas
- SAR 50461 – Riviera-PRO: asim -O2/-O5 opcija simulācijās
Kadence Incisive Setup (Uzdodiet jautājumu)
Jums ir jāizveido skripts file līdzīgi kā ModelSim ME/ModelSim Pro ME run.do, lai palaistu
Kadence Incisive simulators. Izpildiet šīs darbības un izveidojiet skriptu file NCSim vai izmantojiet skriptu file
nodrošināts, lai pārveidotu ModelSim ME/ModelSim Pro ME run.do files konfigurācijā files
nepieciešams, lai palaistu simulācijas, izmantojot NCSim.
Svarīgi: Kadence ir pārtraukusi jaunu Incisive Enterprise versiju izdošanu
simulatoru un sāka atbalstīt Xcelium simulatoru.
3.1 Vides mainīgie (Uzdodiet jautājumu)
Lai palaistu Cadence Incisive simulatoru, konfigurējiet šādus vides mainīgos:
- LM_LICENCE_FILE: jāiekļauj rādītājs uz licenci file.
- cds_root: jānorāda uz Cadence Incisive instalācijas mājas direktorija atrašanās vietu.
- PATH: jānorāda uz tvertnes atrašanās vietu rīku direktorijā, uz kuru norāda cds_root, tas ir,
$cds_root/tools/bin/64bit (64 bitu mašīnai un $cds_root/tools/bin 32 bitu mašīnai).
Ir trīs veidi, kā iestatīt simulācijas vidi, ja notiek pārslēgšanās starp 64 bitu un 32 bitu operētājsistēmām:
1. gadījums: PATH mainīgais
Palaidiet šādu komandu:
set path = (install_dir/tools/bin/64bit $path) 64 bitu iekārtām un
set path = (install_dir/tools/bin $path) 32 bitu iekārtām
2. gadījums: -64 bitu komandrindas opcijas izmantošana
Komandrindā norādiet -64 bitu opciju, lai izsauktu 64 bitu izpildāmo failu.
3. gadījums: INCA_64BIT vai CDS_AUTO_64BIT vides mainīgā iestatīšana
Mainīgais INCA_64BIT tiek uzskatīts par Būla vērtību. Šim mainīgajam var iestatīt jebkuru vērtību vai nulles virkni.
setenv INCA_64BIT
Svarīgi: Vides mainīgais INCA_64BIT neietekmē citus kadences rīkus, piemēram, IC rīkus. Tomēr Incisive rīkiem mainīgais INCA_64BIT ignorē CDS_AUTO_64BIT vides mainīgā iestatījumu. Ja ir iestatīts vides mainīgais INCA_64BIT, visi Incisive rīki darbojas 64 bitu režīmā. setenv CDS_AUTO_64BIT IEKĻAUTS:INCA
Svarīgi: virknei INCA jābūt ar lielajiem burtiem. Visi izpildāmie faili ir jāpalaiž vai nu 32 bitu režīmā, vai 64 bitu režīmā. Neiestatiet mainīgo, lai iekļautu vienu izpildāmo failu, kā norādīts tālāk:
setenv CDS_AUTO_64BIT IEKĻAUTS:ncelab
Citi kadences rīki, piemēram, IC rīki, arī izmanto CDS_AUTO_64BIT vides mainīgo, lai kontrolētu 32 bitu vai 64 bitu izpildāmo failu atlasi. Šajā tabulā parādīts, kā var iestatīt mainīgo CDS_AUTO_64BIT, lai darbotos Incisive un IC rīki visos režīmos.
Tabula 3-1. CDS_AUTO_64BIT mainīgie
| CDS_AUTO_64BIT mainīgais | Incisive Tools | IC rīki |
| setenv CDS_AUTO_64BIT ALL | 64 bits | 64 bits |
| setenv CDS_AUTO_64BIT NAV | 32 bits | 32 bits |
| setenv CDS_AUTO_64BIT IZSLĒGTS:ic_binary | 64 bits | 32 bits |
| setenv CDS_AUTO_64BIT EXCLUDE:INCA | 32 bits | 64 bits |
Svarīgi: Visi Incisive rīki ir jāpalaiž vai nu 32 bitu režīmā, vai 64 bitu režīmā. Neizmantojiet EXCLUDE, lai izslēgtu konkrētu izpildāmo failu, piemēram: setenv CDS_AUTO_64BIT EXCLUDE:ncelab
Ja iestatāt mainīgo CDS_AUTO_64BIT, lai izslēgtu rīkus Incisive (setenv CDS_AUTO_64BIT EXCLUDE:INCA), visi Incisive rīki tiek palaisti 32 bitu režīmā. Tomēr -64 bitu komandrindas opcija ignorē vides mainīgo.
Tālāk norādītā konfigurācija files palīdz pārvaldīt jūsu datus un kontrolēt simulācijas rīku un utilītu darbību:
- Bibliotēkas kartēšana file (cds.lib) — definē dizaina atrašanās vietas loģisku nosaukumu.
- Bibliotēkas un saista tās ar fizisko direktoriju nosaukumiem.
- Mainīgie lielumi file (hdl.var) — definē mainīgos, kas ietekmē simulācijas rīku un utilītu darbību.
3.2 Lejupielādēt apkopoto bibliotēku (Uzdodiet jautājumu)
Lejupielādējiet Cadence Incisive bibliotēkas no Microsemi's webvietne.
3.3. NCSim skripta izveide File (Uzdodiet jautājumu)
Pēc run.do kopijas izveides files, veiciet šīs darbības, lai palaistu simulāciju, izmantojot NCSim:
- Izveidojiet cds.lib file kas nosaka pieejamās bibliotēkas un to atrašanās vietu. The file satur paziņojumus, kas savieno bibliotēkas loģiskos nosaukumus ar to fizisko direktoriju ceļiem. Piemēram,ample, ja izmantojat presynth simulāciju, cds.lib file ir rakstīts, kā parādīts nākamajā koda blokā.
DEFINĒT presynth ./presynth
DEFINĒT COREAHBLITE_LIB ./COREAHBLITE_LIB
DEFINĒT smartfusion2 - Izveidojiet failu hdl.var file, izvēles konfigurācija file kas satur konfigurācijas mainīgos, kas nosaka, kā ir konfigurēta jūsu dizaina vide. Tālāk norādītais mainīgais files ir iekļauti:
– Mainīgie, kas tiek izmantoti, lai norādītu darba bibliotēku, kurā kompilators glabā apkopotos objektus un citus atvasinātos datus.
– Verilog mainīgie (LIB_MAP, VIEW_MAP, WORK), kas tiek izmantoti, lai norādītu bibliotēkas un views meklēt, kad izstrādātājs atrisina gadījumus.
– Mainīgie, kas ļauj definēt kompilatora, izstrādātāja un simulatora komandrindas opcijas un argumentus.
Presynth simulācijas gadījumā, piemampIepriekš parādītajā gadījumā teiksim, ka mums ir trīs RTL files: av, bv un testbench.v, kas ir jāapkopo attiecīgi presynth, COREAHBLITE_LIB un presynth bibliotēkās. hdl.var file var rakstīt, kā parādīts nākamajā koda blokā.
DEFINE WORK presynth
DEFINĒT PROJEKTA_DIR files>
DEFINĒT LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/av => presynth)
DEFINĒT LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/bv => COREAHBLITE_LIB)
DEFINĒT LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/testbench.v => presynth)
DEFINĒT LIB_MAP ($LIB_MAP, + => presynth) - Sastādiet dizainu files izmantojot ncvlog opciju.
ncvlog +incdir+ –cdslib ./cds.lib –hdlvar ./hdl.var –logfile
ncvlog.log –update –linedebug av bv testbench.v - Izstrādājiet dizainu, izmantojot ncelab. Izstrādātājs izveido dizaina hierarhiju, pamatojoties uz instanču un konfigurācijas informāciju projektā, izveido signāla savienojumu un aprēķina sākotnējās vērtības visiem projektā esošajiem objektiem. Izstrādātā dizaina hierarhija tiek saglabāta simulācijas momentuzņēmumā, kas ir jūsu dizaina attēlojums, ko simulators izmanto simulācijas palaišanai.
ncelab –Ziņojums –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncelab.log –errormax 15 –
piekļuve +rwc –statuss worklib. : modulis
Izstrāde pēcizkārtojuma simulācijas laikā
Simulācijas pēc izkārtojuma gadījumā vispirms SDF file pirms izstrādes ir jāapkopo, izmantojot komandu ncsdfc.
ncsdfcfilenosaukums>.sdf –izejafilenosaukums>.sdf.X
Izstrādāšanas laikā izmantojiet kompilēto SDF izvadi ar opciju –autosdf, kā parādīts nākamajā koda blokā.
ncelab -autosdf –Ziņojums –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncelab.log –errormax
15 –piekļuve +rwc –statusa darblib. :module –sdf_cmd_file ./
sdf_cmd_file
sdf_cmd_file jābūt tādam, kā parādīts nākamajā koda blokā.
COMPILED_SDF_FILE = " file>” - Simulējiet, izmantojot ncsim. Pēc izstrādes tiek izveidots simulācijas momentuzņēmums, kuru simulācijai ielādē ncsim. Varat palaist pakešu režīmā vai GUI režīmā.
ncsim –Ziņojums –batch/-gui –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncsim.log —
errormax 15 – status worklib. : modulis
Svarīgi: Visas trīs iepriekš minētās kompilēšanas, izstrādes un simulācijas darbības var ievietot čaulas skriptā file un iegūts no komandrindas. Tā vietā, lai izmantotu šīs trīs darbības, dizainu var simulēt vienā solī, izmantojot opciju ncverilog vai irun, kā parādīts nākamajā koda blokā.
ncverilog +incdir+ -cdslib ./cds.lib –hdlvar ./hdl.var
files izmantots dizainā>
irun +incdir+ -cdslib ./cds.lib –hdlvar ./hdl.var files
izmantots dizainā>
3.3.1 Zināmās problēmas (Uzdodiet jautājumu)
Testbench risinājums
Izmantojot šo paziņojumu, lai norādītu pulksteņa frekvenci lietotāja ģenerētajā testbendā vai Libero SoC ģenerētajā noklusējuma testa stendā, nedarbojas ar NCSim.
vienmēr @(SYSCLK)
#(SYSCLK_PERIOD / 2.0) SYSCLK <= !SYSCLK;
Lai palaistu simulāciju, veiciet šādas izmaiņas:
vienmēr #(SYSCLK_PERIOD / 2.0) SYSCLK = ~SYSCLK;
Svarīgi: sastādīts NCSim bibliotēkas ir specifiskas platformai (ti, 64 bitu bibliotēkas nav saderīgas ar 32 bitu platformu un otrādi).
Postsynth un pēcizkārtojuma simulācijas, izmantojot MSS un SERDES Palaižot MSS bloku saturošu dizainu postsynth simulācijas vai dizainparaugu simulācijas pēc izkārtojuma, izmantojot SERDES, BFM simulācijas nedarbojas, ja ir opcija –libmap
nav precizēts izstrādes laikā. Tas ir tāpēc, ka izstrādes laikā MSS tiek atrisināts no darba bibliotēkas (jo noklusējuma saistīšana un darba lib ir postsynth/post-layout), kur tā ir tikai fiksēta funkcija.
Lai atrisinātu MSS, komanda ncelab ir jāraksta, kā parādīts nākamajā koda blokā
bloku no SmartFusion2 iepriekš kompilētās bibliotēkas.
ncelab -libmap lib.map -libverbose -Message -access +rwc cfg1
un lib.map file jābūt šādam:
konfigurācija cfg1;
dizains ;
noklusējuma liblist smartfusion2 ;
beigu konfigurācija
Tas atrisina jebkuru šūnu SmartFusion2 bibliotēkā, pirms skatāties darba bibliotēkā, ti, postsynth/post-layout.
Opciju –libmap pēc noklusējuma var izmantot katras simulācijas izstrādes laikā (presynth, postsynth un post-layout). Tādējādi tiek novērstas simulācijas problēmas, ko izraisa gadījumu atrisināšana no bibliotēkām.
ncelab: *F,INTERR: IEKŠĒJS IZŅĒMUMS
Šis ncelab rīka izņēmums ir brīdinājums dizainiem, kas satur FDDR programmās SmartFusion 2 un IGLOO 2 postsintezēšanas un pēcizkārtojuma simulāciju laikā, izmantojot opciju –libmap.
Svarīgi: Par šo problēmu ir ziņots Cadence atbalsta komandai (SAR 52113).
3.4 Sample Tcl un Shell Script Files (Uzdodiet jautājumu)
Tālāk files ir konfigurācija files nepieciešams dizaina un čaulas skripta iestatīšanai file lai palaistu NCSim komandas.
Cds.lib
NE smartfusion2 /scratch/krydor/tmpspace/users/me/nc-vlog64/SmartFusion2
DEFINĒT COREAHBLITE_LIB ./COREAHBLITE_LIB
DEFINĒT presynth ./presynth
HDl.var
DEFINE WORK presynth
DEFINĒT PROJECT_DIR /scratch/krydor/tmpspace/sqausers/me/3rd_party_simulators/Cadence/IGLOO2/
ENVM/M2GL050/envm_fic1_ser1_v/eNVM_fab_master
DEFINĒT LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_addrdec.v => COREAHBLITE_LIB)
DEFINĒT LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_defaultslavesm.v => COREAHBLITE_LIB )
DEFINĒT LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_masterstagev => COREAHBLITE_LIB )
DEFINĒT LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_slavearbiter.v => COREAHBLITE_LIB )
DEFINĒT LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_slavestagev => COREAHBLITE_LIB )
DEFINĒT LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_matrix2x16.v => COREAHBLITE_LIB)
DEFINĒT LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite.v => COREAHBLITE_LIB )
DEFINĒT LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB/CCC_0/SB_CCC_0_FCCC.v =>
presynth)
DEFINĒT LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreConfigMaster/
2.0.101/rtl/vlog/core/coreconfigmaster.v => presynth )
DEFINĒT LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreConfigP/4.0.100/rtl/
vlog/core/coreconfigp.v => presynth )
DEFINĒT LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreResetP/5.0.103/rtl/
vlog/core/coreresetp_pcie_hotreset.v => presynth )
DEFINĒT LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreResetP/5.0.103/rtl/
vlog/core/coreresetp.v => presynth )
DEFINĒT LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB/FABOSC_0/SB_FABOSC_0_OSC.v =>
presynth)
DEFINĒT LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB_HPMS/SB_HPMS.v => presynth)
DEFINĒT LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB/SB.v => presynth)
DEFINĒT LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/SERDES_IF_0/
SB_top_SERDES_IF_0_SERDES_IF.v => presynth )
DEFINĒT LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/SB_top.v => presynth)
DEFINĒT LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/testbench.v => presynth)
DEFINĒT LIB_MAP ($LIB_MAP, + => presynth)
Commands.csh
ncvlog +incdir+../../component/work/SB_top -cdslib ./cds.lib -hdlvar ./hdl.var -logfile
ncvlog.log -errormax 15 -update -linedebug
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_addrdec.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/
coreahblite_defaultslavesm.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_masterstagvecums
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_slavearbiter.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_slavestagvecums
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_matrix2x16.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite.v
../../component/work/SB/CCC_0/SB_CCC_0_FCCC.v
../../component/Actel/DirectCore/CoreConfigMaster/2.0.101/rtl/vlog/core/coreconfigmaster.v
../../component/Actel/DirectCore/CoreConfigP/4.0.100/rtl/vlog/core/coreconfigp.v
../../component/Actel/DirectCore/CoreResetP/5.0.103/rtl/vlog/core/coreresetp_pcie_hotreset.v
../../component/Actel/DirectCore/CoreResetP/5.0.103/rtl/vlog/core/coreresetp.v
../../component/work/SB/FABOSC_0/SB_FABOSC_0_OSC.v ../../component/work/SB_HPMS/SB_HPMS.v
../../component/work/SB/SB.v ../../component/work/SB_top/SERDES_IF_0/
SB_top_SERDES_IF_0_SERDES_IF.v
../../component/work/SB_top/SB_top.v ../../component/work/SB_top/testbench.v
ncelab -Ziņojums -cdslib ./cds.lib -hdlvar ./hdl.var
-darba presynth -logfile ncelab.log -errormax 15 -access +rwc -status presynth.testbench:module
ncsim -Message -batch -cdslib ./cds.lib -hdlvar ./
hdl.var -logfile ncsim.log -errormax 15 -status presynth.testbench:module
3.5 Automatizācija (Uzdodiet jautājumu)
Sekojošais skripts file pārvērš ModelSim run.do files konfigurācijā files nepieciešams, lai palaistu simulācijas, izmantojot NCSim.
Skripts File Lietošana
perl cadence_parser.pl presynth_run.do postsynth_run.do
postlayout_run.do Microsemi_Family
Location_of_Cadence_Precompiled_libraries
Cadence_parser.pl
#!/usr/bin/perl -w
################################################# ###########################################
##################
#Usage: perl questa_parser.pl presynth_run.do postsynth_run.do postlayout_run.do
Microsemi_Family Precompiled_Libraries_location#
################################################# ###########################################
##################
izmantot POSIX;
izmantot stingru;
mans ($presynth, $postsynth, $postlayout, $family, $lib_location) = @ARGV;
&questa_parser($presynth, $family, $lib_location);
&questa_parser($postsynth, $family, $lib_location);
&questa_parser($postlayout, $family, $lib_location);
sub questa_parser {
mans $ModelSim_run_do = $_[0];
mana $actel_family = $_[1];
mana $lib_location = $_[2];
mans $stāvoklis;
if ( -e “$ModelSim_run_do”)
{
atvērts (INFILE"$ModelSim_run_do");
mans @ModelSim_run_do =FILE>;
mana $ līnija;
if ( $ModelSim_run_do =~ m/(presynth)/)
{
`mkdir QUESTA_PRESYNTH';
atvērts (OUTFILE">QUESTA_PRESYNTH/presynth_questa.do");
$valsts = $1;
} elsif ( $ModelSim_run_do =~ m/(postsynth)/)
{
`mkdir QUESTA_POSTSYNTH';
atvērts (OUTFILE">QUESTA_POSTSYNTH/postsynth_questa.do");
$valsts = $1;
} elsif ( $ModelSim_run_do =~ m/(postlayout)/ )
{
`mkdir QUESTA_POSTLAYOUT';
atvērts (OUTFILE">QUESTA_POSTLAYOUT/postlayout_questa.do");
$valsts = $1;
} cits
{
drukāt “Nepareizi ievadīti dati file\n”;
drukāt “#Usage: perl questa_parser.pl presynth_run.do postsynth_run.do postlayout_run.do
\”Bibliotēkas_atrašanās vieta\”\n”;
}
foreach $ line (@ModelSim_run_do)
{
#Vispārīgās darbības
$rinda =~ s/..\/designer.*simulation\///g;
$rinda =~ s/$state/$state\_questa/g;
#izprintētFILE “$rinda \n”;
if ($line =~ m/vmap\s+.*($actel_family)/)
{
izprintētFILE “vmap $actel_family \”$lib_location\”\n”;
} elsif ($line =~ m/vmap\s+(.*._LIB)/)
{
$rinda =~ s/..\/component/..\/..\/component/g;
izprintētFILE “$rinda \n”;
} elsif ($rinda =~ m/vsim/)
{
$rinda =~ s/vsim/vsim -novopt/g;
izprintētFILE “$rinda \n”;
} cits
{
izprintētFILE “$rinda \n”;
}
}
aizvērt (INFILE);
aizvērt (OUTFILE);
} cits {
drukāt “$ModelSim_run_do neeksistē. Atkārtoti palaist simulāciju \n”;
}
}
Kadence Xcelium iestatīšana (Pieteikšanās mikroshēmā)
Jums ir jāizveido skripts file līdzīgi kā ModelSim ME/ModelSim Pro ME run.do, lai palaistu Cadence Xcelium simulatoru. Izpildiet šīs darbības un izveidojiet skriptu file Xcelium vai izmantojiet skriptu file nodrošināts, lai pārveidotu ModelSim ME/ModelSim Pro ME run.do files konfigurācijā files nepieciešams, lai palaistu simulācijas, izmantojot Xcelium.
4.1 Vides mainīgie (Uzdodiet jautājumu)
Lai palaistu Cadence Xcelium, konfigurējiet šādus vides mainīgos:
- LM_LICENCE_FILE: jāiekļauj rādītājs uz licenci file.
- cds_root: jānorāda uz Cadence Incisive Installation mājas direktoriju.
- PATH: jānorāda uz tvertnes atrašanās vietu rīku direktorijā, uz kuru norāda cds_root (t
$cds_root/tools/bin/64bit (64 bitu mašīnai un $cds_root/tools/bin 32 bitu mašīnai
mašīna).
Ir trīs veidi, kā iestatīt simulācijas vidi, ja notiek pārslēgšanās starp 64 bitu un 32 bitu operētājsistēmām:
1. gadījums: PATH mainīgais
set path = (install_dir/tools/bin/64bit $path) 64 bitu iekārtām un
set path = (install_dir/tools/bin $path) 32 bitu iekārtām
2. gadījums: -64 bitu komandrindas opcijas izmantošana
Komandrindā norādiet -64 bitu opciju, lai izsauktu 64 bitu izpildāmo failu.
3. gadījums: INCA_64BIT vai CDS_AUTO_64BIT vides mainīgā iestatīšana
Mainīgais INCA_64BIT tiek uzskatīts par Būla vērtību. Šim mainīgajam var iestatīt jebkuru vērtību vai nulli
virkne.
setenv INCA_64BIT
Svarīgi: Vides mainīgais INCA_64BIT neietekmē citus kadences rīkus, piemēram, IC rīkus. Tomēr Incisive rīkiem mainīgais INCA_64BIT ignorē CDS_AUTO_64BIT vides mainīgā iestatījumu. Ja vides mainīgais INCA_64BIT ir et, visi Incisive rīki darbojas 64 bitu režīmā.
setenv CDS_AUTO_64BIT IEKĻAUTS:INCA
Svarīgi: virknei INCA jābūt ar lielajiem burtiem. Visi izpildāmie faili ir jāpalaiž vai nu 2 bitu režīmā, vai 64 bitu režīmā. Neiestatiet mainīgo, lai iekļautu vienu izpildāmo failu, kā norādīts tālāk:
setenv CDS_AUTO_64BIT IEKĻAUTS:ncelab
Citi kadences rīki, piemēram, IC rīki, arī izmanto CDS_AUTO_64BIT vides mainīgo, lai kontrolētu 32 bitu vai 64 bitu izpildāmo failu atlasi. Šajā tabulā parādīts, kā var iestatīt mainīgo CDS_AUTO_64BIT, lai darbotos Incisive un IC rīki visos režīmos.
Tabula 4-1. CDS_AUTO_64BIT mainīgie
| CDS_AUTO_64BIT mainīgais | Incisive Tools | IC rīki |
| setenv CDS_AUTO_64BIT ALL | 64 bitu | 64 bitu |
| setenv CDS_AUTO_64BIT NAV | 32 bitu | 32 bitu |
| setenv CDS_AUTO_64BIT IZSLĒGT:ic_binary |
64 bitu | 32 bitu |
| setenv CDS_AUTO_64BIT EXCLUDE:INCA | 32 bitu | 64 bitu |
Svarīgi: Visi Incisive rīki ir jāpalaiž vai nu 32 bitu režīmā, vai 64 bitu režīmā. Neizmantojiet EXCLUDE, lai izslēgtu konkrētu izpildāmo failu, kā norādīts tālāk.
setenv CDS_AUTO_64BIT EXCLUDE:ncelab
Ja iestatāt mainīgo CDS_AUTO_64BIT, lai izslēgtu rīkus Incisive (setenv
CDS_AUTO_64BIT EXCLUDE:INCA), visi Incisive rīki tiek palaisti 32 bitu režīmā. Tomēr
-64 bitu komandrindas opcija ignorē vides mainīgo.
Tālāk norādītā konfigurācija files palīdz pārvaldīt jūsu datus un kontrolēt simulācijas rīku un utilītu darbību:
- Bibliotēkas kartēšana file (cds.lib) definē jūsu dizaina atrašanās vietas loģisku nosaukumu.
- Bibliotēkas un saista tās ar fizisko direktoriju nosaukumiem.
- Mainīgie lielumi file (hdl.var) definē mainīgos, kas ietekmē simulācijas rīku un utilītu darbību.
4.2 Lejupielādēt apkopoto bibliotēku (Uzdodiet jautājumu)
Lejupielādējiet Cadence Xcelium bibliotēkas no Microsemi's webvietne.
4.3 Xcelium skripta izveide file (Uzdodiet jautājumu)
Pēc run.do kopijas izveides files, veiciet tālāk norādītās darbības, lai palaistu simulāciju, izmantojot Xcelium skriptu file.
- Izveidojiet cds.lib file kas nosaka, kuras bibliotēkas ir pieejamas un kur tās atrodas.
The file satur paziņojumus, kas savieno bibliotēkas loģiskos nosaukumus ar to fizisko direktoriju ceļiem. Piemēram,ample, ja izmantojat presynth simulāciju, cds.lib file var rakstīt, kā parādīts nākamajā koda blokā.
DEFINĒT presynth ./presynth
DEFINĒT COREAHBLITE_LIB ./COREAHBLITE_LIB
DEFINĒT smartfusion2 - Izveidojiet failu hdl.var file kas ir izvēles konfigurācija file kas satur konfigurācijas mainīgos, kas nosaka, kā ir konfigurēta jūsu dizaina vide. Tie ietver:
– Mainīgie, kas tiek izmantoti, lai norādītu darba bibliotēku, kurā kompilators glabā apkopotos objektus un citus atvasinātos datus.
– Verilog mainīgie (LIB_MAP, VIEW_MAP, WORK), kas tiek izmantoti, lai norādītu bibliotēkas un views meklēt, kad izstrādātājs atrisina gadījumus.
– Mainīgie, kas ļauj definēt kompilatora, izstrādātāja un simulatora komandrindas opcijas un argumentus.
Presynth simulācijas gadījumā, piemampIepriekš parādītajā gadījumā teiksim, ka mums ir 3 RTL files av, bv un testbench.v, kas ir jāapkopo attiecīgi presynth, COREAHBLITE_LIB un presynth bibliotēkās. hdl.var file var rakstīt, kā parādīts nākamajā koda blokā.
DEFINE WORK presynth
DEFINĒT PROJEKTA_DIR files>
DEFINĒT LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/av => presynth)
DEFINĒT LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/bv => COREAHBLITE_LIB)
DEFINĒT LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/testbench.v => presynth)
DEFINĒT LIB_MAP ($LIB_MAP, + => presynth) - Sastādiet dizainu files izmantojot ncvlog opciju.
xmvlog +incdir+ –cdslib ./cds.lib –hdlvar ./hdl.var –logfile
ncvlog.log –update –linedebug av bv testbench.v - Izstrādājiet dizainu, izmantojot ncelab. Izstrādātājs izveido dizaina hierarhiju, pamatojoties uz instanču un konfigurācijas informāciju projektā, izveido signāla savienojumu un aprēķina sākotnējās vērtības visiem projektā esošajiem objektiem. Izstrādātā dizaina hierarhija tiek saglabāta simulācijas momentuzņēmumā, kas ir jūsu dizaina attēlojums, ko simulators izmanto simulācijas palaišanai.
Xcelium –Ziņojums –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncelab.log –errormax 15 –
piekļuve +rwc –statuss worklib. : modulis
Izstrāde pēcizkārtojuma simulācijas laikā
Simulācijas pēc izkārtojuma gadījumā vispirms SDF file pirms izstrādes ir jāapkopo, izmantojot komandu ncsdfc.
Xceliumfilenosaukums>.sdf –izejafilenosaukums>.sdf.X
Izstrādāšanas laikā izmantojiet kompilēto SDF izvadi ar opciju –autosdf, kā parādīts nākamajā koda blokā.
xmelab -autosdf –Ziņojums –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncelab.log –errormax
15 –piekļuve +rwc –statusa darblib. :module –sdf_cmd_file ./
sdf_cmd_file
sdf_cmd_file jābūt tādam, kā parādīts nākamajā koda blokā.
COMPILED_SDF_FILE = " file>” - Simulējiet, izmantojot Xcelium. Pēc izstrādes tiek izveidots simulācijas momentuzņēmums, kuru simulācijai ielādē Xcelium. To var palaist pakešu režīmā vai GUI režīmā.
xmsim –Ziņojums –batch/-gui –cdslib ./cds.lib –hdlvar ./hdl.var –logfile xmsim.log —
errormax 15 – status worklib. : modulis
Kadence Xcelium iestatīšana
Svarīgi: viss Iepriekš minētās trīs kompilēšanas, izstrādes un simulācijas darbības var ievietot čaulas skriptā file un iegūts no komandrindas. Tā vietā, lai izmantotu šīs trīs darbības, dizainu var simulēt vienā darbībā, izmantojot opciju ncverilog vai xrun, kā parādīts nākamajā koda blokā.
xmverilog +incdir+ -cdslib ./cds.lib –hdlvar ./hdl.var
files izmantots dizainā>
xrun +incdir+ -cdslib ./cds.lib –hdlvar ./hdl.var files
izmantots dizainā>
4.3.1 Zināmās problēmas (Uzdodiet jautājumu)
Testbench risinājums
Izmantojot šo paziņojumu, lai norādītu pulksteņa frekvenci lietotāja ģenerētajā testa stendā vai Libero SoC ģenerētajā noklusējuma testa stendā, nedarbojas ar Xcelium.
vienmēr @(SYSCLK)
#(SYSCLK_PERIOD / 2.0) SYSCLK <= !SYSCLK;
Lai palaistu simulāciju, veiciet šādas izmaiņas:
vienmēr #(SYSCLK_PERIOD / 2.0) SYSCLK = ~SYSCLK;
Svarīgi: Xcelium apkopotās bibliotēkas ir specifiskas platformai (ti, 64 bitu bibliotēkas nav saderīgas ar 32 bitu platformu un otrādi).
Postsynth un Post-layout simulācijas, izmantojot MSS un SERDES
Palaižot MSS bloku saturošu dizainu postsintezēšanas simulācijas vai dizainparaugu simulācijas pēc izkārtojuma, izmantojot SERDES, BFM simulācijas nedarbojas, ja izstrādes laikā nav norādīta opcija –libmap. Tas ir tāpēc, ka izstrādes laikā MSS tiek atrisināts no darba bibliotēkas (jo noklusējuma saistīšana un darba lib ir postsynth/post-layout), kur tā ir tikai fiksēta funkcija.
Komanda ncelab ir jāraksta, kā parādīts nākamajā koda blokā, lai atrisinātu MSS bloku no SmartFusion2 iepriekš kompilētās bibliotēkas.
xmelab -libmap lib.map -libverbose -Message -access +rwc cfg1
un lib.map file jābūt šādam:
konfigurācija cfg1;
dizains ;
noklusējuma liblist smartfusion2 ;
beigu konfigurācija
Tam ir jāatrisina jebkura SmartFusion2 bibliotēkas šūna pirms skatīšanās darba bibliotēkā, ti, postsynth/post-layout.
Opciju –libmap pēc noklusējuma var izmantot katras simulācijas izstrādes laikā (presynth, postsynth un post-layout). Tādējādi tiek novērstas simulācijas problēmas, ko izraisa gadījumu atrisināšana no bibliotēkām.
xmelab: *F,INTERR: IEKŠĒJS IZŅĒMUMS
Šis ncelab rīka izņēmums ir brīdinājums dizainiem, kas satur FDDR programmās SmartFusion2 un IGLOO2
postsynth un pēcizkārtojuma simulāciju laikā, izmantojot opciju –libmap.
Svarīgi: Par šo problēmu ir ziņots Cadence atbalsta komandai (SAR 52113).
4.4 Sample Tcl un čaulas skripts files (Uzdodiet jautājumu)
Tālāk files ir konfigurācija files nepieciešams dizaina un čaulas skripta iestatīšanai file Xcelium komandu palaišanai.
Cds.lib
DEFINĒT smartfusion2 /scratch/krydor/tmpspace/users/me/nc-vlog64/SmartFusion2
DEFINĒT COREAHBLITE_LIB ./COREAHBLITE_LIB
DEFINĒT presynth ./presynth
HDl.var
DEFINE WORK presynth
DEFINĒT PROJECT_DIR /scratch/krydor/tmpspace/sqausers/me/3rd_party_simulators/Cadence/IGLOO2/
ENVM/M2GL050/envm_fic1_ser1_v/eNVM_fab_master
DEFINĒT LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_addrdec.v => COREAHBLITE_LIB)
DEFINĒT LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_defaultslavesm.v => COREAHBLITE_LIB )
DEFINĒT LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_masterstagev => COREAHBLITE_LIB )
DEFINĒT LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_slavearbiter.v => COREAHBLITE_LIB )
DEFINĒT LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_slavestagev => COREAHBLITE_LIB )
DEFINĒT LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_matrix2x16.v => COREAHBLITE_LIB)
DEFINĒT LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite.v => COREAHBLITE_LIB )
DEFINĒT LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB/CCC_0/SB_CCC_0_FCCC.v =>
presynth)
DEFINĒT LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreConfigMaster/
2.0.101/rtl/vlog/core/coreconfigmaster.v => presynth )
DEFINĒT LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreConfigP/4.0.100/rtl/
vlog/core/coreconfigp.v => presynth )
DEFINĒT LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreResetP/5.0.103/rtl/
vlog/core/coreresetp_pcie_hotreset.v => presynth )
DEFINĒT LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreResetP/5.0.103/rtl/
vlog/core/coreresetp.v => presynth )
DEFINĒT LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB/FABOSC_0/SB_FABOSC_0_OSC.v =>
presynth)
DEFINĒT LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB_HPMS/SB_HPMS.v => presynth)
DEFINĒT LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB/SB.v => presynth)
DEFINĒT LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/SERDES_IF_0/
SB_top_SERDES_IF_0_SERDES_IF.v => presynth )
DEFINĒT LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/SB_top.v => presynth)
DEFINĒT LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/testbench.v => presynth)
DEFINĒT LIB_MAP ($LIB_MAP, + => presynth)
Commands.csh
ncvlog +incdir+../../component/work/SB_top -cdslib ./cds.lib -hdlvar ./hdl.var -logfile
ncvlog.log -errormax 15 -update -linedebug
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_addrdec.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/
coreahblite_defaultslavesm.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_masterstagvecums
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_slavearbiter.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_slavestagvecums
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_matrix2x16.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite.v
../../component/work/SB/CCC_0/SB_CCC_0_FCCC.v
../../component/Actel/DirectCore/CoreConfigMaster/2.0.101/rtl/vlog/core/coreconfigmaster.v
../../component/Actel/DirectCore/CoreConfigP/4.0.100/rtl/vlog/core/coreconfigp.v
../../component/Actel/DirectCore/CoreResetP/5.0.103/rtl/vlog/core/coreresetp_pcie_hotreset.v
../../component/Actel/DirectCore/CoreResetP/5.0.103/rtl/vlog/core/coreresetp.v
../../component/work/SB/FABOSC_0/SB_FABOSC_0_OSC.v ../../component/work/SB_HPMS/SB_HPMS.v
../../component/work/SB/SB.v ../../component/work/SB_top/SERDES_IF_0/
SB_top_SERDES_IF_0_SERDES_IF.v
../../component/work/SB_top/SB_top.v ../../component/work/SB_top/testbench.v
ncelab -Ziņojums -cdslib ./cds.lib -hdlvar ./hdl.var
-darba presynth -logfile ncelab.log -errormax 15 -access +rwc -status presynth.testbench:module
ncsim -Message -batch -cdslib ./cds.lib -hdlvar ./
hdl.var -logfile ncsim.log -errormax 15 -status presynth.testbench:module
4.5 Automatizācija (Pieteikšanās mikroshēmā)
Sekojošais skripts file pārvērš ModelSim run.do files konfigurācijā files nepieciešams, lai palaistu simulācijas, izmantojot Xcelium.
Skripts File Lietošana
perl cadence_parser.pl presynth_run.do postsynth_run.do
postlayout_run.do Microsemi_Family
Location_of_Cadence_Precompiled_libraries
Cadence_parser.pl
#!/usr/bin/perl -w
################################################# ###########################################
##################
#Usage: perl questa_parser.pl presynth_run.do postsynth_run.do postlayout_run.do
Microsemi_Family Precompiled_Libraries_location#
################################################# ###########################################
##################
izmantot POSIX;
izmantot stingru;
mans ($presynth, $postsynth, $postlayout, $family, $lib_location) = @ARGV;
&questa_parser($presynth, $family, $lib_location);
&questa_parser($postsynth, $family, $lib_location);
&questa_parser($postlayout, $family, $lib_location);
sub questa_parser {
mans $ModelSim_run_do = $_[0];
mana $actel_family = $_[1];
mana $lib_location = $_[2];
mans $stāvoklis;
if ( -e “$ModelSim_run_do”)
{
atvērts (INFILE"$ModelSim_run_do");
mans @ModelSim_run_do =FILE>;
mana $ līnija;
if ( $ModelSim_run_do =~ m/(presynth)/)
{
`mkdir QUESTA_PRESYNTH';
atvērts (OUTFILE">QUESTA_PRESYNTH/presynth_questa.do");
$valsts = $1;
} elsif ( $ModelSim_run_do =~ m/(postsynth)/)
{
`mkdir QUESTA_POSTSYNTH';
atvērts (OUTFILE">QUESTA_POSTSYNTH/postsynth_questa.do");
$valsts = $1;
} elsif ( $ModelSim_run_do =~ m/(postlayout)/ )
{
`mkdir QUESTA_POSTLAYOUT';
atvērts (OUTFILE">QUESTA_POSTLAYOUT/postlayout_questa.do");
$valsts = $1;
} cits
{
drukāt “Nepareizi ievadīti dati file\n”;
drukāt “#Usage: perl questa_parser.pl presynth_run.do postsynth_run.do postlayout_run.do
\”Bibliotēkas_atrašanās vieta\”\n”;
}
foreach $ line (@ModelSim_run_do)
{
#Vispārīgās darbības
$rinda =~ s/..\/designer.*simulation\///g;
$rinda =~ s/$state/$state\_questa/g;
#izprintētFILE “$rinda \n”;
if ($line =~ m/vmap\s+.*($actel_family)/)
{
izprintētFILE “vmap $actel_family \”$lib_location\”\n”;
} elsif ($line =~ m/vmap\s+(.*._LIB)/)
{
$rinda =~ s/..\/component/..\/..\/component/g;
izprintētFILE “$rinda \n”;
} elsif ($rinda =~ m/vsim/)
{
$rinda =~ s/vsim/vsim -novopt/g;
izprintētFILE “$rinda \n”;
} cits
{
izprintētFILE “$rinda \n”;
}
}
aizvērt (INFILE);
aizvērt (OUTFILE);
} cits {
drukāt “$ModelSim_run_do neeksistē. Atkārtoti palaist simulāciju \n”;
}
}
Siemens QuestaSim iestatīšana/ModelSim iestatīšana (Uzdodiet jautājumu)
Run.do files, ko Libero SoC ģenerē simulācijām, izmantojot ModelSim Microsemi Editions, var izmantot simulācijām, izmantojot QuestaSim/ModelSim SE/DE/PE ar vienu izmaiņu. Programmā ModelSim ME/ModelSim Pro ME run.do file, ir jāmaina iepriekš kompilēto bibliotēku atrašanās vieta.
Svarīgi:
Pēc noklusējuma simulācijas rīks, kas nav ModelSim Pro ME, simulācijas laikā veic dizaina optimizāciju, kas var ietekmēt simulācijas artefaktu, piemēram, dizaina objektu un ievades stimulu, redzamību.
Tas parasti ir noderīgi, lai samazinātu simulācijas izpildes laiku sarežģītām simulācijām, izmantojot detalizētus pašpārbaudes testēšanas stendus. Tomēr noklusējuma optimizācijas var nebūt piemērotas visām simulācijām, īpaši gadījumos, kad ir paredzēts grafiski pārbaudīt simulācijas rezultātus, izmantojot viļņa logu.
Lai novērstu šīs optimizācijas radītās problēmas, simulācijas laikā jāpievieno atbilstošas komandas un saistītie argumenti, lai atjaunotu dizaina redzamību. Rīkam specifiskās komandas skatiet lietotā simulatora dokumentācijā.
5.1 Vides mainīgie (Uzdodiet jautājumu)
Tālāk ir norādīti nepieciešamie vides mainīgie.
- LM_LICENCE_FILE: jāiekļauj ceļš uz licenci file.
- MODEL_TECH: jāidentificē ceļš uz QuestaSim instalācijas mājas direktoriju.
- PATH: jānorāda uz izpildāmo vietu, uz kuru norāda MODEL_TECH.
5.2 Run.do konvertēšana Mentor QuestaSim (Uzdodiet jautājumu)
Run.do files, ko Libero SoC ģenerē simulācijām, izmantojot ModelSim Microsemi Editions, var izmantot simulācijām, izmantojot QuestaSim/ModelSim_SE ar vienu izmaiņu.
Svarīgi: viss dizainparaugiem, kas tiek simulēti, izmantojot QuestaSim, jāiekļauj -novopt
opciju kopā ar vsim komandu skriptā run.do files.
5.3 Lejupielādēt apkopoto bibliotēku (Uzdodiet jautājumu)
Lejupielādējiet Mentor Graphics QuestaSim bibliotēkas no Microsemi's webvietne.
Kopsavilkums VCS iestatīšana (Uzdodiet jautājumu)
Microsemi ieteiktā plūsma balstās uz Izstrādāšanas un apkopošanas plūsmu VCS. Šajā dokumentā ir iekļauts skripts file kas izmanto skriptu run.do files ģenerē Libero SoC un ģenerē iestatījumu files nepieciešams VCS simulācijai. Scenārijs file izmanto run.do file lai veiktu tālāk norādītās darbības.
- Izveidojiet bibliotēkas kartējumu file, kas tiek darīts, izmantojot synopsys_sim.setup file atrodas tajā pašā direktorijā, kur darbojas VCS simulācija.
- Izveidojiet čaulas skriptu file izstrādāt un apkopot savu dizainu, izmantojot VCS.
6.1 Vides mainīgie (Uzdodiet jautājumu)
Iestatiet atbilstošos vides mainīgos VCS, pamatojoties uz jūsu iestatījumiem. Vides mainīgie, kas nepieciešami saskaņā ar VCS dokumentāciju, ir:
- LM_LICENCE_FILE: jāiekļauj rādītājs uz licences serveri.
- VCS_HOME: jānorāda uz VCS instalācijas mājas direktoriju.
- PATH: jāiekļauj rādītājs uz bin direktoriju zem VCS_HOME direktorija.
6.2 Lejupielādēt apkopoto bibliotēku (Uzdodiet jautājumu)
Lejupielādējiet Synopsys VCS bibliotēkas no Microsemi's webvietne.
6.3. VCS simulācijas skripts File (Uzdodiet jautājumu)
Pēc VCS iestatīšanas un dizaina un dažādu run.do ģenerēšanas files no Libero SoC, jums ir:
- Izveidojiet bibliotēkas kartējumu file synopsys_sim.setup; šis file satur norādes uz visu to bibliotēku atrašanās vietu, kuras izmantos dizains.
Svarīgi: file nosaukums nedrīkst mainīties, un tam jāatrodas tajā pašā direktorijā, kurā darbojas simulācija. Šeit ir bijušaisample par tādu file priekšsintēzes simulācijai.
DARBS > EFAULT
SmartFusion2:
presynth: ./presynth
NOKLUSĒJUMS: ./darbs - Izstrādājiet dažādu dizainu files, ieskaitot testbandu, izmantojot VCS komandu vlogan. Šīs komandas var iekļaut čaulas skriptā file. Tālāk ir redzams bijušaisampno komandām, kas nepieciešamas, lai izstrādātu rtl.v definēto dizainu ar tā testbend, kas definēts
testbench.v.
vlogans +v2k -work presynth rtl.v
vlogans +v2k -work presynth testbench.v - Apkopojiet dizainu, izmantojot VCS, izmantojot šādu komandu.
vcs –sim_res=1fs presynth.testbench
Piezīme: Simulācijas laika izšķirtspēja ir jāiestata uz 1fs, lai nodrošinātu pareizu funkcionālo simulāciju. - Kad dizains ir apkopots, sāciet simulāciju, izmantojot šādu komandu.
./simv - Simulācijai ar atpakaļejošu piezīmi VCS komandai ir jābūt tādai, kā parādīts nākamajā koda blokā.
vcs postlayout.testbench –sim_res=1fs –sdf max: .
nosaukums>: file ceļš> –gui –l postlayout.log
6.4. Ierobežojumi/izņēmumi (Uzdodiet jautājumu)
Tālāk ir norādīti Synopsys VCS iestatīšanas ierobežojumi/izņēmumi.
- VCS simulācijas var palaist tikai Libero SoC Verilog projektiem. VCS simulatoram ir stingras VHDL valodas prasības, kurām Libero SoC automātiski ģenerētais VHDL neatbilst. files.
- Lai apturētu simulāciju, kad vien vēlaties, Verilog testa stendā ir jābūt priekšrakstam $finish.
Svarīgi: kad simulācijas tiek izpildītas GUI režīmā, izpildes laiku var norādīt GUI.
6.5 Sample Tcl un Shell Script Files (Uzdodiet jautājumu)
Šis Perl automatizē synopsys_sim.setup ģenerēšanu file kā arī atbilstošo čaulas skriptu files nepieciešams, lai izstrādātu, apkopotu un simulētu dizainu.
Ja dizains izmanto MSS, kopējiet test.vec file kas atrodas Libero SoC projekta simulācijas mapē, VCS simulācijas mapē. Nākamajās sadaļās ir sample run.do files, ko ģenerē Libero SoC, ieskaitot atbilstošo bibliotēkas kartēšanu un čaulas skriptu files nepieciešams VCS simulācijai.
6.5.1. Pirmssintēze (Uzdodiet jautājumu)
Presynth_run.do
klusi iestatiet ACTELLIBNAME SmartFusion2
klusi iestatiet PROJECT_DIR “/sqa/users/me/VCS_Tests/Test_DFF”
ja {[file eksistē presynth/_info]} {
echo “INFORMĀCIJA: Simulācijas bibliotēkas presintezēšana jau pastāv”
} cits {
vlib presynth
}
vmap presynth presynth
vmap SmartFusion2 “/captures/lin/11_0_0_23_11prod/lib/ModelSim/precompiled/vlog/smartfusion2”
vlog -work presynth “${PROJECT_DIR}/component/work/SD1/SD1.v”
vlog “+incdir+${PROJECT_DIR}/stimulus” -darba presynth “${PROJECT_DIR}/stimulus/SD1_TB1.v”
vsim -L SmartFusion2 -L presynth -t 1fs presynth.SD1_TB1
pievienot vilni /SD1_TB1/*
pievienot log -r /*
palaist 1000ns
presynth_main.csh
#!/bin/csh -f
set PROJECT_DIR = “/sqa/users/Me/VCS_Tests/Test_DFF”
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k -work presynth “${PROJECT_DIR}/component/
darbs/SD1/SD1.v”
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k “+incdir+${PROJECT_DIR}/stimulus” -work
presynth “${PROJECT_DIR}/stimulus/SD1_TB1.v”
/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs presynth.SD1_TB1 -l compile.log
./simv -l run.log
Synopsys_sim.setup
DARBS > NOKLUSĒJUMS
SmartFusion2: /VCS/SmartFusion2
presynth: ./presynth
NOKLUSĒJUMS: ./darbs
6.5.2. Pēcsintēze (Uzdodiet jautājumu)
postsynth_run.do
klusi iestatiet ACTELLIBNAME SmartFusion2
klusi iestatiet PROJECT_DIR “/sqa/users/Me/VCS_Tests/Test_DFF”
ja {[file pastāv postsynth/_info]} {
echo “INFORMĀCIJA: Simulācijas bibliotēkas postsynth jau pastāv”
} cits {
vlib postsinth
}
vmap postsynth postsynth
vmap SmartFusion2 “//idm/captures/pc/11_0_1_12_g4x/Designer/lib/ModelSim/precompiled/vlog/
SmartFusion2”
vlog -work postsintētājs “${PROJECT_DIR}/synthesis/SD1.v”
vlog “+incdir+${PROJECT_DIR}/stimulus” -work postsynth “${PROJECT_DIR}/stimulus/SD1_TB1.v”
vsim -L SmartFusion2 -L postsynth -t 1fs postsynth.SD1_TB1
pievienot vilni /SD1_TB1/*
pievienot log -r /*
palaist 1000ns
žurnāls SD1_TB1/*
iziet
Postsynth_main.csh
#!/bin/csh -f
set PROJECT_DIR = “/sqa/users/Me/VCS_Tests/Test_DFF”
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k -work postsynth “${PROJECT_DIR}/synthesis/
SD1.v”
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k “+incdir+${PROJECT_DIR}/stimulus” -work
postsynth “${PROJECT_DIR}/stimulus/SD1_TB1.v”
/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postsynth.SD1_TB1 -l compile.log
./simv -l run.log
Synopsys_sim.setup
DARBS > NOKLUSĒJUMS
SmartFusion2: /VCS/SmartFusion2
postsynth: ./postsynth
NOKLUSĒJUMS: ./darbs
6.5.3 Pēc izkārtojuma (Uzdodiet jautājumu)
postlayout_run.do
klusi iestatiet ACTELLIBNAME SmartFusion2
klusi iestatiet PROJECT_DIR “E:/ModelSim_Work/Test_DFF”
ja {[file pastāv ../designer/SD1/simulation/postlayout/_info]} {
echo “INFORMĀCIJA: Simulācijas bibliotēka ../designer/SD1/simulation/postlayout jau pastāv”
} cits {
vlib ../designer/SD1/simulation/postlayout
}
vmap postlayout ../designer/SD1/simulation/postlayout
vmap SmartFusion2 “//idm/captures/pc/11_0_1_12_g4x/Designer/lib/ModelSim/precompiled/vlog/
SmartFusion2”
vlog - darba pēcizkārtojums “${PROJECT_DIR}/designer/SD1/SD1_ba.v”
vlog “+incdir+${PROJECT_DIR}/stimulus” -darba pēcizkārtojums “${PROJECT_DIR}/stimulus/SD1_TB1.v”
vsim -L SmartFusion2 -L postlayout -t 1fs -sdfmax /SD1_0=${PROJECT_DIR}/designer/SD1/
SD1_ba.sdf postlayout.SD1_TB1
pievienot vilni /SD1_TB1/*
pievienot log -r /*
palaist 1000ns
Postlayout_main.csh
#!/bin/csh -f
set PROJECT_DIR = "/VCS_Tests/Test_DFF"
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k -work postlayout “${PROJECT_DIR}/
designer/SD1/SD1_ba.v”
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k “+incdir+${PROJECT_DIR}/stimulus” -work
pēcizkārtojums “${PROJECT_DIR}/stimulus/SD1_TB1.v”
/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postlayout.SD1_TB1 -sdf
max:SD1_TB1.SD1_0:${PROJECT_DIR}/designer/SD1/SD1_ba.sdf -l compile.log
./simv -l run.log
Synopsys_sim.setup
DARBS > NOKLUSĒJUMS
SmartFusion2: /VCS/SmartFusion2
postlayout : ./postlayout
NOKLUSĒJUMS: ./workVCS
6.6 Automatizācija (Uzdodiet jautājumu)
Plūsmu var automatizēt, izmantojot šādu Perl skriptu file lai pārveidotu ModelSim run.do files ar VCS saderīgā čaulas skriptā files, izveidojiet atbilstošus direktorijus Libero SoC simulācijas direktorijā un pēc tam palaidiet simulācijas.
Palaidiet skriptu file izmantojot šādu sintaksi.
perl vcs_parse.pl presynth_run.do postsynth_run.do postlayout_run.do
Vcs_parse_pl
#!/usr/bin/perl -w
################################################# ############################
#
#Usage: perl vcs_parse.pl presynth_run.do postsynth_run.do postlayout_run.do
#
################################################# #############################
mans ($presynth, $postsynth, $postlayout) = @ARGV;
if(system(“mkdir VCS_Presynth”)) {print “mkdir failed:\n”;}
if(system("mkdir VCS_Postsynth") {print "mkdir failed:\n";}
if(system("mkdir VCS_Postlayout") {print "mkdir failed:\n";}
chdir(VCS_Presynth);
`cp ../$ARGV[0] .` ;
&parse_do($presynth,"presynth");
chdir (../”);
chdir(VCS_Postsynth);
`cp ../$ARGV[1] .` ;
&parse_do($postsynth,"postsynth");
chdir (../”);
chdir(VCS_Postlayout);
`cp ../$ARGV[2] .` ;
&parse_do($postlayout,"postlayout");
chdir (../”);
sub parse_do {
my $vlog = “/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k” ;
mans %LIB = ();
mans $file = $_[0] ;
mans $stāvoklis = $_[1];
atvērts (INFILE"$file”) || mirst “Nevar atvērt File Iemesls varētu būt:$!”;
if ( $state eq "presynth")
{
open(OUT1,">presynth_main.csh") || die “Nevar izveidot komandu File Iemesls varētu būt:$!”;
}
elsif ( $state eq "postsynth")
{
open(OUT1,">postsynth_main.csh") || die “Nevar izveidot komandu File Iemesls varētu būt:$!”;
}
elsif ( $state eq "postlayout")
{
open(OUT1,">postlayout_main.csh") || die “Nevar izveidot komandu File Iemesls varētu būt:$!”;
}
cits
{
drukāt “Trūkst simulācijas stāvokļa \n” ;
}
open(OUT2,"> synopsys_sim.setup") || die “Nevar izveidot komandu File Iemesls varētu būt:$!”;
# .csh file
izdrukāt OUT1 “#!/bin/csh -f\n\n\n” ;
#UZSTĀDĪT FILE
izdrukāt OUT2 “WORK > DEFAULT\n” ;
izdrukāt OUT2 “SmartFusion2 : /sqa/users/Aditya/VCS/SmartFusion2\n” ;
while ($ line =FILE>)
{
Kopsavilkums VCS iestatīšana
if ($line =~ m/klusi iestatīts PROJECT_DIR\s+\”(.*?)\”/)
{
izdrukāt OUT1 “set PROJECT_DIR = \”$1\”\n\n\n” ;
}
elsif ( $rindiņa =~ m/vlog.*\.v\”/ )
{
if ($rindiņa =~ m/\s+(\w*?)\_LIB/)
{
#print “\$1 =$1 \n” ;
$temp = “$1″.”_LIB”;
#print “Temp = $temp \n” ;
$LIB{$temp}++;
}
chomp($rinda);
$line =~ s/^vlog/$vlog/ ;
$rinda =~ s/ //g;
izdrukāt OUT1 “$line\n”;
}
elsif ( ($line =~ m/vsim.*presynth\.(.*)/) || ($line =~ m/vsim.*postsynth\.(.*)/) || ($line
=~ m/vsim.*pēcizkārtojums\.(.*)/) )
{
$tb = $1 ;
$tb =~ s/ //g;
chomp($tb);
#print "TB Name : $tb \n";
if ( $rindiņa =~ m/sdf(.*)\.sdf/)
{
chomp($rinda);
$rindiņa = $1;
#print “LINE : $line \n” ;
ja ($rindiņa = ~ m/max/)
{
$rindiņa =~ s/max \/// ;
$rindiņa =~ s/=/:/;
izdrukāt OUT1 “\n\n/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postlayout.$tb -sdf
max:$tb.$line.sdf -l compile.log\n” ;
}
elsif ($rindiņa = ~ m/min/)
{
$rindiņa =~ s/min \/// ;
$rindiņa =~ s/=/:/;
izdrukāt OUT1 “\n\n/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postlayout.$tb -sdf
min:$tb.$line.sdf -l compile.log\n” ;
}
elsif ($rinda =~ m/typ/)
{
$rindiņa =~ s/typ \/// ;
$rindiņa =~ s/=/:/;
izdrukāt OUT1 “\n\n/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postlayout.$tb -sdf
typ:$tb.$line.sdf -l compile.log\n” ;
}
#-sdfmax /M3_FIC32_0=${PROJECT_DIR}/designer/M3_FIC32/M3_FIC32_ba.sdf — ModelSim SDF formāts
#$sdf = "-sdf max:testbench.M3_FIC32_0:${PROJECT_DIR}/designer/M3_FIC32/M3_FIC32_ba.sdf"; -VCS
SDF formāts
}
}
}
drukāt
OUT1 “\n\n”
;
if
( $state eq "presynth"
)
{
drukāt
OUT2 “presynth
: ./presynth\n”
;
drukāt
OUT1 “/cad_design/tools/vcs.dir/E-2011.03/bin/vcs
-sim_res=1fs presynth.$tb -l
compile.log\n”
;
}
elsif
( $state eq "postsynth"
)
{
drukāt
OUT2 “postsinth
: ./postsynth\n”
;
drukāt
OUT1 “/cad_design/tools/vcs.dir/E-2011.03/bin/vcs
-sim_res=1fs postsynth.$tb -l
compile.log\n”
;
}
elsif
( $state eq “postlayout”
)
{
izdrukāt OUT2 “postlayout : ./postlayout\n” ;
}
cits
{
drukāt “Trūkst simulācijas stāvokļa \n” ;
}
foreach $i ( taustiņi %LIB)
{
#print “Atslēga : $i Vērtība : $LIB{$i} \n” ;
izdrukāt OUT2 “$i : ./$i\n” ;
}
izdrukāt OUT1 “\n\n” ;
izdrukāt OUT1 “./simv -l run.log\n” ;
izdrukāt OUT2 “DEFAULT : ./work\n” ;
aizveriet INFILE;
aizvērt OUT1;
aizvērt OUT2;
}
Pārskatīšanas vēsture (Pieteikšanās mikroshēmā
Pārskatīšanas vēsturē ir aprakstītas izmaiņas, kas tika ieviestas dokumentā. Izmaiņas
ir uzskaitīti pēc pārskatīšanas, sākot ar jaunāko publikāciju.
| Pārskatīšana | Datums | Apraksts |
| A | 12/2023 | Šajā pārskatīšanā tiek veiktas šādas izmaiņas: • Dokuments pārveidots par Microchip veidni. Sākotnējā pārskatīšana. • Atjaunināta sadaļa 5. Siemens QuestaSim iestatīšana/ModelSim iestatīšana, lai iekļautu jaunu piezīmi, kas izskaidro ietekmi uz redzamību simulācijas un optimizācijas laikā. |
Mikročipu FPGA atbalsts
Microchip FPGA produktu grupa nodrošina savus produktus ar dažādiem atbalsta pakalpojumiem, tostarp klientu apkalpošanu, klientu tehniskā atbalsta centru, a webvietne un tirdzniecības biroji visā pasaulē.
Klientiem ieteicams apmeklēt Microchip tiešsaistes resursus pirms sazināšanās ar atbalsta dienestu, jo ļoti iespējams, ka uz viņu jautājumiem jau ir atbildēts.
Sazinieties ar Tehniskā atbalsta centru, izmantojot webvietne plkst www.microchip.com/support. Norādiet FPGA ierīces daļas numuru, atlasiet atbilstošo korpusa kategoriju un augšupielādējiet dizainu files, veidojot tehniskā atbalsta lietu.
Sazinieties ar klientu apkalpošanas dienestu, lai saņemtu netehnisku produktu atbalstu, piemēram, produktu cenas, produktu jauninājumus, atjauninājumu informāciju, pasūtījuma statusu un autorizāciju.
- No Ziemeļamerikas zvaniet 800.262.1060
- No pārējām pasaules valstīm zvaniet 650.318.4460
- Fakss no jebkuras vietas pasaulē, 650.318.8044 XNUMX XNUMX
Informācija par mikroshēmu
Mikroshēma Webvietne
Microchip nodrošina tiešsaistes atbalstu, izmantojot mūsu webvietne plkst www.microchip.com/. Šis webvietne tiek izmantota, lai izveidotu files un informācija ir viegli pieejama klientiem. Daļa pieejamā satura ietver:
- Produktu atbalsts – datu lapas un kļūdas, piezīmes par lietojumu un sample programmas, dizaina resursi, lietotāja rokasgrāmatas un aparatūras atbalsta dokumenti, jaunākie programmatūras laidieni un arhivētā programmatūra
- Vispārējs tehniskais atbalsts — bieži uzdotie jautājumi (BUJ), tehniskā atbalsta pieprasījumi, tiešsaistes diskusiju grupas, Microchip dizaina partneru programmas dalībnieku saraksts
- Microchip bizness – produktu atlases un pasūtīšanas ceļveži, jaunākie Microchip preses relīzes, semināru un pasākumu saraksts, Microchip tirdzniecības biroju, izplatītāju un rūpnīcu pārstāvju saraksti
Produkta izmaiņu paziņošanas pakalpojums
Microchip produktu izmaiņu paziņošanas pakalpojums palīdz klientiem nodrošināt jaunāko informāciju par Microchip produktiem. Abonenti saņems e-pasta paziņojumus ikreiz, kad tiks veiktas izmaiņas, atjauninājumi, labojumi vai kļūdas saistībā ar noteiktu produktu saimi vai interesējošo izstrādes rīku.
Lai reģistrētos, dodieties uz www.microchip.com/pcn un izpildiet reģistrācijas norādījumus.
Klientu atbalsts
Microchip produktu lietotāji var saņemt palīdzību vairākos kanālos:
- Izplatītājs vai pārstāvis
- Vietējais tirdzniecības birojs
- Iegulto risinājumu inženieris (ESE)
- Tehniskais atbalsts
Lai saņemtu atbalstu, klientiem jāsazinās ar savu izplatītāju, pārstāvi vai ESE. Vietējie tirdzniecības biroji ir arī pieejami, lai palīdzētu klientiem. Šajā dokumentā ir iekļauts pārdošanas biroju un atrašanās vietu saraksts.
Tehniskais atbalsts ir pieejams, izmantojot webvietne: www.microchip.com/support
Mikroshēmu ierīču koda aizsardzības līdzeklis
Ņemiet vērā šādu informāciju par koda aizsardzības līdzekli Microchip produktiem:
- Mikročipu izstrādājumi atbilst specifikācijām, kas ietvertas to konkrētajā mikroshēmas datu lapā.
- Microchip uzskata, ka tā produktu saime ir droša, ja to izmanto paredzētajā veidā, saskaņā ar darbības specifikācijām un normālos apstākļos.
- Mikroshēma novērtē un agresīvi aizsargā savas intelektuālā īpašuma tiesības. Mēģinājumi pārkāpt Microchip produkta koda aizsardzības funkcijas ir stingri aizliegti, un tie var pārkāpt Digitālās tūkstošgades autortiesību likumu.
- Ne Microchip, ne kāds cits pusvadītāju ražotājs nevar garantēt sava koda drošību. Koda aizsardzība nenozīmē, ka mēs garantējam, ka produkts ir “nesalaužams”.
Koda aizsardzība pastāvīgi attīstās. Microchip ir apņēmies nepārtraukti uzlabot mūsu produktu koda aizsardzības funkcijas.
Juridisks paziņojums
Šo publikāciju un tajā esošo informāciju var izmantot tikai ar Microchip produktiem, tostarp, lai izstrādātu, pārbaudītu un integrētu Microchip produktus ar jūsu lietojumprogrammu. Šīs informācijas izmantošana jebkādā citā veidā pārkāpj šos noteikumus. Informācija par ierīces lietojumprogrammām tiek sniegta tikai jūsu ērtībām, un to var aizstāt ar atjauninājumiem. Jūs esat atbildīgs par to, lai jūsu pieteikums atbilstu jūsu specifikācijām. Sazinieties ar vietējo Microchip pārdošanas biroju, lai saņemtu papildu atbalstu, vai saņemiet papildu atbalstu vietnē www.microchip.com/en-us/support/design-help/client-support-services.
ŠO INFORMĀCIJA TIEK SNIEGTA MICROCHIP “KĀDA IR”. MICROCHIP NESNIEDZ NEKĀDA VEIDA TIEŠAS VAI NETIEŠAS, RAKSTISKAS VAI MUTISKAS, STRUKTŪRAS VAI CITĀDI GARANTIJAS, KAS SAISTĪTAS AR INFORMĀCIJU, IESKAITOT, BET NEAPROBEŽOTIES, AR JEBKĀDĀM NETIEŠĀM GARANTIJĀM. PIEMĒROTĪBA KONKRĒTAM MĒRĶIEM VAI GARANTIJĀS, KAS SAISTĪTAS AR TĀ STĀVOKLI, KVALITĀTI VAI DARBĪBU.
NEKĀDĀ GADĪJUMĀ MICROCHIP NEBŪS ATBILDĪGS PAR JEBKĀDIEM NETIEŠIEM, ĪPAŠIEM, SODĪGIEM, NEJAUŠIEM VAI IZSEKOTIEM ZAUDĒJUMIEM, BOJĀJUMIEM, IZMAKSĀM VAI JEBKĀDA VEIDA IZDEVUMIEM, KAS SAISTĪTI AR INFORMĀCIJU VAI TĀS IZMANTOJUMU TIEK INFORMĒTS PAR IESPĒJU VAI BOJĀJUMI IR PAREDZĀMI. CIKLĀ LIKUMĀ ATĻAUTAJĀ MĪRĀ MICROCHIP KOPĒJĀS ATBILDĪBAS PAR VISĀM PRASĪBĀM, KAS NEKādā VEIDA SAISTĪTAS AR INFORMĀCIJU VAI TĀS IZMANTOŠANU, NEPĀRSNIEDZ MAKSU SUMMU, JA TĀDAS, KAS JŪS JŪS ESAT SAMAKSĀJAT PAR MICROCHIP.
Microchip ierīču izmantošana dzīvības uzturēšanas un/vai drošības lietojumos ir pilnībā pakļauta pircēja riskam, un pircējs piekrīt aizsargāt, atlīdzināt un turēt nekaitīgu Microchip no jebkādiem un visiem zaudējumiem, prasībām, prasībām vai izdevumiem, kas izriet no šādas lietošanas. Saskaņā ar Microchip intelektuālā īpašuma tiesībām licences netiek nodotas, netieši vai citādi, ja vien nav norādīts citādi.
Preču zīmes
Mikročipa nosaukums un logotips, Microchip logotips, Adaptec, AVR, AVR logotips, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinklusMD, maxTouchty, MediaLB, megaAVR, Microsemi, Microsemi logotips, MOST, MOST logotips, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, PIC32 logotips, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, SST logotips, SuperFlash, Sym , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron un XMEGA ir Microchip Technology Incorporated reģistrētas preču zīmes ASV un citās valstīs.
AgileSwitch, APT, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed Control, HyperLight Load, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, ProASIC Plus logotips, Quiet- Wire, SmartFusion, SyncWorld, Temux, TimeCesium, TimeHub, TimePictra, TimeProvider, TrueTime un ZL ir Microchip Technology Incorporated ASV reģistrētas preču zīmes.
Blakus esošu taustiņu nomākšana, AKS, analogais digitālajam vecumam, jebkurš kondensators, AnyIn, AnyOut, paplašinātā pārslēgšana, BlueSky, BodyCom, Clockstudio, CodeGuard, kriptoautentifikācija, kriptogrāfijas automobiļi, kriptokompanjons, kriptovalsts, dinamiskais komplekts, kriptogrāfijas kontrolieris, APICDEM, dds. , DAM, ECAN, Espresso T1S, EtherGREEN, GridTime, IdealBridge, In-Circuit Serial Programming, ICSP, INICnet, Intelligent Paralleling, IntelliMOS, Inter-Chip Connectivity, JitterBlocker, Knob-on-Display, KoD, maxCrypto, maxView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB sertificēts logotips, MPLIB, MPLINK, MultiTRAK, NetDetach, Viszinošā koda ģenerēšana, PICDEM, PICDEM.net,
PICkit, PICtail, PowerSmart, PureSilicon, QMatrix, REAL ICE, Ripple Blocker, RTAX, RTG4, SAMICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher,
SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance, Trusted Time, TSHARC, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect un ZENA ir Microchip Technology Incorporated preču zīmes
ASV un citās valstīs.
SQTP ir uzņēmuma Microchip Technology Incorporated pakalpojumu zīme ASV
Adaptec logotips, Frequency on Demand, Silicon Storage Technology un Symmcom ir Microchip Technology Inc. reģistrētas preču zīmes citās valstīs.
GestIC ir Microchip Technology Germany II GmbH & Co. KG, Microchip Technology Inc. meitasuzņēmuma, reģistrēta preču zīme citās valstīs.
Visas pārējās šeit minētās preču zīmes ir to attiecīgo uzņēmumu īpašums.
© 2023, Microchip Technology Incorporated un tā meitasuzņēmumi. Visas tiesības aizsargātas.
ISBN: 978-1-6683-3694-6
Kvalitātes vadības sistēma
Lai iegūtu informāciju par Microchip kvalitātes vadības sistēmām, lūdzu, apmeklējiet vietni www.microchip.com/quality.
| AMERIKA | ĀZIJA/Klusā okeāna reģions | ĀZIJA/Klusā okeāna reģions | EIROPĀ |
| Korporatīvais birojs 2355 West Chandler Blvd. Čandlers, AZ 85224-6199 Tālr.: 480-792-7200 Fakss: 480-792-7277 Tehniskais atbalsts: www.microchip.com/support Web Adrese: www.microchip.com Atlanta Duluta, GA Tālr.: 678-957-9614 Fakss: 678-957-1455 Ostina, Teksasa Tālr.: 512-257-3370 Bostona Vestboro, MA Tālr.: 774-760-0087 Fakss: 774-760-0088 Čikāga Itaska, IL Tālr.: 630-285-0071 Fakss: 630-285-0075 Dalasa Addison, TX Tālr.: 972-818-7423 Fakss: 972-818-2924 Detroita Novi, MI Tālr.: 248-848-4000 Hjūstona, Teksasa Tālr.: 281-894-5983 Indianapolisa Noblsvila, IN Tālr.: 317-773-8323 Fakss: 317-773-5453 Tālr.: 317-536-2380 Losandželosa Misija Viejo, Kalifornija Tālr.: 949-462-9523 Fakss: 949-462-9608 Tālr.: 951-273-7800 Raleigh, NC Tālr.: 919-844-7510 Ņujorka, NY Tālr.: 631-435-6000 Sanhosē, Kalifornijā Tālr.: 408-735-9110 Tālr.: 408-436-4270 Kanāda – Toronto Tālr.: 905-695-1980 Fakss: 905-695-2078 |
Austrālija - Sidneja Tālr.: 61-2-9868-6733 Ķīna – Pekina Tālr.: 86-10-8569-7000 Ķīna - Čendu Tālr.: 86-28-8665-5511 Ķīna - Čuncjina Tālr.: 86-23-8980-9588 Ķīna – Donguana Tālr.: 86-769-8702-9880 Ķīna - Guandžou Tālr.: 86-20-8755-8029 Ķīna - Hangdžou Tālr.: 86-571-8792-8115 Ķīna – Honkongas SAR Tālr.: 852-2943-5100 Ķīna - Nanjing Tālr.: 86-25-8473-2460 Ķīna - Qingdao Tālr.: 86-532-8502-7355 Ķīna – Šanhaja Tālr.: 86-21-3326-8000 Ķīna - Šeņjana Tālr.: 86-24-2334-2829 Ķīna - Šenžena Tālr.: 86-755-8864-2200 Ķīna - Sudžou Tālr.: 86-186-6233-1526 Ķīna - Uhaņa Tālr.: 86-27-5980-5300 Ķīna - Sjaņa Tālr.: 86-29-8833-7252 Ķīna - Sjameņa Tālr.: 86-592-2388138 Ķīna - Zhuhai Tālr.: 86-756-3210040 |
Indija - Bengalūra Tālr.: 91-80-3090-4444 Indija - Ņūdeli Tālr.: 91-11-4160-8631 Indija - Pune Tālr.: 91-20-4121-0141 Japāna - Osaka Tālr.: 81-6-6152-7160 Japāna - Tokija Tālr.: 81-3-6880-3770 Koreja – Tegu Tālr.: 82-53-744-4301 Koreja - Seula Tālr.: 82-2-554-7200 Malaizija - Kualalumpura Tālr.: 60-3-7651-7906 Malaizija - Penanga Tālr.: 60-4-227-8870 Filipīnas - Manila Tālr.: 63-2-634-9065 Singapūra Tālr.: 65-6334-8870 Taivāna – Hsin Ču Tālr.: 886-3-577-8366 Taivāna - Gaosjuna Tālr.: 886-7-213-7830 Taivāna - Taipeja Tālr.: 886-2-2508-8600 Taizeme - Bangkoka Tālr.: 66-2-694-1351 Vjetnama - Hošimina Tālr.: 84-28-5448-2100 |
Austrija – Velsa Tālr.: 43-7242-2244-39 Fakss: 43-7242-2244-393 Dānija – Kopenhāgena Tālr.: 45-4485-5910 Fakss: 45-4485-2829 Somija – Espo Tālr.: 358-9-4520-820 Francija – Parīze Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Vācija – Garčings Tālr.: 49-8931-9700 Vācija – Hāna Tālr.: 49-2129-3766400 Vācija - Heilbronna Tālr.: 49-7131-72400 Vācija – Karlsrūe Tālr.: 49-721-625370 Vācija – Minhene Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Vācija – Rozenheima Tālr.: 49-8031-354-560 Izraēla - Raanana Tālr.: 972-9-744-7705 Itālija – Milāna Tālr.: 39-0331-742611 Fakss: 39-0331-466781 Itālija – Padova Tālr.: 39-049-7625286 Nīderlande – Drunen Tālr.: 31-416-690399 Fakss: 31-416-690340 Norvēģija - Tronheima Tālr.: 47-72884388 Polija – Varšava Tālr.: 48-22-3325737 Rumānija – Bukareste Tel: 40-21-407-87-50 Spānija – Madride Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 Zviedrija – Gētenberga Tel: 46-31-704-60-40 Zviedrija – Stokholma Tālr.: 46-8-5090-4654 Lielbritānija - Vokingema Tālr.: 44-118-921-5800 Fakss: 44-118-921-5820 |
© 2023 Microchip Technology Inc. un tā meitasuzņēmumi
DS50003627A –
Dokumenti / Resursi
 |
MICROCHIP Libero SoC simulācijas bibliotēkas programmatūra [pdfLietotāja rokasgrāmata DS50003627A, Libero SoC simulācijas bibliotēkas programmatūra, SoC simulācijas bibliotēkas programmatūra, simulācijas bibliotēkas programmatūra, bibliotēkas programmatūra, programmatūra |
