Libero SoC ማስመሰል
የቤተ መፃህፍት ማዋቀር መመሪያዎች
መግቢያ
(ጥያቄ ጠይቅ)
የዚህ ሰነድ አላማ የሊቤሮ ሶሲ ፕሮጀክትን እንደ ግብአት በመጠቀም የማስመሰል አካባቢን የማዘጋጀት ሂደትን ለመግለጽ ነው። ይህ ሰነድ ከLibo SoC v11.9 እና ከአዳዲስ የሶፍትዌር ልቀቶች ጋር ለመጠቀም ከተዘጋጁት ቤተ-መጻሕፍት ጋር ይዛመዳል። የቀረቡት ቤተ-መጻሕፍት ለVerilog የተቀናበሩ ናቸው። የVHDL ተጠቃሚዎች ቅይጥ ሞድ ማስመሰልን የሚፈቅድ ፍቃድ ይፈልጋሉ።
የተጠናቀሩ የማስመሰል ቤተ-ፍርግሞች ለሚከተሉት መሳሪያዎች ይገኛሉ፡-
- Aldec ንቁ-HDL
- Aldec ሪቪዬራ-PRO
- Cadence Incisive ኢንተርፕራይዝ እና Xcelium
- ሲመንስ QuestaSim
- ሲኖፕሲዎች VCS
ለተለየ ሲሙሌተር ቤተ-መጽሐፍት ለመጠየቅ ያነጋግሩ የማይክሮ ቺፕ ቴክኒካዊ ድጋፍ.
ሊቦሮ ሶሲ ውህደት
(ጥያቄ ጠይቅ)
Libero SoC Run.do በማመንጨት ModelSim ME ን በመጠቀም ማስመሰልን ይደግፋል file. ይህ file አምሳያውን ለማዘጋጀት እና ለማስኬድ በModelSim ME/ModelSim Pro ME ጥቅም ላይ ይውላል። ሌሎች የማስመሰል መሳሪያዎችን ለመጠቀም ModelSim ME/ModelSim Pro ME run.doን ማመንጨት እና የTcl ስክሪፕቱን ማሻሻል ይችላሉ። file ከእርስዎ አስመሳይ ጋር ተኳሃኝ የሆኑ ትዕዛዞችን ለመጠቀም።
1.1 ሊቦሮ ሶሲ ቲ.ሲ.ኤል File ትውልድ (ጥያቄ ጠይቅ)
በሊቤሮ ሶሲ ውስጥ ዲዛይን ከፈጠሩ እና ካመነጩ በኋላ በሁሉም የንድፍ ደረጃዎች (ፕሬሲንት ፣ ፖስትሲንት እና ድህረ-አቀማመጥ) ስር ModelSim ME/ModelSim Pro ME ማስመሰል ይጀምሩ። ይህ እርምጃ run.do ያመነጫል file ለModelSim ME/ModelSim Pro ME ለእያንዳንዱ የንድፍ ደረጃ።
ጠቃሚ፡- እያንዳንዱን የማስመሰል ሩጫ ከጀመርክ በኋላ፣ በራስ የመነጨውን run.do እንደገና ይሰይሙ file ሊቦሮ ሶሲ ያንን እንዳይጽፍ በሲሙሌሽን ማውጫ ስር file. ለ example ፣ the files ወደ presynth_run.do፣ postsynth_run.do እና postlayout_run.do ሊሰየም ይችላል።
አልዴክ ማዋቀር ለActive-HDL እና Riviera-Pro (ጥያቄ ጠይቅ)
ሩጫው.ማድረግ file በModelSim ME/ModelSim Pro ME ጥቅም ላይ የሚውለው አልዲክ ሲሙሌተሮችን በመጠቀም ተሻሽሎ ለማስመሰል ሊያገለግል ይችላል።
2.1 የአካባቢ ተለዋዋጭ (ጥያቄ ጠይቅ)
የአካባቢዎን ተለዋዋጭ ወደ ፍቃድዎ ያዘጋጁ file አካባቢ፡
LM_LICENSE_FILE: የፍቃድ አገልጋዩ ጠቋሚ ማካተት አለበት።
2.2 የተቀናጀ ቤተ መፃህፍት አውርድ (ጥያቄ ጠይቅ)
የ Aldec Active-HDL እና Aldec Riviera-PRO ቤተ-መጻሕፍትን ከማይክሮ ቺፕ ያውርዱ webጣቢያ.
2.3 run.doን ወደ Aldec simulation በመቀየር ላይ (ጥያቄ ጠይቅ)
ሩጫው.ማድረግ fileበLibo SoC የተፈጠረ s ለሲሙሌሽን Active-HDL እና Riviera-Pro መሳሪያን በመጠቀም Active-HDL እና Riviera-Pro ን ከአንድ ለውጥ ጋር መጠቀም ይቻላል። የሚከተለው ሠንጠረዥ በሞዴል ሲም run.do ውስጥ እንዲሻሻሉ የ Aldec-equivalent ትዕዛዞችን ይዘረዝራል file.
ሠንጠረዥ 2-1. Aldec ተመጣጣኝ ትዕዛዞች
| ሞዴል ሲም | ንቁ-ኤችዲኤል |
| vlog | አሎግ |
| vcom | acom |
| vlib | አሊብ |
| ቪሲም | አሲም |
| ቪማፕ | አማፕ |
እንደሚከተለው ነውample run.do ከአልዴክ ማስመሰያዎች ጋር የተዛመደ።
- የአሁኑን የስራ ማውጫ ቦታ ያዘጋጁ።
አዘጋጅ dsn - የሚሰራ የቤተ መፃህፍት ስም ያቀናብሩ፣ ቦታውን ካርታ ያድርጉ እና ከዚያ የማይክሮ ቺፕ FPGA ቤተሰብ ያሉበትን ቦታ ያውርዱ
አስቀድሞ የተጠናቀሩ ቤተ-መጻሕፍት (ለምሳሌample, SmartFusion2) ንድፍዎን የሚያሄዱበት.
አሊብ ፕሬሲንት
amap presynth presynth
amap SmartFusion2 - ሁሉንም አስፈላጊ HDL ሰብስብ fileከተፈለገው ቤተ-መጽሐፍት ጋር በንድፍ ውስጥ ጥቅም ላይ ይውላል.
alog –work presynth temp.v (ለVerilog)
alog -ሥራ presynth testbench.v
acom –work presynth temp.vhd (ለVhdl)
acom – ሥራ presynth testbench.vhd - ንድፉን አስመስለው.
asim –L SmartFusion2 –L presynth –t 1ps presynth.testbench
10us አሂድ
2.4 የታወቁ ጉዳዮች (ጥያቄ ጠይቅ)
ይህ ክፍል የታወቁ ጉዳዮችን እና ገደቦችን ይዘረዝራል.
- Riviera-PROን በመጠቀም የተሰባሰቡ ቤተ-መጻሕፍት መድረክ ላይ የተመሰረቱ ናቸው (ማለትም ባለ 64-ቢት ቤተ-መጻሕፍት በ32-ቢት መድረክ ላይ ሊሠሩ አይችሉም እና በተቃራኒው)።
- SERDES/MDDR/FDDR ላሉት ዲዛይኖች በ run.do ውስጥ የሚከተለውን አማራጭ ይጠቀሙ fileዲዛይኖቻቸውን ካጠናቀሩ በኋላ የማስመሰል ስራዎችን ሲሰሩ፡-
- ንቁ-HDL: asim –o2
– Riviera-PRO፡ asim –O2 (ለፕሬዚንት እና ድህረ-አቀማመጥ ማስመሰያዎች) እና asim –O5 (ለድህረ-አቀማመጥ ማስመሰያዎች)
የ Aldec ማዋቀር ለActive-HDL እና Riviera-Pro የሚከተሉት በመጠባበቅ ላይ ያሉ SARዎች አሉት። ለበለጠ መረጃ ያነጋግሩ የማይክሮ ቺፕ ቴክኒካዊ ድጋፍ. - SAR 49908 - ንቁ-ኤችዲኤል፡ የVHDL ስህተት ለሂሳብ ማገጃ ማስመሰያዎች
- SAR 50627 – Riviera-PRO 2013.02፡ ለ SERDES ንድፎች የማስመሰል ስህተቶች
- SAR 50461 – Riviera-PRO፡ asim -O2/-O5 አማራጭ በምስሎች
የ Cadence ኢንሳይሲቭ ማዋቀር (ጥያቄ ጠይቅ)
ስክሪፕት መፍጠር አለብህ file ለማሄድ ከModelSim ME/ModelSim Pro ME run.do ጋር ተመሳሳይ ነው።
Cadence Incisive ወደሚታይባቸው. እነዚህን ደረጃዎች ይከተሉ እና ስክሪፕት ይፍጠሩ file ለ NCSim ወይም ስክሪፕቱን ይጠቀሙ file
ModelSim ME/ModelSim Pro ME run.doን ለመቀየር የቀረበ fileወደ ውቅር s files
NCsimን በመጠቀም ማስመሰያዎቹን ለማስኬድ ያስፈልጋል።
አስፈላጊ፡ Cadence አዳዲስ የኢንሲሲቭ ድርጅት ስሪቶችን መልቀቅ አቁሟል
simulator እና Xcelium simulatorን መደገፍ ጀመረ።
3.1 የአካባቢ ተለዋዋጮችጥያቄ ጠይቅ)
የ Cadence Incisive simulatorን ለማስኬድ የሚከተሉትን የአካባቢ ተለዋዋጮች ያዋቅሩ።
- LM_LICENSE_FILE: ለፍቃዱ ጠቋሚ ማካተት አለበት file.
- cds_root፡ የ Cadence Inciive Installation ወደሚገኝበት የቤት ማውጫ ቦታ መጠቆም አለበት።
- PATH፡ በ cds_root በተጠቆመው በመሳሪያዎች ማውጫ ስር ያለውን የቆሻሻ መጣያ ቦታ መጠቆም አለበት፡
$cds_root/tools/bin/64bit (ለ64-ቢት ማሽን እና $cds_root/መሳሪያዎች/ቢን ለ 32-ቢት ማሽን)።
በ64-ቢት እና በ32-ቢት ኦፕሬቲንግ ሲስተሞች መካከል መቀያየር ሲኖር የማስመሰል አካባቢን ለማዘጋጀት ሶስት መንገዶች አሉ።
ጉዳይ 1፡ PATH ተለዋዋጭ
የሚከተለውን ትዕዛዝ ያሂዱ:
አዘጋጅ መንገድ = (install_dir / መሳሪያዎች / ቢን / 64ቢት $ ዱካ) ለ 64 ቢት ማሽኖች እና
አዘጋጅ መንገድ = (install_dir / መሳሪያዎች / ቢን $ ዱካ) ለ 32 ቢት ማሽኖች
ጉዳይ 2፡-64bit Command-line አማራጭን በመጠቀም
64 ቢት ተፈፃሚውን ለመጥራት በትዕዛዝ-መስመር ይግለጹ -64ቢት አማራጭ።
ጉዳይ 3፡ የ INCA_64BIT ወይም CDS_AUTO_64BIT አካባቢ ተለዋዋጭ ማዋቀር
የINCA_64BIT ተለዋዋጭ እንደ ቡሊያን ይቆጠራል። ይህንን ተለዋዋጭ ወደ ማንኛውም እሴት ወይም ወደ ባዶ ሕብረቁምፊ ማዋቀር ይችላሉ።
setenv INCA_64BIT
አስፈላጊ: የ INCA_64BIT የአካባቢ ተለዋዋጭ እንደ IC መሳሪያዎች ያሉ ሌሎች የ Cadence መሳሪያዎችን አይነካም። ነገር ግን፣ ለIncisive መሳሪያዎች፣ INCA_64BIT ተለዋዋጭ የCDS_AUTO_64BIT አካባቢ ተለዋዋጭ ቅንብሩን ይሽራል። የ INCA_64BIT አካባቢ ተለዋዋጭ ከተዋቀረ ሁሉም ኢንሳይሲቭ መሳሪያዎች በ64-ቢት ሁነታ ይሰራሉ። setenv CDS_AUTO_64BIT ጨምሮ፡INCA
አስፈላጊ: የ string INCA በአቢይ ሆሄ መሆን አለበት። ሁሉም ተፈፃሚዎች በ32-ቢት ወይም በ64-ቢት ሁነታ መካሄድ አለባቸው፣ተለዋዋጭውን አንድ ፈጻሚ እንዲያካትት አታስቀምጡ፣እንደሚከተለው።
setenv CDS_AUTO_64BIT ያካትታል፡ celab
ሌሎች የCadence መሳሪያዎች፣ እንደ IC መሳሪያዎች፣ እንዲሁም የ64-ቢት ወይም 32-ቢት ተፈፃሚዎችን ምርጫ ለመቆጣጠር የCDS_AUTO_64BIT አካባቢን ተለዋዋጭ ይጠቀማሉ። የሚከተለው ሠንጠረዥ የCDS_AUTO_64BIT ተለዋዋጭን በሁሉም ሁነታዎች ለማሄድ እንዴት ማቀናበር እንደሚችሉ ያሳያል።
ሠንጠረዥ 3-1. CDS_AUTO_64BIT ተለዋዋጮች
| CDS_AUTO_64BIT ተለዋዋጭ | ቀስቃሽ መሳሪያዎች | የ IC መሳሪያዎች |
| setenv CDS_AUTO_64BIT ሁሉም | 64 ቢት | 64 ቢት |
| setenv CDS_AUTO_64ቢት የለም። | 32 ቢት | 32 ቢት |
| setenv CDS_AUTO_64BIT EXCLUDE፡ሁለትዮሽ | 64 ቢት | 32 ቢት |
| setenv CDS_AUTO_64BIT EXCLUDE፡INCA | 32 ቢት | 64 ቢት |
ጠቃሚ፡- ሁሉም ኢንሳይሲቭ መሳሪያዎች በ32-ቢት ሁነታ ወይም በ64-ቢት ሁነታ መሮጥ አለባቸው፣የሚከተለውን ልዩ ተግባር ለማስቀረት EXCLUDEን አይጠቀሙ፡ setenv CDS_AUTO_64BIT EXCLUDE:ncelab
ቀስቃሽ መሳሪያዎችን (setenv CDS_AUTO_64BIT EXCLUDE:INCA) ለማስቀረት የCDS_AUTO_64BIT ተለዋዋጭ ካቀናበሩ ሁሉም ኢንሳይሲቭ መሳሪያዎች በ32-ቢት ሁነታ ይሰራሉ። ሆኖም ግን የ -64ቢት የትዕዛዝ መስመር አማራጭ የአካባቢን ተለዋዋጭ ይሽራል።
የሚከተለው ውቅር fileውሂብዎን እንዲያስተዳድሩ እና የማስመሰል መሳሪያዎችን እና መገልገያዎችን አሠራር እንዲቆጣጠሩ ያግዝዎታል፡
- የቤተ መፃህፍት ካርታ ስራ file (cds.lib)-ለዲዛይንዎ ቦታ አመክንዮአዊ ስም ይገልጻል።
- ቤተ-መጻሕፍት እና ከአካላዊ ማውጫ ስሞች ጋር ያዛምዳቸዋል።
- ተለዋዋጮች file (hdl.var)-የማስመሰል መሳሪያዎችን እና መገልገያዎችን ባህሪ የሚነኩ ተለዋዋጮችን ይገልጻል።
3.2 የተቀናጀ ቤተ መፃህፍት አውርድ (ጥያቄ ጠይቅ)
የ Cadence Incisiveን ከማይክሮሴሚ ያውርዱ webጣቢያ.
3.3 የNCsim ስክሪፕት መፍጠር File (ጥያቄ ጠይቅ)
የ run.do ቅጂ ከፈጠሩ በኋላ fileዎች፣ NCSim ን በመጠቀም ማስመሰልዎን ለማስኬድ እነዚህን እርምጃዎች ያከናውኑ፡
- cds.lib ይፍጠሩ file ተደራሽ የሆኑትን ቤተ-መጻሕፍት እና ቦታቸውን የሚገልጽ. የ file የቤተ መፃህፍት አመክንዮአዊ ስሞችን ወደ አካላዊ ማውጫ መንገዶቻቸው የሚያሳዩ መግለጫዎችን ይዟል። ለ example, presynth simulation እያሄዱ ከሆነ, cds.lib file በሚከተለው ኮድ እገዳ ላይ እንደሚታየው ተጽፏል.
Presynth ./presynth ይግለጹ
COREAHBLITE_LIB ./COREAHBLITE_LIBን ይግለጹ
ብልጥ ውህደትን ይግለጹ2 - hdl.var ይፍጠሩ file, አንድ አማራጭ ውቅር file የንድፍ አካባቢዎ እንዴት እንደሚዋቀር የሚወስን የውቅረት ተለዋዋጮችን የያዘ። የሚከተለው ተለዋዋጭ fileዎች ያካትታሉ:
- ማቀናበሪያው የተጠናቀሩ ነገሮችን እና ሌሎች የተገኙ መረጃዎችን የሚያከማችበትን የስራ ላይብረሪ ለመጥቀስ የሚያገለግሉ ተለዋዋጮች።
- ለVerilog፣ ተለዋዋጮች (LIB_MAP፣ VIEW_MAP፣ WORK) ቤተ መፃህፍትን ለመለየት የሚያገለግሉ እና viewገላጭው ጉዳዮችን ሲፈታ ለመፈለግ።
- ማጠናከሪያ ፣ ገላጭ እና አስመሳይ የትዕዛዝ መስመር አማራጮችን እና ክርክሮችን እንዲገልጹ የሚያስችልዎ ተለዋዋጮች።
የፕሬሲንት ማስመሰልን በተመለከተ exampከላይ የሚታየው, እኛ ሦስት RTL አለን ይበሉ files: av፣ bv እና testbench.v፣ እሱም በቅደም ተከተል ወደ presynth፣ COREAHBLITE_LIB እና presynth ቤተ-መጻሕፍት መጠቅለል አለበት። hdl.var file በሚከተለው ኮድ ብሎክ ላይ እንደሚታየው ሊጻፍ ይችላል።
የስራ ፕሪሲንትን ይግለጹ
PROJECT_DIRን ይግለጹ files>
LIB_MAP ($LIB_MAP፣ ${PROJECT_DIR}/av => presynth) ይግለጹ
LIB_MAP ($LIB_MAP፣ ${PROJECT_DIR}/bv => COREAHBLITE_LIB)
LIB_MAP ($LIB_MAP፣ ${PROJECT_DIR}/testbench.v => presynth)
LIB_MAP ($LIB_MAP፣ + => presynth) ይግለጹ - ንድፉን ያጠናቅቁ files በመጠቀም ncvlog አማራጭ.
ncvlog +incdir+ -cdslib ./cds.lib –hdlvar ./hdl.var –logfile
ncvlog.log –አዘምን –linedebug av bv testbench.v - ንሴላብ በመጠቀም ንድፉን ያብራሩ. ገላጩ በንድፍ ውስጥ ባለው ቅጽበታዊ እና ውቅረት መረጃ ላይ በመመስረት የንድፍ ተዋረድን ይገነባል፣ የሲግናል ግንኙነትን ያስቀምጣል እና በንድፍ ውስጥ ላሉት ነገሮች ሁሉ የመጀመሪያ እሴቶችን ያሰላል። የተራቀቀው የንድፍ ተዋረድ በሲሙሌሽን ቅጽበተ-ፎቶ ውስጥ ተከማችቷል፣ ይህም የንድፍዎ ውክልና ነው አስመሳይን ለማስኬድ የሚጠቀመው።
ncelab –መልእክት –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncelab.log –ስህተት 15 –
መዳረሻ +rwc -ሁኔታ የስራ ሊብ። :ሞዱል
በድህረ-አቀማመጥ ማስመሰል ወቅት ማብራሪያ
የድህረ-አቀማመጥ ማስመሰያዎች ከሆነ, በመጀመሪያ SDF file የ ncsdfc ትዕዛዝን በመጠቀም ከማብራራት በፊት ማጠናቀር ያስፈልጋል።
ncsdfcfileስም>.sdf -ውጤትfileስም>.sdf.X
በሚከተለው የኮድ እገዳ ላይ እንደሚታየው በማብራሪያ ጊዜ የተጠናቀረውን የኤስዲኤፍ ውፅዓት ከ-autosdf አማራጭ ይጠቀሙ።
ncelab -autosdf –መልእክት –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncelab.log -errormax
15 -መዳረሻ +rwc -ሁኔታ የስራ ሊብ። ሞዱል –sdf_cmd_file ./
sdf_cmd_file
ኤስዲኤፍ_ሴሜዲ_file በሚከተለው ኮድ እገዳ ላይ እንደሚታየው መሆን አለበት.
COMPILED_SDF_FILE = " file>> - ncsim በመጠቀም አስመስለው። ከማብራራት በኋላ የማስመሰል ቅጽበታዊ ገጽ እይታ ይፈጠራል ፣ እሱም በ ncsim ለሙከራ የተጫነ። በቡድን ሁነታ ወይም GUI ሁነታ ማሄድ ይችላሉ.
ncsim –መልእክት –ባች/-gui –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncsim.log -
ስህተት ከፍተኛ 15 - ሁኔታ የስራ ሊብ። :ሞዱል
ጠቃሚ፡- ሁሉም ከላይ ያሉት ሶስት ደረጃዎች የማጠናቀር፣ የማብራራት እና የማስመሰል እርምጃዎች ወደ ሼል ስክሪፕት ሊገቡ ይችላሉ። file እና ከትእዛዝ መስመር የተገኘ። እነዚህን ሶስት እርከኖች ከመጠቀም ይልቅ በሚከተለው ኮድብሎክ ላይ እንደሚታየው ንድፉን በአንድ እርምጃ ማስመሰል ይቻላል ncverilog ወይም irun አማራጭ።
ncverilog +incdir+ -cdslib ./cds.lib –hdlvar ./hdl.var
fileበንድፍ ውስጥ ጥቅም ላይ ይውላል>
አይረን +incdir+ -cdslib ./cds.lib –hdlvar ./hdl.var files
በንድፍ ውስጥ ጥቅም ላይ ይውላል>
3.3.1 የታወቁ ጉዳዮች (ጥያቄ ጠይቅ)
Testbench Workaround
በተጠቃሚ በተፈጠረው የሙከራ ቤንች ውስጥ የሰዓት ድግግሞሽን ለመለየት የሚከተለውን መግለጫ መጠቀም ወይም በLibo SoC የተፈጠረው ነባሪ የሙከራ ቤንች ከNCsim ጋር አይሰራም።
ሁልጊዜ @(SYSCLK)
#(SYSCLK_PERIOD / 2.0) SYSCLK <= !SYSCLK;
ማስመሰልን ለማስኬድ እንደሚከተለው አስተካክል፡-
ሁሌም #(SYSCLK_PERIOD / 2.0) SYSCLK = ~SYSCLK;
አስፈላጊ፡ የተጠናቀረ የNCSim ቤተ-ፍርግሞች መድረክ ላይ የተመሰረቱ ናቸው (ማለትም 64 ቢት ቤተ-መጻሕፍት ከ32 ቢት መድረክ ጋር ተኳሃኝ አይደሉም እና በተቃራኒው)።
Postsynth እና Post-laout Simulations MSS እና SERDESን በመጠቀም ኤምኤስኤስ ብሎክን የያዙ ዲዛይኖችን ወይም የዲዛይኖችን የድህረ-አቀማመጥ ማስመሰያዎችን ስናካሂድ -libmap አማራጭ ከሆነ የBFM ማስመሰያዎች አይሰራም።
በማብራሪያ ጊዜ አልተገለጸም. ይህ የሆነበት ምክንያት በማብራሪያው ወቅት ኤምኤስኤስ ከስራ ቤተ-መጽሐፍት (በነባሪው ማሰሪያ እና ዎርክሊብ ፖስትሲንት/ድህረ-አቀማመጥ ስለሆነ) ቋሚ ተግባር ሆኖ ስለሚፈታ ነው።
MSS ን ለመፍታት የncelab ትዕዛዙ በሚከተለው ኮድ ብሎክ ላይ እንደሚታየው መፃፍ አለበት።
ከSmartFusion2 ቅድመ-የተጠናቀረ ቤተ-መጽሐፍት አግድ።
ncelab -libmap lib.map -libverbose -መልእክት -መዳረሻ +rwc cfg1
እና lib.map file እንደሚከተለው መሆን አለበት.
ማዋቀር cfg1;
ንድፍ ;
ነባሪ liblist smartfusion2 ;
endconfig
ይህ በSmartFusion2 ቤተ-መጽሐፍት ውስጥ ያለውን ማንኛውንም ሕዋስ ወደ ሥራ ቤተ-መጽሐፍት ከመመልከትዎ በፊት ይፈታል።
የ-libmap አማራጭ በነባሪነት ለእያንዳንዱ ሲሙሌሽን (ፕሬሲንት፣ ፖስትሲንት እና ድህረ-አቀማመጥ) በማብራሪያ ጊዜ መጠቀም ይቻላል። ይህ ከቤተ-መጽሐፍት ውስጥ ያሉ አጋጣሚዎችን በመፍታቱ ምክንያት የሚመጡ የማስመሰል ጉዳዮችን ያስወግዳል።
ncelab: *F, INTERR: ውስጣዊ በስተቀር
ይህ የcelab መሳሪያ ልዩ ሁኔታ -libmap አማራጭን በመጠቀም በድህረ-አቀማመጥ ማስመሰያዎች በ SmartFusion 2 እና IGLOO 2 ውስጥ FDDRን ለያዙ ዲዛይኖች ማስጠንቀቂያ ነው።
ጠቃሚ፡- ይህ ጉዳይ ለ Cadence ድጋፍ ቡድን (SAR 52113) ሪፖርት ተደርጓል።
3.4 ሰample Tcl እና Shell ስክሪፕት Fileሰ (ጥያቄ ጠይቅ)
የሚከተለው files ውቅር ናቸው። fileየንድፍ እና የሼል ስክሪፕት ለማዘጋጀት የሚያስፈልጉት file የ NCSim ትዕዛዞችን ለማስኬድ.
ሲዲ.ሊብ
NE smartfusion2 /scratch/krydor/tmpspace/users/me/nc-vlog64/SmartFusion2
COREAHBLITE_LIB ./COREAHBLITE_LIBን ይግለጹ
Presynth ./presynth ይግለጹ
HDl.var
የስራ ፕሪሲንትን ይግለጹ
PROJECT_DIR / Scratch/krydor/tmpspace/sqausers/እኔ/የ3ኛ_ፓርቲ_ሲሙሌተሮች/Cadence/IGLOO2/ ይግለጹ
ENVM/M2GL050/envm_fic1_ser1_v/eNVM_fab_ማስተር
LIB_MAP ($LIB_MAP፣ ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBlite/4.0.100/rtl/
vlog/core/coreahblite_addrdec.v => COREAHBLITE_LIB )
LIB_MAP ($LIB_MAP፣ ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBlite/4.0.100/rtl/
vlog/core/coreahblite_defaultslavesm.v => COREAHBLITE_LIB )
LIB_MAP ($LIB_MAP፣ ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBlite/4.0.100/rtl/
vlog/core/coreahblite_masterstagev => COREAHBLITE_LIB )
LIB_MAP ($LIB_MAP፣ ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBlite/4.0.100/rtl/
vlog/core/coreahblite_slavearbiter.v => COREAHBLITE_LIB )
LIB_MAP ($LIB_MAP፣ ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBlite/4.0.100/rtl/
vlog/core/coreahblite_slavestagev => COREAHBLITE_LIB )
LIB_MAP ($LIB_MAP፣ ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBlite/4.0.100/rtl/
vlog/core/coreahblite_matrix2x16.v => COREAHBLITE_LIB )
LIB_MAP ($LIB_MAP፣ ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBlite/4.0.100/rtl/
vlog/core/coreahblite.v => COREAHBLITE_LIB )
LIB_MAP ($LIB_MAP፣ ${PROJECT_DIR}/component/work/SB/CCC_0/SB_CCC_0_FCCC.v):
presynth)
LIB_MAP ($LIB_MAP፣ ${PROJECT_DIR}/component/Actel/DirectCore/CoreConfigMaster/
2.0.101/rtl/vlog/core/coreconfigmaster.v => presynth )
LIB_MAP ($LIB_MAP፣ ${PROJECT_DIR}/component/Actel/DirectCore/CoreConfigP/4.0.100/rtl/
vlog/core/coreconfigp.v => presynth )
LIB_MAP ($LIB_MAP፣ ${PROJECT_DIR}/component/Actel/DirectCore/CoreResetP/5.0.103/rtl/
vlog/core/coreresetp_pcie_hotreset.v => presynth )
LIB_MAP ($LIB_MAP፣ ${PROJECT_DIR}/component/Actel/DirectCore/CoreResetP/5.0.103/rtl/
vlog/core/coreresetp.v => presynth )
LIB_MAPን ይግለጹ ( $LIB_MAP፣ ${PROJECT_DIR}/component/work/SB/FABOSC_0/SB_FABOSC_0_OSC.v =>
presynth)
LIB_MAP ($LIB_MAP፣ ${PROJECT_DIR}/component/work/SB_HPMS/SB_HPMS.v => presynth)
LIB_MAP ($LIB_MAP፣ ${PROJECT_DIR}/component/work/SB/SB.v => presynth)
LIB_MAP ($LIB_MAP፣ ${PROJECT_DIR}/component/work/SB_top/SERDES_IF_0/
SB_top_SERDES_IF_0_SERDES_IF.v => presynth )
LIB_MAP ($LIB_MAP፣ ${PROJECT_DIR}/component/work/SB_top/SB_top.v => presynth)
LIB_MAP ($LIB_MAP፣ ${PROJECT_DIR}/component/work/SB_top/testbench.v => presynth)
LIB_MAP ($LIB_MAP፣ + => presynth) ይግለጹ
ትዕዛዞች.csh
ncvlog +incdir+.../../component/work/SB_top -cdslib ./cds.lib -hdlvar ./hdl.var -logfile
ncvlog.log -errormax 15 -update -linedebug
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_addrdec.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/
coreahblite_defaultslavesm.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_masterstagኢቭ
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_slavearbiter.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_slavestagኢቭ
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_matrix2x16.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite.v
../../component/work/SB/CCC_0/SB_CCC_0_FCCC.v
../../component/Actel/DirectCore/CoreConfigMaster/2.0.101/rtl/vlog/core/coreconfigmaster.v
../../component/Actel/DirectCore/CoreConfigP/4.0.100/rtl/vlog/core/coreconfigp.v
../../component/Actel/DirectCore/CoreResetP/5.0.103/rtl/vlog/core/coreresetp_pcie_hotreset.v
../../component/Actel/DirectCore/CoreResetP/5.0.103/rtl/vlog/core/coreresetp.v
../../component/work/SB/FABOSC_0/SB_FABOSC_0_OSC.v ../../component/work/SB_HPMS/SB_HPMS.v
../../component/work/SB/SB.v ../../component/work/SB_top/SERDES_IF_0/
SB_ከላይ_SERDES_IF_0_SERDES_IF.v
../../component/work/SB_top/SB_top.v ../../component/work/SB_top/testbench.v
ncelab -መልእክት -cdslib ./cds.lib -hdlvar ./hdl.var
- ሥራ presynth -ሎግfile ncelab.log -errormax 15 -መዳረሻ +rwc -ሁኔታ presynth.testbench:ሞዱል
ncsim -Message -batch -cdslib ./cds.lib -hdlvar ./
hdl.var -ሎግfile ncsim.log -errormax 15 -ሁኔታ presynth.testbench:ሞዱል
3.5 አውቶማቲክ (ጥያቄ ጠይቅ)
የሚከተለው ስክሪፕት file ModelSim run.doን ይለውጣል fileወደ ውቅር s fileNCsimን በመጠቀም ማስመሰያዎችን ለማስኬድ ያስፈልጋል።
ስክሪፕት File አጠቃቀም
perl cadence_parser.pl presynth_run.do postsynth_run.do
postlayout_run.do Microsemi_Family
በቅድሚያ_የተጠናቀሩ_ቤተ-መጻሕፍት_የካዴንስ_ቦታ
Cadence_parser.pl
#!/usr/bin/perl -w
############################################### #######################################
##############
#አጠቃቀም፡ perl questa_parser.pl presynth_run.do postsynth_run.do postlayout_run.do
የማይክሮሴሚ_ቤተሰብ ቀድሞ የተጠናቀሩ_ላይብረሪዎች_ቦታ#
############################################### #######################################
##############
POSIX ይጠቀሙ;
ጥብቅ ይጠቀሙ;
የኔ ($ ፕሬሲንት፣ $postsynth፣ $ postlayout፣ $ ቤተሰብ፣ $lib_location) = @ARGV;
&questa_parser($presynth፣ $ቤተሰብ፣ $lib_location);
&questa_parser($postsynth፣ $ቤተሰብ፣ $lib_location);
&questa_parser($ postlayout፣ $ቤተሰብ፣ $lib_location);
ንዑስ questa_parser {
የእኔ $ModelSim_run_do = $_[0];
የእኔ $actel_family = $_[1];
የእኔ $lib_location = $_[2];
የእኔ $state;
ከሆነ (-e “$ModelSim_run_do”)
{
ክፍት (INFILE$ModelSim_run_do”);
የእኔ @ModelSim_run_do =FILE>;
የእኔ $ መስመር;
ከሆነ ($ModelSim_run_do =~ m/(presynth)/)
{
`mkdir QUESTA_PRESYNTH';
ክፍት (OUTFILE,”>QUESTA_PRESYNTH/presynth_questa.do”);
$state = $1;
} elsif ( $ModelSim_run_do =~ m/(postsynth)/)
{
`mkdir QUESTA_POSTSYNTH';
ክፍት (OUTFILE”>QUESTA_POSTSYNTH/postsynth_questa.do”);
$state = $1;
} elsif ( $ModelSim_run_do =~ m/(ድህረ አቀማመጥ)/ )
{
`mkdir QUESTA_POSTLAYOUT`;
ክፍት (OUTFILE”>QUESTA_POSTLAYOUT/postlayout_questa.do”);
$state = $1;
} ሌላ
{
አትም "የተሳሳቱ ግቤቶች ለ file\n";
አትም "#አጠቃቀም፡ perl questa_parser.pl presynth_run.do postsynth_run.do postlayout_run.do
\"የላይብረሪዎች_ቦታ\"\n";
}
foreach $ መስመር (@ModelSim_run_do)
{
#አጠቃላይ ስራዎች
$ መስመር = ~ s / .. \ / ንድፍ አውጪ. * ማስመሰል \/// g;
$line =~ s/$state/$state\_questa/g;
# ያትሙFILE "$ መስመር \n";
ከሆነ ($ መስመር =~ m/vmap\s+.*($actel_family)/)
{
ያትሙFILE "vmap $actel_family \"$lib_location\"\n";
} elsif ($መስመር =~ m/vmap\s+(.*._LIB)/)
{
$ መስመር = ~ s / .. \/ አካል / .. \/ .. \/component/g;
ያትሙFILE "$ መስመር \n";
} elsif ($ መስመር =~ m/vsim/)
{
$ መስመር = ~ s/vsim/vsim -novopt/g;
ያትሙFILE "$ መስመር \n";
} ሌላ
{
ያትሙFILE "$ መስመር \n";
}
}
ዝጋ (INFILE);
ዝጋ (OUTFILE);
} ሌላ {
አትም "$ModelSim_run_do የለም። ማስመሰልን እንደገና አስጀምር \n";
}
}
የ Cadence Xcelium ማዋቀር (የማይክሮ ቺፕ መግቢያ)
ስክሪፕት መፍጠር አለብህ file የ Cadence Xcelium simulatorን ለማስኬድ ከModelSim ME/ModelSim Pro ME run.do ጋር ተመሳሳይ ነው። እነዚህን ደረጃዎች ይከተሉ እና ስክሪፕት ይፍጠሩ file ለ Xcelium ወይም ስክሪፕቱን ይጠቀሙ file ModelSim ME/ModelSim Pro ME run.doን ለመቀየር የቀረበ fileወደ ውቅር s fileXceliumን በመጠቀም ማስመሰያዎችን ለማስኬድ ያስፈልጋል።
4.1 የአካባቢ ተለዋዋጮችጥያቄ ጠይቅ)
Cadence Xceliumን ለማስኬድ የሚከተሉትን የአካባቢ ተለዋዋጮች ያዋቅሩ።
- LM_LICENSE_FILE: ለፍቃዱ ጠቋሚ ማካተት አለበት file.
- cds_root፡ የ Cadence Incisiive Installation የቤት ማውጫ ቦታ መጠቆም አለበት።
- PATH: በ cds_root በተጠቆመው የመሳሪያዎች ማውጫ ስር (ማለትም
$cds_root/tools/bin/64bit (ለ64 ቢት ማሽን እና $cds_root/መሳሪያዎች/ቢን ለ 32 ቢት)
ማሽን).
በ64-ቢት እና በ32-ቢት ኦፕሬቲንግ ሲስተሞች መካከል መቀያየር ሲኖር የማስመሰል አካባቢን ለማዘጋጀት ሶስት መንገዶች አሉ።
ጉዳይ 1፡ PATH ተለዋዋጭ
አዘጋጅ መንገድ = (install_dir / መሳሪያዎች / ቢን / 64ቢት $ ዱካ) ለ 64 ቢት ማሽኖች እና
አዘጋጅ መንገድ = (install_dir / መሳሪያዎች / ቢን $ ዱካ) ለ 32 ቢት ማሽኖች
ጉዳይ 2፡-64bit Command-line አማራጭን በመጠቀም
64-ቢት ተፈፃሚውን ለመጥራት በትዕዛዝ-መስመር ይግለጹ -64bit አማራጭ።
ጉዳይ 3፡ የ INCA_64BIT ወይም CDS_AUTO_64BIT አካባቢ ተለዋዋጭ ማዋቀር
የINCA_64BIT ተለዋዋጭ እንደ ቡሊያን ይቆጠራል። ይህንን ተለዋዋጭ ወደ ማንኛውም እሴት ወይም ወደ ባዶነት ማዋቀር ይችላሉ።
ሕብረቁምፊ.
setenv INCA_64BIT
አስፈላጊ: የ INCA_64BIT የአካባቢ ተለዋዋጭ እንደ IC መሳሪያዎች ያሉ ሌሎች የ Cadence መሳሪያዎችን አይነካም። ነገር ግን፣ ለIncisive መሳሪያዎች፣ INCA_64BIT ተለዋዋጭ የCDS_AUTO_64BIT አካባቢ ተለዋዋጭ ቅንብሩን ይሽራል። የ INCA_64BIT አካባቢ ተለዋዋጭ et ከሆነ፣ ሁሉም ኢንሳይቭ መሳሪያዎች በ64-ቢት ሁነታ ይሰራሉ።
setenv CDS_AUTO_64BIT ጨምሮ፡INCA
አስፈላጊ: የ string INCA በአቢይ ሆሄ መሆን አለበት። ሁሉም ተፈፃሚዎች በ2-ቢት ወይም በ64-ቢት ሁነታ መካሄድ አለባቸው፣ተለዋዋጭውን አንድ ፈጻሚ እንዲያካትት አታስቀምጡ፣እንደሚከተለው።
setenv CDS_AUTO_64BIT ያካትታል፡ celab
ሌሎች የCadence መሳሪያዎች፣ እንደ IC መሳሪያዎች፣ እንዲሁም የ64-ቢት ወይም 32-ቢት ተፈፃሚዎችን ምርጫ ለመቆጣጠር የCDS_AUTO_64BIT አካባቢን ተለዋዋጭ ይጠቀማሉ። የሚከተለው ሠንጠረዥ የCDS_AUTO_64BIT ተለዋዋጭን በሁሉም ሁነታዎች ለማሄድ እንዴት ማቀናበር እንደሚችሉ ያሳያል።
ሠንጠረዥ 4-1. CDS_AUTO_64BIT ተለዋዋጮች
| CDS_AUTO_64BIT ተለዋዋጭ | ቀስቃሽ መሳሪያዎች | የ IC መሳሪያዎች |
| setenv CDS_AUTO_64BIT ሁሉም | 64-ቢት | 64-ቢት |
| setenv CDS_AUTO_64ቢት የለም። | 32-ቢት | 32-ቢት |
| setenv CDS_AUTO_64BIT EXCLUDE:ic_binary |
64-ቢት | 32-ቢት |
| setenv CDS_AUTO_64BIT EXCLUDE፡INCA | 32-ቢት | 64-ቢት |
ጠቃሚ፡- ሁሉም ኢንሳይሲቭ መሳሪያዎች በ32-ቢት ሁነታ ወይም በ64-ቢት ሁነታ መሮጥ አለባቸው፣ በሚከተለው መልኩ አንድን የተወሰነ ፈጻሚ ለማስቀረት EXCLUDEን አይጠቀሙ፡
setenv CDS_AUTO_64BIT EXCLUDE: celab
ቀስቃሽ መሳሪያዎችን ለማስቀረት የCDS_AUTO_64BIT ተለዋዋጭ ካቀናበሩ (setenv)
CDS_AUTO_64BIT EXCLUDE:INCA)፣ ሁሉም ቀስቃሽ መሳሪያዎች በ32-ቢት ሁነታ ነው የሚሰሩት። ሆኖም ፣ የ
-64ቢት የትዕዛዝ-መስመር አማራጭ የአካባቢን ተለዋዋጭ ይሽራል።
የሚከተለው ውቅር fileውሂብዎን እንዲያስተዳድሩ እና የማስመሰል መሳሪያዎችን እና መገልገያዎችን አሠራር እንዲቆጣጠሩ ያግዝዎታል፡
- የቤተ መፃህፍት ካርታ ስራ file (cds.lib) ለንድፍዎ ቦታ አመክንዮአዊ ስም ይገልጻል።
- ቤተ-መጻሕፍት እና ከአካላዊ ማውጫ ስሞች ጋር ያዛምዳቸዋል።
- ተለዋዋጮች file (hdl.var) የማስመሰል መሳሪያዎችን እና መገልገያዎችን ባህሪ የሚነኩ ተለዋዋጮችን ይገልጻል።
4.2 የተቀናጀ ቤተ መፃህፍት አውርድ (ጥያቄ ጠይቅ)
የ Cadence Xceliumን ቤተ መፃህፍት ከማይክሮሴሚ ያውርዱ webጣቢያ.
4.3 የ Xcelium ስክሪፕት መፍጠር file (ጥያቄ ጠይቅ)
የ run.do ቅጂ ከፈጠሩ በኋላ fileዎች፣ Xcelium ስክሪፕት በመጠቀም ማስመሰልዎን ለማስኬድ የሚከተሉትን ደረጃዎች ያከናውኑ file.
- cds.lib ይፍጠሩ file የትኞቹ ቤተ-መጻሕፍት ተደራሽ እንደሆኑ እና የት እንደሚገኙ የሚገልጽ ነው።
የ file የቤተ መፃህፍት አመክንዮአዊ ስሞችን ወደ አካላዊ ማውጫ መንገዶቻቸው የሚያሳዩ መግለጫዎችን ይዟል። ለ example, presynth simulation እያሄዱ ከሆነ, cds.lib file በሚከተለው ኮድ ብሎክ ላይ እንደሚታየው ሊጻፍ ይችላል።
Presynth ./presynth ይግለጹ
COREAHBLITE_LIB ./COREAHBLITE_LIBን ይግለጹ
ብልጥ ውህደትን ይግለጹ2 - hdl.var ይፍጠሩ file የትኛው አማራጭ ውቅር ነው file የንድፍ አካባቢዎ እንዴት እንደሚዋቀር የሚወስን የውቅረት ተለዋዋጮችን የያዘ። እነዚህም የሚከተሉትን ያካትታሉ:
- ማቀናበሪያው የተጠናቀሩ ነገሮችን እና ሌሎች የተገኙ መረጃዎችን የሚያከማችበትን የስራ ላይብረሪ ለመጥቀስ የሚያገለግሉ ተለዋዋጮች።
- ለVerilog፣ ተለዋዋጮች (LIB_MAP፣ VIEW_MAP፣ WORK) ቤተ መፃህፍትን ለመለየት የሚያገለግሉ እና viewገላጭው ጉዳዮችን ሲፈታ ለመፈለግ።
- ማጠናከሪያ ፣ ገላጭ እና አስመሳይ የትዕዛዝ መስመር አማራጮችን እና ክርክሮችን እንዲገልጹ የሚያስችልዎ ተለዋዋጮች።
የፕሬሲንት ማስመሰልን በተመለከተ exampከላይ የሚታየው 3 RTL አለን ይበሉ files av፣ bv እና testbench.v፣ እሱም በቅደም ተከተል ወደ presynth፣ COREAHBLITE_LIB እና presynth ቤተ-መጻሕፍት መጠቅለል አለበት። hdl.var file በሚከተለው ኮድ ብሎክ ላይ እንደሚታየው ሊጻፍ ይችላል።
የስራ ፕሪሲንትን ይግለጹ
PROJECT_DIRን ይግለጹ files>
LIB_MAP ($LIB_MAP፣ ${PROJECT_DIR}/av => presynth) ይግለጹ
LIB_MAP ($LIB_MAP፣ ${PROJECT_DIR}/bv => COREAHBLITE_LIB)
LIB_MAP ($LIB_MAP፣ ${PROJECT_DIR}/testbench.v => presynth)
LIB_MAP ($LIB_MAP፣ + => presynth) ይግለጹ - ንድፉን ያጠናቅቁ files በመጠቀም ncvlog አማራጭ.
xmvlog +incdir+ -cdslib ./cds.lib –hdlvar ./hdl.var –logfile
ncvlog.log –አዘምን –linedebug av bv testbench.v - ንሴላብ በመጠቀም ንድፉን ያብራሩ. ገላጩ በንድፍ ውስጥ ባለው ቅጽበታዊ እና ውቅረት መረጃ ላይ በመመስረት የንድፍ ተዋረድን ይገነባል፣ የሲግናል ግንኙነትን ያስቀምጣል እና በንድፍ ውስጥ ላሉት ነገሮች ሁሉ የመጀመሪያ እሴቶችን ያሰላል። የተራቀቀው የንድፍ ተዋረድ በሲሙሌሽን ቅጽበተ-ፎቶ ውስጥ ተከማችቷል፣ ይህም የንድፍዎ ውክልና ነው አስመሳይን ለማስኬድ የሚጠቀመው።
Xcelium – መልእክት –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncelab.log –ስህተት 15 –
መዳረሻ +rwc -ሁኔታ የስራ ሊብ። :ሞዱል
በድህረ-አቀማመጥ ማስመሰል ወቅት ማብራሪያ
የድህረ-አቀማመጥ ማስመሰያዎች ከሆነ, በመጀመሪያ SDF file የ ncsdfc ትዕዛዝን በመጠቀም ከማብራራት በፊት ማጠናቀር ያስፈልጋል።
Xceliumfileስም>.sdf -ውጤትfileስም>.sdf.X
በሚከተለው የኮድ እገዳ ላይ እንደሚታየው በማብራሪያ ጊዜ የተጠናቀረውን የኤስዲኤፍ ውፅዓት ከ-autosdf አማራጭ ይጠቀሙ።
xmelab -autosdf –መልእክት –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncelab.log -errormax
15 -መዳረሻ +rwc -ሁኔታ የስራ ሊብ። ሞዱል –sdf_cmd_file ./
sdf_cmd_file
ኤስዲኤፍ_ሴሜዲ_file በሚከተለው ኮድ እገዳ ላይ እንደሚታየው መሆን አለበት.
COMPILED_SDF_FILE = " file>> - Xceliumን በመጠቀም አስመስለው። ከማብራራት በኋላ በ Xcelium ለሙከራ የተጫነ የማስመሰል ቅጽበታዊ ገጽ እይታ ተፈጠረ። ይህ በቡድን ሁነታ ወይም በ GUI ሁነታ ሊሄድ ይችላል.
xmsim –መልእክት –ባች/-gui –cdslib ./cds.lib –hdlvar ./hdl.var –logfile xmsim.log –
ስህተት ከፍተኛ 15 - ሁኔታ የስራ ሊብ። :ሞዱል
የ Cadence Xcelium ማዋቀር
አስፈላጊ: ሁሉም ከላይ ያሉት ሶስት ደረጃዎች የማጠናቀር ፣ የማብራራት እና የማስመሰል እርምጃዎች ወደ ሼል ስክሪፕት ውስጥ ሊገቡ ይችላሉ። file እና ከትእዛዝ መስመር የተገኘ። እነዚህን ሶስት እርከኖች ከመጠቀም ይልቅ በሚከተለው ኮድብሎክ ላይ እንደሚታየው ንድፉን በአንድ ደረጃ ማስመሰል ይቻላል ncverilog ወይም xrun አማራጭ።
xmverilog +incdir+ -cdslib ./cds.lib –hdlvar ./hdl.var
fileበንድፍ ውስጥ ጥቅም ላይ ይውላል>
xrun +incdir+ -cdslib ./cds.lib –hdlvar ./hdl.var files
በንድፍ ውስጥ ጥቅም ላይ ይውላል>
4.3.1 የታወቁ ጉዳዮች (ጥያቄ ጠይቅ)
Testbench Workaround
በተጠቃሚ በተፈጠረው የሙከራ ቤንች ውስጥ የሰዓት ድግግሞሽን ወይም በLibo SoC የተፈጠረውን ነባሪ የሙከራ ቤንች ለመለየት የሚከተለውን መግለጫ መጠቀም ከXcelium ጋር አይሰራም።
ሁልጊዜ @(SYSCLK)
#(SYSCLK_PERIOD / 2.0) SYSCLK <= !SYSCLK;
ማስመሰልን ለማስኬድ እንደሚከተለው አስተካክል፡-
ሁሌም #(SYSCLK_PERIOD / 2.0) SYSCLK = ~SYSCLK;
ጠቃሚ፡- ለXcelium የተጠናቀሩ ቤተ-መጻሕፍት መድረክ ላይ የተመሰረቱ ናቸው (ማለትም 64 ቢት ቤተ-መጻሕፍት ከ32 ቢት መድረክ ጋር ተኳሃኝ አይደሉም እና በተቃራኒው)።
Postsynth እና Post-laout ማስመሰያዎች MSS እና SERDES በመጠቀም
MSS ብሎክን የያዙ የዲዛይኖችን የፖስትሲንት ማስመሰሎች ወይም የድህረ-አቀማመጥ የንድፍ ማስመሰሎች SERDESን በመጠቀም፣ የBFM ማስመሰያዎች በማብራሪያ ጊዜ -libmap አማራጭ ካልተገለጸ አይሰራም። ይህ የሆነበት ምክንያት በማብራሪያው ወቅት ኤምኤስኤስ ከስራ ቤተ-መጽሐፍት (በነባሪው ማሰሪያ እና ዎርክሊብ ፖስትሲንት/ድህረ-አቀማመጥ ስለሆነ) ቋሚ ተግባር ሆኖ ስለሚፈታ ነው።
የ MSS እገዳን ከ SmartFusion2 ቀድሞ ከተጠናቀረ ቤተ-መጽሐፍት ለመፍታት የncelab ትዕዛዙ በሚከተለው ኮድ ብሎክ ላይ እንደሚታየው መፃፍ አለበት።
xmelab -libmap lib.map -libverbose -መልእክት -መዳረሻ +rwc cfg1
እና lib.map file እንደሚከተለው መሆን አለበት.
ማዋቀር cfg1;
ንድፍ ;
ነባሪ liblist smartfusion2 ;
endconfig
ይህ በSmartFusion2 ቤተ-መጽሐፍት ውስጥ ያለውን ማንኛውንም ሕዋስ ወደ ሥራ ቤተ-መጽሐፍት ከመመልከትዎ በፊት መፍታት አለበት።
የ-libmap አማራጭ በነባሪነት ለእያንዳንዱ ሲሙሌሽን (ፕሬሲንት፣ ፖስትሲንት እና ድህረ-አቀማመጥ) በማብራሪያ ጊዜ መጠቀም ይቻላል። ይህ ከቤተ-መጽሐፍት ውስጥ ያሉ አጋጣሚዎችን በመፍታቱ ምክንያት የሚመጡ የማስመሰል ጉዳዮችን ያስወግዳል።
xmelab: *F,INTERR: ከውስጥ በስተቀር
ይህ የncelab መሣሪያ ልዩነቱ በSmartFusion2 እና IGLOO2 ውስጥ FDDRን ለያዙ ዲዛይኖች ማስጠንቀቂያ ነው።
-libmap አማራጭን በመጠቀም በpostynth እና በድህረ-አቀማመጥ ማስመሰያዎች ወቅት።
ጠቃሚ፡- ይህ ጉዳይ ለ Cadence ድጋፍ ቡድን (SAR 52113) ሪፖርት ተደርጓል።
4.4 ሰample Tcl እና ሼል ስክሪፕት fileሰ (ጥያቄ ጠይቅ)
የሚከተለው files ውቅር ናቸው። fileየንድፍ እና የሼል ስክሪፕት ለማዘጋጀት የሚያስፈልጉት file የ Xcelium ትዕዛዞችን ለማስኬድ.
ሲዲ.ሊብ
ስማርት ፊውዥን2 /scratch/krydor/tmpspace/users/me/nc-vlog64/SmartFusion2ን ይግለጹ
COREAHBLITE_LIB ./COREAHBLITE_LIBን ይግለጹ
Presynth ./presynth ይግለጹ
HDl.var
የስራ ፕሪሲንትን ይግለጹ
PROJECT_DIR / Scratch/krydor/tmpspace/sqausers/እኔ/የ3ኛ_ፓርቲ_ሲሙሌተሮች/Cadence/IGLOO2/ ይግለጹ
ENVM/M2GL050/envm_fic1_ser1_v/eNVM_fab_ማስተር
LIB_MAP ($LIB_MAP፣ ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBlite/4.0.100/rtl/
vlog/core/coreahblite_addrdec.v => COREAHBLITE_LIB )
LIB_MAP ($LIB_MAP፣ ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBlite/4.0.100/rtl/
vlog/core/coreahblite_defaultslavesm.v => COREAHBLITE_LIB )
LIB_MAP ($LIB_MAP፣ ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBlite/4.0.100/rtl/
vlog/core/coreahblite_masterstagev => COREAHBLITE_LIB )
LIB_MAP ($LIB_MAP፣ ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBlite/4.0.100/rtl/
vlog/core/coreahblite_slavearbiter.v => COREAHBLITE_LIB )
LIB_MAP ($LIB_MAP፣ ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBlite/4.0.100/rtl/
vlog/core/coreahblite_slavestagev => COREAHBLITE_LIB )
LIB_MAP ($LIB_MAP፣ ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBlite/4.0.100/rtl/
vlog/core/coreahblite_matrix2x16.v => COREAHBLITE_LIB )
LIB_MAP ($LIB_MAP፣ ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBlite/4.0.100/rtl/
vlog/core/coreahblite.v => COREAHBLITE_LIB )
LIB_MAP ($LIB_MAP፣ ${PROJECT_DIR}/component/work/SB/CCC_0/SB_CCC_0_FCCC.v):
presynth)
LIB_MAP ($LIB_MAP፣ ${PROJECT_DIR}/component/Actel/DirectCore/CoreConfigMaster/
2.0.101/rtl/vlog/core/coreconfigmaster.v => presynth )
LIB_MAP ($LIB_MAP፣ ${PROJECT_DIR}/component/Actel/DirectCore/CoreConfigP/4.0.100/rtl/
vlog/core/coreconfigp.v => presynth )
LIB_MAP ($LIB_MAP፣ ${PROJECT_DIR}/component/Actel/DirectCore/CoreResetP/5.0.103/rtl/
vlog/core/coreresetp_pcie_hotreset.v => presynth )
LIB_MAP ($LIB_MAP፣ ${PROJECT_DIR}/component/Actel/DirectCore/CoreResetP/5.0.103/rtl/
vlog/core/coreresetp.v => presynth )
LIB_MAPን ይግለጹ ( $LIB_MAP፣ ${PROJECT_DIR}/component/work/SB/FABOSC_0/SB_FABOSC_0_OSC.v =>
presynth)
LIB_MAP ($LIB_MAP፣ ${PROJECT_DIR}/component/work/SB_HPMS/SB_HPMS.v => presynth)
LIB_MAP ($LIB_MAP፣ ${PROJECT_DIR}/component/work/SB/SB.v => presynth)
LIB_MAP ($LIB_MAP፣ ${PROJECT_DIR}/component/work/SB_top/SERDES_IF_0/
SB_top_SERDES_IF_0_SERDES_IF.v => presynth )
LIB_MAP ($LIB_MAP፣ ${PROJECT_DIR}/component/work/SB_top/SB_top.v => presynth)
LIB_MAP ($LIB_MAP፣ ${PROJECT_DIR}/component/work/SB_top/testbench.v => presynth)
LIB_MAP ($LIB_MAP፣ + => presynth) ይግለጹ
ትዕዛዞች.csh
ncvlog +incdir+.../../component/work/SB_top -cdslib ./cds.lib -hdlvar ./hdl.var -logfile
ncvlog.log -errormax 15 -update -linedebug
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_addrdec.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/
coreahblite_defaultslavesm.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_masterstagኢቭ
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_slavearbiter.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_slavestagኢቭ
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_matrix2x16.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite.v
../../component/work/SB/CCC_0/SB_CCC_0_FCCC.v
../../component/Actel/DirectCore/CoreConfigMaster/2.0.101/rtl/vlog/core/coreconfigmaster.v
../../component/Actel/DirectCore/CoreConfigP/4.0.100/rtl/vlog/core/coreconfigp.v
../../component/Actel/DirectCore/CoreResetP/5.0.103/rtl/vlog/core/coreresetp_pcie_hotreset.v
../../component/Actel/DirectCore/CoreResetP/5.0.103/rtl/vlog/core/coreresetp.v
../../component/work/SB/FABOSC_0/SB_FABOSC_0_OSC.v ../../component/work/SB_HPMS/SB_HPMS.v
../../component/work/SB/SB.v ../../component/work/SB_top/SERDES_IF_0/
SB_ከላይ_SERDES_IF_0_SERDES_IF.v
../../component/work/SB_top/SB_top.v ../../component/work/SB_top/testbench.v
ncelab -መልእክት -cdslib ./cds.lib -hdlvar ./hdl.var
- ሥራ presynth -ሎግfile ncelab.log -errormax 15 -መዳረሻ +rwc -ሁኔታ presynth.testbench:ሞዱል
ncsim -Message -batch -cdslib ./cds.lib -hdlvar ./
hdl.var -ሎግfile ncsim.log -errormax 15 -ሁኔታ presynth.testbench:ሞዱል
4.5 አውቶማቲክ (የማይክሮ ቺፕ መግቢያ)
የሚከተለው ስክሪፕት file ModelSim run.doን ይለውጣል fileወደ ውቅር s fileXceliumን በመጠቀም ማስመሰያዎችን ለማስኬድ ያስፈልጋል።
ስክሪፕት File አጠቃቀም
perl cadence_parser.pl presynth_run.do postsynth_run.do
postlayout_run.do Microsemi_Family
በቅድሚያ_የተጠናቀሩ_ቤተ-መጻሕፍት_የካዴንስ_ቦታ
Cadence_parser.pl
#!/usr/bin/perl -w
############################################### #######################################
##############
#አጠቃቀም፡ perl questa_parser.pl presynth_run.do postsynth_run.do postlayout_run.do
የማይክሮሴሚ_ቤተሰብ ቀድሞ የተጠናቀሩ_ላይብረሪዎች_ቦታ#
############################################### #######################################
##############
POSIX ይጠቀሙ;
ጥብቅ ይጠቀሙ;
የኔ ($ ፕሬሲንት፣ $postsynth፣ $ postlayout፣ $ ቤተሰብ፣ $lib_location) = @ARGV;
&questa_parser($presynth፣ $ቤተሰብ፣ $lib_location);
&questa_parser($postsynth፣ $ቤተሰብ፣ $lib_location);
&questa_parser($ postlayout፣ $ቤተሰብ፣ $lib_location);
ንዑስ questa_parser {
የእኔ $ModelSim_run_do = $_[0];
የእኔ $actel_family = $_[1];
የእኔ $lib_location = $_[2];
የእኔ $state;
ከሆነ (-e “$ModelSim_run_do”)
{
ክፍት (INFILE$ModelSim_run_do”);
የእኔ @ModelSim_run_do =FILE>;
የእኔ $ መስመር;
ከሆነ ($ModelSim_run_do =~ m/(presynth)/)
{
`mkdir QUESTA_PRESYNTH';
ክፍት (OUTFILE,”>QUESTA_PRESYNTH/presynth_questa.do”);
$state = $1;
} elsif ( $ModelSim_run_do =~ m/(postsynth)/)
{
`mkdir QUESTA_POSTSYNTH';
ክፍት (OUTFILE”>QUESTA_POSTSYNTH/postsynth_questa.do”);
$state = $1;
} elsif ( $ModelSim_run_do =~ m/(ድህረ አቀማመጥ)/ )
{
`mkdir QUESTA_POSTLAYOUT`;
ክፍት (OUTFILE”>QUESTA_POSTLAYOUT/postlayout_questa.do”);
$state = $1;
} ሌላ
{
አትም "የተሳሳቱ ግቤቶች ለ file\n";
አትም "#አጠቃቀም፡ perl questa_parser.pl presynth_run.do postsynth_run.do postlayout_run.do
\"የላይብረሪዎች_ቦታ\"\n";
}
foreach $ መስመር (@ModelSim_run_do)
{
#አጠቃላይ ስራዎች
$ መስመር = ~ s / .. \ / ንድፍ አውጪ. * ማስመሰል \/// g;
$line =~ s/$state/$state\_questa/g;
# ያትሙFILE "$ መስመር \n";
ከሆነ ($ መስመር =~ m/vmap\s+.*($actel_family)/)
{
ያትሙFILE "vmap $actel_family \"$lib_location\"\n";
} elsif ($መስመር =~ m/vmap\s+(.*._LIB)/)
{
$ መስመር = ~ s / .. \/ አካል / .. \/ .. \/component/g;
ያትሙFILE "$ መስመር \n";
} elsif ($ መስመር =~ m/vsim/)
{
$ መስመር = ~ s/vsim/vsim -novopt/g;
ያትሙFILE "$ መስመር \n";
} ሌላ
{
ያትሙFILE "$ መስመር \n";
}
}
ዝጋ (INFILE);
ዝጋ (OUTFILE);
} ሌላ {
አትም "$ModelSim_run_do የለም። ማስመሰልን እንደገና አስጀምር \n";
}
}
Siemens QuestaSim Setup/ModelSim Setupጥያቄ ጠይቅ)
ሩጫው.ማድረግ fileዎች፣ የሞዴል ሲም ማይክሮሴሚ እትሞችን በመጠቀም በሊቦ ሶሲ የመነጨ፣ በአንድ ለውጥ QuestaSim/ModelSim SE/DE/PEን በመጠቀም ለሙያዊ ምስሎች መጠቀም ይቻላል። በModelSim ME/ModelSim Pro ME run.do file፣ ቀድሞ የተጠናቀሩ ቤተ-መጻሕፍት መገኛ ቦታ መስተካከል አለበት።
ጠቃሚ፡-
በነባሪነት፣ ከModelSim Pro ME ውጪ ያለው የማስመሰል መሳሪያ በሲሙሌሽን ጊዜ የንድፍ ማመቻቸትን ያከናውናል ይህም እንደ የንድፍ እቃዎች እና የግብአት ማነቃቂያዎች ባሉ የማስመሰል ቅርሶች ላይ ያለውን ታይነት ሊጎዳ ይችላል።
ይህ በተለምዶ ለተወሳሰቡ ማስመሰያዎች የማስመሰል ሩጫ ጊዜን ለመቀነስ፣ በቃላት፣ በራስ የሚፈተሹ የሙከራ ወንበሮችን በመጠቀም ይረዳል። ነገር ግን፣ ነባሪ ማሻሻያዎች ለሁሉም ማስመሰያዎች ተገቢ ላይሆኑ ይችላሉ፣ በተለይም የማዕበል መስኮቱን በመጠቀም የማስመሰል ውጤቶችን በግራፊክ ለማየት በሚጠብቁባቸው አጋጣሚዎች።
በዚህ ማመቻቸት የተከሰቱ ችግሮችን ለመፍታት በንድፍ ውስጥ ታይነትን ለመመለስ በሲሙሌሽን ጊዜ ተገቢ ትዕዛዞችን እና ተዛማጅ ክርክሮችን ማከል አለብዎት። ለመሳሪያ-ተኮር ትዕዛዞች፣ በአገልግሎት ላይ ያለውን የማስመሰያው ሰነድ ይመልከቱ።
5.1 የአካባቢ ተለዋዋጮችጥያቄ ጠይቅ)
የሚከተሉት አስፈላጊ የአካባቢ ተለዋዋጮች ናቸው.
- LM_LICENSE_FILE: ወደ ፈቃዱ የሚወስደውን መንገድ ማካተት አለበት file.
- MODEL_TECH፡ ወደ QuestaSim መጫኛ የቤት ማውጫ ቦታ የሚወስደውን መንገድ መለየት አለበት።
- PATH፡ በMODEL_TECH ወደሚመለከተው ተፈጻሚ ቦታ መጠቆም አለበት።
5.2 run.doን ለ Mentor QuestaSim በመቀየር ላይ (ጥያቄ ጠይቅ)
ሩጫው.ማድረግ fileModelSim Microsemi Editions ን በመጠቀም በሊቦ ሶሲ የተፈጠረ ዎች በአንድ ለውጥ QuestaSim/ModelSim_SEን በመጠቀም ለማስመሰል ሊያገለግሉ ይችላሉ።
አስፈላጊ: ሁሉም QuestaSim ን በመጠቀም የሚመስሉት ዲዛይኖች -novopt ማካተት አለባቸው
በ run.do ስክሪፕት ውስጥ ከ vsim ትዕዛዝ ጋር አማራጭ files.
5.3 የተጠናቀረ ቤተ መጻሕፍትን ያውርዱ (ጥያቄ ጠይቅ)
የ Mentor Graphics QuestaSimን ከማይክሮሴሚ ያውርዱ webጣቢያ.
ሲኖፕሲዎች VCS ማዋቀር (ጥያቄ ጠይቅ)
በማይክሮሴሚ የሚመከረው ፍሰት በቪሲኤስ ውስጥ ባለው የኤላቦሬት እና ማጠናቀር ፍሰት ላይ ይመሰረታል። ይህ ሰነድ ስክሪፕት ያካትታል file የ run.do ስክሪፕት ይጠቀማል fileበLibo SoC የተፈጠረ እና ማዋቀሩን ያመነጫል። fileለቪሲኤስ ማስመሰል ያስፈልጋል። ጽሁፉ file run.do ይጠቀማል file የሚከተሉትን ለማድረግ.
- የቤተ-መጽሐፍት ካርታ ይፍጠሩ file, ይህም synopsys_sim.setup በመጠቀም ነው file ቪሲኤስ ሲሙሌሽን በሚሰራበት ተመሳሳይ ማውጫ ውስጥ ይገኛል።
- የሼል ስክሪፕት ይፍጠሩ file ቪሲኤስን በመጠቀም ንድፍዎን ለማብራራት እና ለማጠናቀር።
6.1 የአካባቢ ተለዋዋጮችጥያቄ ጠይቅ)
በማዋቀርዎ ላይ በመመስረት ተገቢውን የአካባቢ ተለዋዋጮችን ለቪሲኤስ ያዘጋጁ። በቪሲኤስ ሰነድ መሰረት የሚያስፈልጉት የአካባቢ ተለዋዋጮች፡-
- LM_LICENSE_FILE: የፍቃድ አገልጋዩ ጠቋሚ ማካተት አለበት።
- VCS_HOME፡ የቪሲኤስ መጫኛውን የቤት ማውጫ ቦታ መጠቆም አለበት።
- PATH፡ ከVCS_HOME ማውጫ በታች ወደ ቢን ማውጫው ጠቋሚ ማካተት አለበት።
6.2 የተቀናጀ ቤተ መፃህፍት አውርድ (ጥያቄ ጠይቅ)
የSynopsys VCS ቤተመፃህፍትን ከማይክሮሴሚ ያውርዱ webጣቢያ.
6.3 VCS የማስመሰል ስክሪፕት File (ጥያቄ ጠይቅ)
ቪሲኤስን ካዋቀረ በኋላ ዲዛይኑን እና የተለየውን run.do fileከLibo SoC፣ የሚከተሉትን ማድረግ አለቦት፦
- የላይብረሪውን ካርታ ይፍጠሩ file synopsys_sim.setup; ይህ file በዲዛይኑ ጥቅም ላይ የሚውሉ ሁሉንም ቤተ-መጻሕፍት የሚገኙበትን ቦታ ጠቋሚዎችን ይዟል።
አስፈላጊ: የ file ስም መቀየር የለበትም እና ማስመሰል በሚሰራበት ተመሳሳይ ማውጫ ውስጥ መቀመጥ አለበት። እዚህ አንድ የቀድሞ አለample ለእንደዚህ አይነት file ለቅድመ-ሲንተሲስ ማስመሰል.
ሥራ > ስህተት
SmartFusion2
presynth: ./presynth
ነባሪ፡./ስራ - የተለያየ ንድፍ ያብራሩ files፣ testbench ን ጨምሮ፣ የቭሎጋንን ትዕዛዝ በቪሲኤስ በመጠቀም። እነዚህ ትዕዛዞች በሼል ስክሪፕት ውስጥ ሊካተቱ ይችላሉ። file. የሚከተለው የቀድሞ ነው።ampበ rtl.v ውስጥ የተገለጸውን ንድፍ ለማብራራት የሚያስፈልጉት ትዕዛዞች እና የሙከራ ቤንች በ ውስጥ ተገልፀዋል
testbench.v.
vlogan +v2k -ሥራ presynth rtl.v
vlogan +v2k -ሥራ ፕሬሲንት testbench.v - የሚከተለውን ትዕዛዝ በመጠቀም ቪሲኤስን በመጠቀም ንድፉን ያጠናቅቁ.
vcs –sim_res=1fs presynth.testbench
ማስታወሻ፡ የ የማስመሰል የጊዜ መፍታት ለትክክለኛ ተግባራዊ ማስመሰል ወደ 1fs መቀናበር አለበት። - ንድፉ ከተጠናቀረ በኋላ የሚከተለውን ትዕዛዝ በመጠቀም ማስመሰል ይጀምሩ።
./simv - ለኋለኛ ማብራሪያ ማስመሰል፣ የቪሲኤስ ትዕዛዝ በሚከተለው የኮድ እገዳ ላይ እንደሚታየው መሆን አለበት።
vcs postlayout.testbench –sim_res=1fs –sdf ከፍተኛ፡ .
ስም >: file መንገድ> -gui -l postlayout.log
6.4 ገደቦች/ልዩነቶች (ጥያቄ ጠይቅ)
የሚከተሉት የSynopsis VCS ማዋቀር ገደቦች/ልዩነቶች ናቸው።
- የቪሲኤስ ሲሙሌሽን ሊሰራ የሚችለው ለLibo SoC የVerilog ፕሮጀክቶች ብቻ ነው። የቪሲኤስ ሲሙሌተር በLibo SoC በራስ የመነጨ VHDL ያልተሟሉ ጥብቅ የVHDL ቋንቋ መስፈርቶች አሉት files.
- በፈለጉት ጊዜ ማስመሰልን ለማስቆም በVerilog testbench ውስጥ የ$ የማጠናቀቂያ መግለጫ ሊኖርዎት ይገባል።
አስፈላጊ፡ መቼ ማስመሰያዎች በ GUI ሁነታ ይሰራሉ፣ የሩጫ ጊዜ በ GUI ውስጥ ሊገለጽ ይችላል።
6.5 ሰample Tcl እና Shell ስክሪፕት Fileሰ (ጥያቄ ጠይቅ)
የሚከተለው ፐርል የ synopsys_sim.setupን በራስ-ሰር ያዘጋጃል። file እንዲሁም ተጓዳኝ የሼል ስክሪፕት fileንድፉን ለማብራራት፣ ለማጠናቀር እና ለማስመሰል ያስፈልጋል።
ዲዛይኑ ኤምኤስኤስ የሚጠቀም ከሆነ test.vec ይቅዱ file በሊቤሮ ሶሲ ፕሮጀክት የማስመሰል አቃፊ ውስጥ ወደ ቪሲኤስ ሲሙሌሽን አቃፊ ውስጥ ይገኛል። የሚከተሉት ክፍሎች s ይይዛሉample run.do fileተዛማጅ የቤተ-መጽሐፍት ካርታ እና የሼል ስክሪፕትን ጨምሮ በLibo SoC የተፈጠረ fileለቪሲኤስ ማስመሰል ያስፈልጋል።
6.5.1 ቅድመ ውህደት (ጥያቄ ጠይቅ)
Presynth_run.do
ACTELLIBNAME SmartFusion2ን በጸጥታ ያቀናብሩ
PROJECT_DIR "/sqa/users/me/VCS_Tests/Test_DFF" በጸጥታ አዘጋጅ
ከሆነ {[file አለ presynth/_መረጃ]} {
አስተጋባ “INFO፡ የማስመሰል ቤተ መፃህፍት ቀድሞውንም አለ”
} ሌላ {
vlib presynth
}
vmap presynth presynth
vmap SmartFusion2 “/captures/lin/11_0_0_23_11prod/lib/ModelSim/precompiled/vlog/smartfusion2”
vlog -work presynth "${PROJECT_DIR}/component/work/SD1/SD1.v"
vlog "+incdir+${PROJECT_DIR}/ማነቃቂያ" -የስራ ፕሪሲንዝ "${PROJECT_DIR}/stimulus/SD1_TB1.v"
vsim -L SmartFusion2 -L presynth -t 1fs presynth.SD1_TB1
ሞገድ ጨምር /SD1_TB1/*
ሎግ ጨምር -r /*
1000ns አሂድ
presynth_main.csh
#!/bin/csh -f
አዘጋጅ PROJECT_DIR = "/sqa/ተጠቃሚዎች/እኔ/VCS_Tests/Test_DFF"
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k -work presynth “${PROJECT_DIR}/component/
ሥራ/SD1/SD1.v”
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k “+incdir+${PROJECT_DIR}/stimulus” -ስራ
presynth «${PROJECT_DIR}/stimulus/SD1_TB1.v»
/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs presynth.SD1_TB1 -l compile.log
./simv -l run.log
Synopsys_sim.ማዋቀር
ሥራ > ነባሪ
SmartFusion2: /VCS/SmartFusion2
presynth: ./presynth
ነባሪ፡./ስራ
6.5.2 ድህረ ውህደት (ጥያቄ ጠይቅ)
postsynth_run.do
ACTELLIBNAME SmartFusion2ን በጸጥታ ያቀናብሩ
PROJECT_DIR "/sqa/users/Me/VCS_Tests/Test_DFF" በጸጥታ አዘጋጅ
ከሆነ {[file አለ postsynth/_መረጃ]} {
አስተጋባ "INFO: የማስመሰል ቤተ-መጽሐፍት postsynth አስቀድሞ አለ"
} ሌላ {
vlib postsynth
}
vmap postsynth postsynth
vmap SmartFusion2 “//idm/captures/pc/11_0_1_12_g4x/Designer/lib/ModelSim/precompiled/vlog/
SmartFusion2”
vlog -work postsynth «${PROJECT_DIR}/synthesis/SD1.v»
vlog "+incdir+${PROJECT_DIR}/ማነቃቂያ" -የስራ መለጠፍ"${PROJECT_DIR}/stimulus/SD1_TB1.v"
vsim -L SmartFusion2 -L postsynth -t 1fs postsynth.SD1_TB1
ሞገድ ጨምር /SD1_TB1/*
ሎግ ጨምር -r /*
1000ns አሂድ
መዝገብ SD1_TB1/*
መውጣት
Postsynth_main.csh
#!/bin/csh -f
አዘጋጅ PROJECT_DIR = "/sqa/ተጠቃሚዎች/እኔ/VCS_Tests/Test_DFF"
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k -work postsynth “${PROJECT_DIR}/synthesis/
ኤስዲ1.ቪ”
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k “+incdir+${PROJECT_DIR}/stimulus” -ስራ
Postynth «${PROJECT_DIR}/stimulus/SD1_TB1.v»
/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postsynth.SD1_TB1 -l compile.log
./simv -l run.log
Synopsys_sim.ማዋቀር
ሥራ > ነባሪ
SmartFusion2: /VCS/SmartFusion2
postsynth: ./postsynth
ነባሪ፡./ስራ
6.5.3 ድህረ-አቀማመጥ (ጥያቄ ጠይቅ)
postlayout_run.do
ACTELLIBNAME SmartFusion2ን በጸጥታ ያቀናብሩ
PROJECT_DIR "E:/ModelSim_Work/Test_DFF"ን በጸጥታ አዘጋጅ
ከሆነ {[file አለ ../designer/SD1/simulation/postlayout/_info]} {
“INFO፡ Simulation Library ../designer/SD1/simulation/postlayout አስቀድሞ አለ” በማለት አስተጋባ።
} ሌላ {
vlib ../designer/SD1/simulation/postlayout
}
vmap postlayout ../designer/SD1/simulation/postlayout
vmap SmartFusion2 “//idm/captures/pc/11_0_1_12_g4x/Designer/lib/ModelSim/precompiled/vlog/
SmartFusion2”
vlog -work postlayout "${PROJECT_DIR}/designer/SD1/SD1_ba.v"
vlog "+incdir+${PROJECT_DIR}/ማነቃቂያ" -የስራ ድህረ-ገጽታ "${PROJECT_DIR}/stimulus/SD1_TB1.v"
vsim -L SmartFusion2 -L postlayout -t 1fs -sdfmax /SD1_0=${PROJECT_DIR}/ንድፍ አውጪ/SD1/
SD1_ba.sdf ድህረ አቀማመጥ።SD1_TB1
ሞገድ ጨምር /SD1_TB1/*
ሎግ ጨምር -r /*
1000ns አሂድ
Postlayout_main.csh
#!/bin/csh -f
አዘጋጅ PROJECT_DIR = "/VCS_Tests/Test_DFF"
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k -work postlayout “${PROJECT_DIR}/
ዲዛይነር/SD1/SD1_ba.v”
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k “+incdir+${PROJECT_DIR}/stimulus” -ስራ
የፖስታ አቀማመጥ «${PROJECT_DIR}/stimulus/SD1_TB1.v»
/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postlayout.SD1_TB1 -sdf
max:SD1_TB1.SD1_0:${PROJECT_DIR}/designer/SD1/SD1_ba.sdf -l compile.log
./simv -l run.log
Synopsys_sim.ማዋቀር
ሥራ > ነባሪ
SmartFusion2: /VCS/SmartFusion2
postlayout: ./postlayout
ነባሪ: ./workVCS
6.6 አውቶማቲክ (ጥያቄ ጠይቅ)
የሚከተለውን የፐርል ስክሪፕት በመጠቀም ፍሰቱ በራስ ሰር ሊሰራ ይችላል። file ModelSim run.do ን ለመለወጥ files ወደ VCS ተኳሃኝ የሼል ስክሪፕት fileዎች፣ በLibo SoC simulation directory ውስጥ ትክክለኛ ማውጫዎችን ይፍጠሩ፣ እና ከዚያ ማስመሰያዎችን ያሂዱ።
ስክሪፕቱን ያሂዱ file የሚከተለውን አገባብ በመጠቀም.
perl vcs_parse.pl presynth_run.do postsynth_run.do postlayout_run.do
Vcs_parse_pl
#!/usr/bin/perl -w
############################################### ########################
#
#አጠቃቀም፡ perl vcs_parse.pl presynth_run.do postsynth_run.do postlayout_run.do
#
############################################### #######################
የኔ ($ ፕሬሲንት፣ $postsynth፣ $ postlayout) = @ARGV;
ከሆነ(ስርዓት("mkdir VCS_Presynth")) {ማተም “mkdir አልተሳካም፡\n”፤}
ከሆነ(ስርዓት("mkdir VCS_Postsynth")) {አትም “mkdir አልተሳካም፡\n”;}
ከሆነ(ስርዓት("mkdir VCS_Postlayout")) {ማተም “mkdir አልተሳካም፡\n”፤}
chdir(VCS_Presynth);
`cp ../$ARGV[0] .`;
&parse_do($presynth፣presynth”);
chdir ("../");
chdir(VCS_Postsynth);
`cp ../$ARGV[1] .`;
&parse_do($postsynth፣postsynth));
chdir ("../");
chdir(VCS_Postlayout);
`cp ../$ARGV[2] .`;
&parse_do ($ postlayout፣ postlayout”);
chdir ("../");
ንዑስ ትንታኔ {
my $vlog = "/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k";
የእኔ %LIB = ();
የእኔ $file = $__[0];
የእኔ $state = $_[1];
ክፍት (INFILE”$file”) || መሞት "መከፈት አይቻልም File ምክንያቱ ምናልባት:$!";
ከሆነ ($state eq “presynth”)
{
ክፍት(OUT1፣>presynth_main.csh”) || መሞት "ትእዛዝ መፍጠር አልተቻለም File ምክንያቱ ምናልባት:$!";
}
elsif ($state eq “postsynth”)
{
ክፍት(OUT1፣>postsynth_main.csh”) || መሞት "ትእዛዝ መፍጠር አልተቻለም File ምክንያቱ ምናልባት:$!";
}
elsif ($state eq “ድህረ አቀማመጥ”)
{
ክፍት (OUT1 ፣> postlayout_main.csh”) || መሞት "ትእዛዝ መፍጠር አልተቻለም File ምክንያቱ ምናልባት:$!";
}
ሌላ
{
"የማስመሰል ሁኔታ ጠፍቷል \n" አትም;
}
ክፍት (OUT2፣> synopsys_sim.setup”) || መሞት "ትእዛዝ መፍጠር አልተቻለም File ምክንያቱ ምናልባት:$!";
# .csh file
አትም OUT1 "#!/bin/csh -f\n\n\n" ;
#አዘገጃጀት FILE
OUT2 "ስራ > ነባሪ\n" አትም;
አትም OUT2 "SmartFusion2: /sqa/users/Aditya/VCS/SmartFusion2\n";
ሳለ ($ መስመር =FILE>)
{
ሲኖፕሲዎች VCS ማዋቀር
ከሆነ ($ መስመር =~ ሜትር/በፀጥታ PROJECT_DIR\s+\"(.*?)\"/ ከተዘጋጀ
{
አትም OUT1 "PROJECT_DIR አዘጋጅ = \"$1\"\n\n\n" ;
}
elsif ($ መስመር =~ m/vlog.*\.v\”/)
{
ከሆነ ($ መስመር =~ m/\s+(\w*?) \ _LIB/)
{
# አትም "\$1 =$1 \n";
$temp = "$1″."_LIB";
# አትም "Temp = $temp \n";
$LIB{$temp}++;
}
chomp ($ መስመር);
$ መስመር =~ s/^vlog/$vlog/;
$ መስመር = ~ s / // g;
OUT1 "$ line\n" አትም;
}
elsif ((((መስመር =~ m/vsim.*presynth\.(.*)/) || ($መስመር =~ m/vsim.*postsynth\.(.*)/) || ($መስመር)
=~ m/vsim.*postlayout\.(.*)/) )
{
$tb = $1;
$tb = ~ s / // g;
chomp($tb);
# አትም "የቲቢ ስም: $tb \n";
ከሆነ ($ መስመር =~ m/sdf(.*)\.sdf/)
{
chomp ($ መስመር);
$ መስመር = $ 1;
# አትም "LINE: $line \n";
ከሆነ ($ መስመር = ~ ሜ/ከፍተኛ/)
{
$ መስመር = ~ s/max \///;
$ መስመር = ~ s/=/:/;
አትም OUT1 "\n\n/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postlayout.$tb -sdf
ከፍተኛ፡$tb.$line.sdf -l compile.log\n” ;
}
elsif ($መስመር =~ ደቂቃ/ደቂቃ/)
{
$ መስመር = ~ ሰ / ደቂቃ \///;
$ መስመር = ~ s/=/:/;
አትም OUT1 "\n\n/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postlayout.$tb -sdf
ደቂቃ፡$tb.$line.sdf -l compile.log\n”;
}
elsif ($መስመር =~ ሜትር/ታይፕ/)
{
$ መስመር = ~ s/typ \///;
$ መስመር = ~ s/=/:/;
አትም OUT1 "\n\n/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postlayout.$tb -sdf
ተይብ፡$tb.$line.sdf -l compile.log\n” ;
}
#-sdfmax /M3_FIC32_0=${PROJECT_DIR}/ዲዛይነር/M3_FIC32/M3_FIC32_ba.sdf — የሞዴል ሲም ኤስዲኤፍ ቅርጸት
#$sdf = "-sdf max:testbench.M3_FIC32_0:${PROJECT_DIR}/designer/M3_FIC32/M3_FIC32_ba.sdf"; - ቪሲኤስ
የኤስዲኤፍ ቅርጸት
}
}
}
ማተም
OUT1 "\n\n"
;
if
($state eq "presynth"
)
{
ማተም
OUT2 “ፕሬሲንት
: ./presynth\n”
;
ማተም
OUT1 “/cad_design/tools/vcs.dir/E-2011.03/bin/vcs
-sim_res=1fs presynth.$tb -l
compile.log\n”
;
}
ኤልሲፍ
($state eq “postsynth”
)
{
ማተም
OUT2 “postsynth
: ./postsynth\n”
;
ማተም
OUT1 “/cad_design/tools/vcs.dir/E-2011.03/bin/vcs
-sim_res=1fs postsynth.$tb -l
compile.log\n”
;
}
ኤልሲፍ
($state eq “ድህረ አቀማመጥ”
)
{
አትም OUT2 "postlayout: ./postlayout\n";
}
ሌላ
{
"የማስመሰል ሁኔታ ጠፍቷል \n" አትም;
}
foreach $i ( ቁልፎች %LIB)
{
# አትም "ቁልፍ: $i እሴት: $LIB{$i} \n";
አትም OUT2 "$i: ./$i\n";
}
አትም OUT1 "\n\n" ;
አትም OUT1 "./simv -l run.log\n" ;
አትም OUT2 "ነባሪ: ./work\n";
ዝጋ INFILE;
OUT1 ዝጋ;
OUT2 ዝጋ;
}
የክለሳ ታሪክ (የማይክሮ ቺፕ መግቢያ
የክለሳ ታሪክ በሰነዱ ውስጥ የተተገበሩ ለውጦችን ይገልጻል። ለውጦች
በጣም ወቅታዊ ከሆነው ህትመት ጀምሮ በክለሳ ተዘርዝረዋል።
| ክለሳ | ቀን | መግለጫ |
| A | 12/2023 | በዚህ ክለሳ ውስጥ የሚከተሉት ለውጦች ተደርገዋል። • ሰነድ ወደ ማይክሮቺፕ አብነት ተቀይሯል። የመጀመሪያ ክለሳ. • የተሻሻለው ክፍል 5. Siemens QuestaSim Setup/ModelSim Setup በማስመሰል እና በማመቻቸት ወቅት የታይነት ተፅእኖን የሚያብራራ አዲስ ማስታወሻ ለማካተት። |
የማይክሮቺፕ FPGA ድጋፍ
የማይክሮ ቺፕ FPGA ምርቶች ቡድን የደንበኛ አገልግሎትን፣ የደንበኛ ቴክኒካል ድጋፍ ማእከልን ጨምሮ ምርቶቹን በተለያዩ የድጋፍ አገልግሎቶች ይደግፋል። webጣቢያ, እና ዓለም አቀፍ የሽያጭ ቢሮዎች.
ደንበኞቻቸው ድጋፉን ከማግኘታቸው በፊት የማይክሮ ቺፕ ኦንላይን መርጃዎችን እንዲጎበኙ ይመከራሉ ምክንያቱም ጥያቄዎቻቸው ቀድሞውኑ ምላሽ አግኝተዋል።
የቴክኒክ ድጋፍ ማእከልን በ webጣቢያ በ www.microchip.com/support. የFPGA መሣሪያ ክፍል ቁጥርን ይጥቀሱ፣ ተገቢውን የጉዳይ ምድብ ይምረጡ እና የሰቀላ ንድፍ files የቴክኒክ ድጋፍ ጉዳይ ሲፈጥሩ.
እንደ የምርት ዋጋ አሰጣጥ፣ የምርት ማሻሻያ፣ የዝማኔ መረጃ፣ የትዕዛዝ ሁኔታ እና ፍቃድ ላሉ ቴክኒካዊ ያልሆኑ የምርት ድጋፍ የደንበኛ አገልግሎትን ያግኙ።
- ከሰሜን አሜሪካ 800.262.1060 ይደውሉ
- ከተቀረው አለም 650.318.4460 ይደውሉ
- ፋክስ, ከየትኛውም የዓለም ክፍል, 650.318.8044
የማይክሮ ቺፕ መረጃ
ማይክሮ ቺፕ Webጣቢያ
ማይክሮቺፕ በእኛ በኩል የመስመር ላይ ድጋፍ ይሰጣል webጣቢያ በ www.microchip.com/. ይህ webጣቢያ ለመሥራት ያገለግላል files እና መረጃ ለደንበኞች በቀላሉ ይገኛል። አንዳንድ የሚገኙት ይዘቶች የሚከተሉትን ያካትታሉ:
- የምርት ድጋፍ - የውሂብ ሉሆች እና ኢራታ፣ የመተግበሪያ ማስታወሻዎች እና ዎችampፕሮግራሞች፣ የንድፍ ምንጮች፣ የተጠቃሚ መመሪያዎች እና የሃርድዌር ድጋፍ ሰነዶች፣ የቅርብ ጊዜ ሶፍትዌሮች የተለቀቁ እና በማህደር የተቀመጡ ሶፍትዌሮች
- አጠቃላይ የቴክኒክ ድጋፍ - ተዘውትረው የሚጠየቁ ጥያቄዎች (ተደጋጋሚ ጥያቄዎች)፣ የቴክኒክ ድጋፍ ጥያቄዎች፣ የመስመር ላይ የውይይት ቡድኖች፣ የማይክሮ ቺፕ ዲዛይን አጋር ፕሮግራም አባል ዝርዝር
- የማይክሮ ቺፕ ንግድ - የምርት መራጭ እና ማዘዣ መመሪያዎች ፣ የቅርብ ጊዜ የማይክሮቺፕ ጋዜጣዊ መግለጫዎች ፣ ሴሚናሮች እና ዝግጅቶች ዝርዝር ፣ የማይክሮ ቺፕ ሽያጭ ቢሮዎች ፣ አከፋፋዮች እና የፋብሪካ ተወካዮች
የምርት ለውጥ የማሳወቂያ አገልግሎት
የማይክሮ ቺፕ የምርት ለውጥ ማሳወቂያ አገልግሎት ደንበኞች በማይክሮ ቺፕ ምርቶች ላይ ወቅታዊ እንዲሆኑ ይረዳል። ከተጠቀሰው የምርት ቤተሰብ ወይም የፍላጎት መሳሪያ ጋር የተያያዙ ለውጦች፣ ዝማኔዎች፣ ክለሳዎች ወይም ስህተቶች ባሉ ጊዜ ተመዝጋቢዎች የኢሜይል ማሳወቂያ ይደርሳቸዋል።
ለመመዝገብ ወደ ይሂዱ www.microchip.com/ፒሲኤን እና የምዝገባ መመሪያዎችን ይከተሉ.
የደንበኛ ድጋፍ
የማይክሮ ቺፕ ምርቶች ተጠቃሚዎች በብዙ ቻናሎች እርዳታ ሊያገኙ ይችላሉ፡-
- አከፋፋይ ወይም ተወካይ
- የአካባቢ የሽያጭ ቢሮ
- የተከተተ መፍትሄዎች መሐንዲስ (ESE)
- የቴክኒክ ድጋፍ
ለድጋፍ ደንበኞች አከፋፋዩን፣ ወኪላቸውን ወይም ኢኤስኢን ማነጋገር አለባቸው። ደንበኞችን ለመርዳት የአካባቢ የሽያጭ ቢሮዎችም አሉ። የሽያጭ ቢሮዎች እና ቦታዎች ዝርዝር በዚህ ሰነድ ውስጥ ተካትቷል.
የቴክኒክ ድጋፍ የሚገኘው በ webጣቢያ በ: www.microchip.com/support
የማይክሮ ቺፕ መሳሪያዎች ኮድ ጥበቃ ባህሪ
በማይክሮ ቺፕ ምርቶች ላይ ያለውን የኮድ ጥበቃ ባህሪ የሚከተሉትን ዝርዝሮች ልብ ይበሉ።
- የማይክሮ ቺፕ ምርቶች በየራሳቸው የማይክሮ ቺፕ ዳታ ሉህ ውስጥ ያሉትን ዝርዝሮች ያሟላሉ።
- ማይክሮቺፕ የምርቶቹ ቤተሰቡ በታሰበው መንገድ፣ በአሰራር መግለጫዎች እና በተለመዱ ሁኔታዎች ውስጥ ሲጠቀሙ ደህንነቱ የተጠበቀ እንደሆነ ያምናል።
- የማይክሮ ቺፕ እሴቶችን እና የአእምሯዊ ንብረት መብቶቹን በከፍተኛ ሁኔታ ይጠብቃል። የማይክሮ ቺፕ ምርት ኮድ ጥበቃ ባህሪያትን ለመጣስ መሞከር በጥብቅ የተከለከለ ነው እና የዲጂታል ሚሌኒየም የቅጂ መብት ህግን ሊጥስ ይችላል።
- ማይክሮቺፕም ሆነ ሌላ ማንኛውም ሴሚኮንዳክተር አምራች የኮዱን ደህንነት ዋስትና ሊሰጥ አይችልም። ኮድ ጥበቃ ማለት ምርቱ "የማይሰበር" መሆኑን ዋስትና እንሰጣለን ማለት አይደለም.
የኮድ ጥበቃ በየጊዜው እያደገ ነው. ማይክሮቺፕ የምርቶቻችንን የኮድ ጥበቃ ባህሪያት በቀጣይነት ለማሻሻል ቁርጠኛ ነው።
የህግ ማስታወቂያ
ይህ ህትመት እና እዚህ ያለው መረጃ የማይክሮ ቺፕ ምርቶችን ለመንደፍ፣ ለመፈተሽ እና ከማመልከቻዎ ጋር ለማዋሃድ ጨምሮ በማይክሮ ቺፕ ምርቶች ብቻ ጥቅም ላይ ሊውል ይችላል። ይህንን መረጃ በማንኛውም ሌላ መንገድ መጠቀም እነዚህን ውሎች ይጥሳል። የመሳሪያ አፕሊኬሽኖችን በተመለከተ መረጃ የሚቀርበው ለእርስዎ ምቾት ብቻ ነው እና በዝማኔዎች ሊተካ ይችላል። ማመልከቻዎ ከእርስዎ መስፈርቶች ጋር መገናኘቱን ማረጋገጥ የእርስዎ ኃላፊነት ነው። ለተጨማሪ ድጋፍ በአካባቢዎ የሚገኘውን የማይክሮ ቺፕ ሽያጭ ቢሮ ያነጋግሩ ወይም ተጨማሪ ድጋፍ በ ላይ ያግኙ www.microchip.com/en-us/support/design-help/client-support-services.
ይህ መረጃ በማይክሮቺፕ “እንደሆነ” ነው የቀረበው። ማይክሮቺፕ ምንም አይነት ውክልና ወይም ዋስትና አይሰጥም፣መግለጽም ሆነ በተዘዋዋሪ፣ በጽሁፍም ሆነ በቃል፣ በህግ ወይም በሌላ መልኩ ከመረጃው ጋር የተዛመደ ነገር ግን በማናቸውም ያልተገደበ የወንጀል ዋስትና ጊዜ እና ለአካል ብቃት እንቅስቃሴ፣ ወይም ከሁኔታው፣ ከጥራት ወይም ከአፈፃፀሙ ጋር ለተያያዙ ዋስትናዎች የአካል ብቃት።
በማናቸውም ክስተት ውስጥ ማይክሮ ቺፕ ተጠያቂ አይሆንም ለማንኛውም ቀጥተኛ፣ ልዩ፣ ለቅጣት፣ ለአጋጣሚ፣ ወይም ለሚያስከትለው ኪሳራ፣ ጉዳት፣ ወጪ፣ ወይም ለማንኛውም አይነት ወጪ፣ ለመረጃው ወይም ለደረሰበት ጉዳት ስለሚቻልበት ሁኔታ ምክር ተሰጥቶታል ወይም ጉዳቱ አስቀድሞ ሊታይ የሚችል ነው። በህግ እስከተፈቀደው መጠን ድረስ፣ ከመረጃው ወይም ከአጠቃቀሙ ጋር በተገናኘ በማንኛውም መንገድ በሁሉም የይገባኛል ጥያቄዎች ላይ የማይክሮቺፕ አጠቃላይ ተጠያቂነት ከክፍያው መጠን አይበልጥም ፣ ካለ ፣ እርስዎ በቀጥታ እንደከፈሉ ለማስታወቅ።
የማይክሮ ቺፕ መሳሪያዎችን በህይወት ድጋፍ እና/ወይም በደህንነት አፕሊኬሽኖች ውስጥ መጠቀም ሙሉ በሙሉ በገዢው አደጋ ላይ ነው፣ እና ገዥው ምንም ጉዳት የሌለውን ማይክሮ ቺፕን ለመከላከል፣ ለማካካስ እና በእንደዚህ አይነት አጠቃቀም ምክንያት ከሚመጡ ማናቸውም ጉዳቶች፣ የይገባኛል ጥያቄዎች፣ ክሶች ወይም ወጪዎች ለመጠበቅ ይስማማል። በሌላ መልኩ ካልተገለጸ በስተቀር በማንኛውም የማይክሮ ቺፕ የአእምሮአዊ ንብረት መብቶች ስር ምንም አይነት ፍቃድ በተዘዋዋሪም ሆነ በሌላ መንገድ አይተላለፍም።
የንግድ ምልክቶች
የማይክሮ ቺፕ ስም እና አርማ፣ የማይክሮቺፕ አርማ፣ Adaptec፣ AVR፣ AVR አርማ፣ AVR Freaks፣ BesTime፣ BitCloud፣ CryptoMemory፣ CryptoRF፣ dsPIC፣ flexPWR፣ HELDO፣ IGLOO፣ JukeBlox፣ KeeLoq፣ Kleer፣ LANCheck፣ LinkMD፣maXSTYPE MediaLB፣ megaAVR፣ Microsemi፣ Microsemi logo፣ MOST፣ MOST አርማ፣ MPLAB፣ OptoLyzer፣ PIC፣ picoPower፣ PICSTART፣ PIC32 አርማ፣ PolarFire፣ Prochip Designer፣ QTouch፣ SAM-BA፣ SeGenuity፣ SpyNIC፣ SST፣ SST Logo፣ SuperFlash፣ Symmetric ፣ SyncServer፣ Tachyon፣ TimeSource፣ tinyAVR፣ UNI/O፣ Vectron እና XMEGA በአሜሪካ እና በሌሎች አገሮች ውስጥ የተካተቱ የማይክሮ ቺፕ ቴክኖሎጂ የንግድ ምልክቶች ናቸው።
AgileSwitch፣ APT፣ ClockWorks፣ The Embedded Control Solutions Company፣ EtherSynch፣ Flashtec፣ Hyper Speed Control፣ HyperLight Load፣ Libero፣ MotorBench፣ mTouch፣ Powermite 3፣ Precision Edge፣ ProASIC፣ ProASIC Plus፣ ProASIC Plus አርማ፣ ጸጥ ያለ ሽቦ፣ SmartFusion፣ SyncWorld፣ Temux፣ TimeCesium፣ TimeHub፣ TimePictra፣ Time Provider፣ TrueTime እና ZL በአሜሪካ ውስጥ የተካተቱ የማይክሮ ቺፕ ቴክኖሎጂ የንግድ ምልክቶች ናቸው።
አጎራባች ቁልፍ ማፈን፣ AKS፣ አናሎግ-ለዲጂታል ዘመን፣ Any Capacitor፣ AnyIn፣ AnyOut፣ Augmented Switching፣ BlueSky፣ BodyCom፣ Clockstudio፣ CodeGuard፣ CryptoAuthentication፣ CryptoAutomotive፣ CryptoCompanion፣ CryptoController፣ dsPICDEM፣ dsPImic አማካኝ ገቢር፣ dsPICDEM አማካኝ ገቢ , DAM, ECAN, Espresso T1S, EtherGREEN, GridTime, IdealBridge, In-Circuit Serial Programming, ICSP, INICnet, Intelligent Paralleling, IntelliMOS, Inter-Chip Connectivity, JitterBlocker, Knob-on-Display, KoD, maxCrypto, maxView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB የተረጋገጠ አርማ, MPLIB, MPLINK, MultiTRAK, NetDetach, ሁሉን አዋቂ ኮድ ማመንጨት, PICDEM, PICDEM.net,
PICkit፣ PICtail፣ PowerSmart፣ PureSilicon፣ QMatrix፣ REAL ICE፣ Ripple Blocker፣ RTAX፣ RTG4፣ SAMICE፣ Serial Quad I/O፣ simpleMAP፣ SimpliPHY፣ SmartBuffer፣ SmartHLS፣ SMART-IS፣ storClad፣ SQI፣ SuperSwitcher
SuperSwitcher II፣ Switchtec፣ SynchroPHY፣ ጠቅላላ ጽናት፣ የታመነ ጊዜ፣ TSHARC፣ USBCheck፣ VariSense፣ VectorBlox፣ VeriPHY፣ Viewስፓን፣ ዋይፐር ሎክ፣ XpressConnect እና ZENA የማይክሮ ቺፕ ቴክኖሎጂ Incorporated የንግድ ምልክቶች ናቸው።
በአሜሪካ እና በሌሎች አገሮች.
SQTP የማይክሮ ቺፕ ቴክኖሎጂ በአሜሪካ ውስጥ የተቀናጀ የአገልግሎት ምልክት ነው።
የ Adaptec አርማ፣ የፍላጎት ድግግሞሽ፣ የሲሊኮን ማከማቻ ቴክኖሎጂ እና ሲምኮም በሌሎች አገሮች የማይክሮ ቺፕ ቴክኖሎጂ Inc. የንግድ ምልክቶች ናቸው።
GestIC በሌሎች አገሮች ውስጥ የማይክሮቺፕ ቴክኖሎጂ ኢንክ.
በዚህ ውስጥ የተጠቀሱት ሁሉም ሌሎች የንግድ ምልክቶች የየድርጅታቸው ንብረት ናቸው።
© 2023፣ የማይክሮ ቺፕ ቴክኖሎጂ ኢንኮርፖሬትድ እና ተባባሪዎቹ። መብቱ በህግ የተጠበቀ ነው.
ISBN: 978-1-6683-3694-6
የጥራት አስተዳደር ስርዓት
የማይክሮ ቺፕ የጥራት አስተዳደር ስርዓቶችን በተመለከተ መረጃ ለማግኘት እባክዎን ይጎብኙ www.microchip.com/quality.
| አሜሪካ | እስያ/ፓሲፊክ | እስያ/ፓሲፊክ | አውሮፓ |
| የኮርፖሬት ቢሮ 2355 ምዕራብ Chandler Blvd. Chandler, AZ 85224-6199 ስልክ፡- 480-792-7200 ፋክስ፡ 480-792-7277 የቴክኒክ ድጋፍ; www.microchip.com/support Web አድራሻ፡- www.microchip.com አትላንታ ዱሉዝ፣ ጂኤ ስልክ፡- 678-957-9614 ፋክስ፡ 678-957-1455 ኦስቲን ፣ ቲኤክስ ስልክ፡- 512-257-3370 ቦስተን ዌስትቦሮ፣ ኤም.ኤ ስልክ፡- 774-760-0087 ፋክስ፡ 774-760-0088 ቺካጎ ኢታስካ፣ IL ስልክ፡- 630-285-0071 ፋክስ፡ 630-285-0075 ዳላስ Addison, TX ስልክ፡- 972-818-7423 ፋክስ፡ 972-818-2924 ዲትሮይት ኖቪ፣ ኤም.አይ ስልክ፡- 248-848-4000 ሂዩስተን ፣ ቲኤክስ ስልክ፡- 281-894-5983 ኢንዲያናፖሊስ ኖብልስቪል ፣ ኢን ስልክ፡- 317-773-8323 ፋክስ፡ 317-773-5453 ስልክ፡- 317-536-2380 ሎስ አንጀለስ ተልዕኮ Viejo, CA ስልክ፡- 949-462-9523 ፋክስ፡ 949-462-9608 ስልክ፡- 951-273-7800 ራሌይ ፣ ኤንሲ ስልክ፡- 919-844-7510 ኒው ዮርክ፣ ኒው ዮርክ ስልክ፡- 631-435-6000 ሳን ሆሴ፣ ካሊፎርኒያ ስልክ፡- 408-735-9110 ስልክ፡- 408-436-4270 ካናዳ - ቶሮንቶ ስልክ፡- 905-695-1980 ፋክስ፡ 905-695-2078 |
አውስትራሊያ - ሲድኒ ስልክ፡ 61-2-9868-6733 ቻይና - ቤጂንግ ስልክ፡ 86-10-8569-7000 ቻይና - ቼንግዱ ስልክ፡ 86-28-8665-5511 ቻይና - ቾንግኪንግ ስልክ፡ 86-23-8980-9588 ቻይና - ዶንግጓን ስልክ፡ 86-769-8702-9880 ቻይና - ጓንግዙ ስልክ፡ 86-20-8755-8029 ቻይና - ሃንግዙ ስልክ፡ 86-571-8792-8115 ቻይና - ሆንግ ኮንግ SAR ስልክ፡ 852-2943-5100 ቻይና - ናንጂንግ ስልክ፡ 86-25-8473-2460 ቻይና - Qingdao ስልክ፡ 86-532-8502-7355 ቻይና - ሻንጋይ ስልክ፡ 86-21-3326-8000 ቻይና - ሼንያንግ ስልክ፡ 86-24-2334-2829 ቻይና - ሼንዘን ስልክ፡ 86-755-8864-2200 ቻይና - ሱዙ ስልክ፡ 86-186-6233-1526 ቻይና - Wuhan ስልክ፡ 86-27-5980-5300 ቻይና - ዢያን ስልክ፡ 86-29-8833-7252 ቻይና - Xiamen ስልክ፡ 86-592-2388138 ቻይና - ዙሃይ ስልክ፡ 86-756-3210040 |
ህንድ - ባንጋሎር ስልክ፡ 91-80-3090-4444 ህንድ - ኒው ዴሊ ስልክ፡ 91-11-4160-8631 ህንድ - ፓን ስልክ፡ 91-20-4121-0141 ጃፓን - ኦሳካ ስልክ፡ 81-6-6152-7160 ጃፓን - ቶኪዮ ስልክ፡ 81-3-6880- 3770 ኮሪያ - ዴጉ ስልክ፡ 82-53-744-4301 ኮሪያ - ሴኡል ስልክ፡ 82-2-554-7200 ማሌዥያ - ኩዋላ ላምፑር ስልክ፡ 60-3-7651-7906 ማሌዥያ - ፔንንግ ስልክ፡ 60-4-227-8870 ፊሊፒንስ - ማኒላ ስልክ፡ 63-2-634-9065 ስንጋፖር ስልክ፡ 65-6334-8870 ታይዋን - Hsin Chu ስልክ፡ 886-3-577-8366 ታይዋን - Kaohsiung ስልክ፡ 886-7-213-7830 ታይዋን - ታይፔ ስልክ፡ 886-2-2508-8600 ታይላንድ - ባንኮክ ስልክ፡ 66-2-694-1351 ቬትናም - ሆ ቺ ሚን ስልክ፡ 84-28-5448-2100 |
ኦስትሪያ - ዌልስ ስልክ፡ 43-7242-2244-39 ፋክስ፡ 43-7242-2244-393 ዴንማርክ - ኮፐንሃገን ስልክ፡ 45-4485-5910 ፋክስ፡ 45-4485-2829 ፊንላንድ - ኢፖ ስልክ፡ 358-9-4520-820 ፈረንሳይ - ፓሪስ Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 ጀርመን - Garching ስልክ፡ 49-8931-9700 ጀርመን - ሀን ስልክ፡ 49-2129-3766400 ጀርመን - Heilbronn ስልክ፡ 49-7131-72400 ጀርመን - Karlsruhe ስልክ፡ 49-721-625370 ጀርመን - ሙኒክ Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 ጀርመን - Rosenheim ስልክ፡ 49-8031-354-560 እስራኤል - ራአናና ስልክ፡ 972-9-744-7705 ጣሊያን - ሚላን ስልክ፡ 39-0331-742611 ፋክስ፡ 39-0331-466781 ጣሊያን - ፓዶቫ ስልክ፡ 39-049-7625286 ኔዘርላንድስ - Drunen ስልክ፡ 31-416-690399 ፋክስ፡ 31-416-690340 ኖርዌይ - ትሮንደሄም ስልክ፡ 47-72884388 ፖላንድ - ዋርሶ ስልክ፡ 48-22-3325737 ሮማኒያ - ቡካሬስት Tel: 40-21-407-87-50 ስፔን - ማድሪድ Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 ስዊድን - ጎተንበርግ Tel: 46-31-704-60-40 ስዊድን - ስቶክሆልም ስልክ፡ 46-8-5090-4654 ዩኬ - ዎኪንግሃም ስልክ፡ 44-118-921-5800 ፋክስ፡ 44-118-921-5820 |
© 2023 የማይክሮ ቺፕ ቴክኖሎጂ ኢንክ እና ንዑስ ስርጭቶቹ
DS50003627A –
ሰነዶች / መርጃዎች
 |
MICROCHIP Libero SoC የማስመሰል ላይብረሪ ሶፍትዌር [pdf] የተጠቃሚ መመሪያ DS50003627A፣ Libero SoC Simulation Library Software፣ SoC Simulation Library Software፣ Simulation Library Software፣ Library Software፣ Software |
