Libero SoC modeliavimas
Bibliotekos sąrankos instrukcijos
Įvadas
Šio dokumento tikslas – aprašyti modeliavimo aplinkos nustatymo procedūrą naudojant Libero SoC projektą kaip įvestį. Ši dokumentacija atitinka iš anksto sudarytas bibliotekas, skirtas naudoti su Libero SoC v11.9 ir naujesnėmis programinės įrangos leidimais. Pateiktos bibliotekos yra sudarytos „Verilog“. VHDL naudotojams reikalinga licencija, leidžianti imituoti mišrų režimą.
Sudarytos modeliavimo bibliotekos yra prieinamos šiems įrankiams:
- Aldec Active-HDL
- Aldec Riviera-PRO
- Cadence Incisive Enterprise ir Xcelium
- Siemens QuestaSim
- Santrauka VCS
Norėdami paprašyti bibliotekos kitam treniruokliui, susisiekite Mikroschemos techninė pagalba.
Libero SoC integracija
Libero SoC palaiko modeliavimą naudojant ModelSim ME generuodamas run.do file. Tai file ModelSim ME/ModelSim Pro ME naudoja modeliavimui nustatyti ir vykdyti. Norėdami naudoti kitus modeliavimo įrankius, galite sugeneruoti ModelSim ME/ModelSim Pro ME run.do ir modifikuoti Tcl scenarijų file naudoti komandas, kurios yra suderinamos su jūsų simuliatoriumi.
1.1 Libero SoC Tcl File Karta (Užduokite klausimą)
Sukūrę ir sugeneravę dizainą Libero SoC, pradėkite ModelSim ME/ModelSim Pro ME modeliavimą visuose projektavimo etapuose (presintezės, posintezės ir post-layout). Šis veiksmas sugeneruoja run.do file ModelSim ME/ModelSim Pro ME kiekvienam projektavimo etapui.
Svarbu: Pradėję kiekvieną modeliavimo paleidimą, pervardykite automatiškai sugeneruotą run.do file modeliavimo kataloge, kad Libero SoC to neperrašytų file. Pavyzdžiui,ample files gali būti pervadinti į presynth_run.do, postsynth_run.do ir postlayout_run.do.
„Aldec“ sąranka, skirta „Active-HDL“ ir „Riviera-Pro“ (Užduokite klausimą)
Run.do file naudojamas ModelSim ME/ModelSim Pro ME gali būti modifikuotas ir naudojamas modeliavimui naudojant Aldec simuliatorius.
2.1 Aplinkos kintamasis (Užduokite klausimą)
Nustatykite aplinkos kintamąjį pagal savo licenciją file vieta:
LM_LICENSE_FILE: turi būti nuoroda į licencijos serverį.
2.2 Atsisiųskite sudarytą biblioteką (Užduokite klausimą)
Atsisiųskite Aldec Active-HDL ir Aldec Riviera-PRO bibliotekas iš mikroschemos websvetainę.
2.3 Run.do konvertavimas Aldec modeliavimui (Užduokite klausimą)
Run.do files, sugeneruotas Libero SoC modeliavimui naudojant Active-HDL ir Riviera-Pro įrankį, gali būti naudojamas modeliavimui naudojant Active-HDL ir Riviera-Pro su vienu pakeitimu. Šioje lentelėje pateikiamos Aldec ekvivalento komandos, kurias reikia keisti ModelSim run.do file.
2-1 lentelė. Aldec lygiavertės komandos
| ModelSim | Aktyvus DTL |
| vlogas | rąstas |
| vcom | acom |
| vlib | alib |
| vsim | asim |
| vmap | amap |
Toliau kaipample run.do susijęs su Aldec simuliatoriais.
- Nustatykite dabartinio darbo katalogo vietą.
nustatyti dsn - Nustatykite veikiančios bibliotekos pavadinimą, susiekite jos vietą ir susiekite Microchip FPGA šeimos vietą
iš anksto sudarytos bibliotekos (pvz.,ample, SmartFusion2), kuriame naudojate savo dizainą.
alib presynth
amap presynth presynth
amap SmartFusion2 - Surinkite visą reikiamą DTL files naudojamas projektuojant su reikiama biblioteka.
alog –work presynth temp.v (skirta „Verilog“)
alog –darbas presynth testbench.v
acom – darbo presynth temp.vhd (skirta Vhdl)
acom – darbo presynth testbench.vhd - Imituoti dizainą.
asim –L SmartFusion2 –L presynth –t 1ps presynth.testbench
paleisti 10us
2.4 Žinomos problemos (Užduokite klausimą)
Šiame skyriuje pateikiamos žinomos problemos ir apribojimai.
- Bibliotekos, sudarytos naudojant Riviera-PRO, yra konkrečios platformos (ty 64 bitų bibliotekos negali būti paleistos 32 bitų platformoje ir atvirkščiai).
- Jei norite sukurti dizainą, kuriame yra SERDES/MDDR/FDDR, savo run.do naudokite šią parinktį files vykdydami modeliavimą sukūrę jų dizainą:
– Aktyvus DTL: asim –o2
– Riviera-PRO: asim –O2 (modeliavimui prieš sintezę ir po išdėstymo) ir asim –O5 (modeliavimui po išdėstymo)
„Aldec“ sąranka, skirta „Active-HDL“ ir „Riviera-Pro“, turi šiuos laukiančius SAR. Norėdami gauti daugiau informacijos, kreipkitės Mikroschemos techninė pagalba. - SAR 49908 – Active-HDL: VHDL klaida matematinio bloko modeliavimui
- SAR 50627 – Riviera-PRO 2013.02: SERDES dizaino modeliavimo klaidos
- SAR 50461 – Riviera-PRO: asim -O2/-O5 parinktis modeliuojant
Kadencija Incisive Setup (Užduokite klausimą)
Turite sukurti scenarijų file panašus į ModelSim ME/ModelSim Pro ME run.do paleisti
Kadence Incisive simuliatorius. Atlikite šiuos veiksmus ir sukurkite scenarijų file NCSim arba naudokite scenarijų file
numatyta konvertuoti ModelSim ME/ModelSim Pro ME run.do files į konfigūraciją files
reikalingas modeliavimui naudojant NCSim.
Svarbu: kadencija nustojo leisti naujas Incisive Enterprise versijas
simuliatorių ir pradėjo palaikyti Xcelium simuliatorių.
3.1 Aplinkos kintamieji (Užduokite klausimą)
Norėdami paleisti Cadence Incisive simuliatorių, sukonfigūruokite šiuos aplinkos kintamuosius:
- LM_LICENSE_FILE: turi būti nuoroda į licenciją file.
- cds_root: turi nurodyti Cadence Incisive Installation namų katalogo vietą.
- PATH: turi nukreipti į šiukšliadėžės vietą įrankių kataloge, nurodytą cds_root, tai yra,
$cds_root/tools/bin/64bit (64 bitų mašinai ir $cds_root/tools/bin 32 bitų mašinai).
Yra trys modeliavimo aplinkos nustatymo būdai, kai perjungiama iš 64 bitų į 32 bitų operacines sistemas:
1 atvejis: PATH kintamasis
Vykdykite šią komandą:
set path = (install_dir/tools/bin/64bit $path) 64 bitų įrenginiams ir
set path = (install_dir/tools/bin $path) 32 bitų įrenginiams
2 atvejis: -64 bitų komandinės eilutės parinkties naudojimas
Komandinėje eilutėje nurodykite -64 bitų parinktį, kad iškviestumėte 64 bitų vykdomąjį failą.
3 atvejis: INCA_64BIT arba CDS_AUTO_64BIT aplinkos kintamojo nustatymas
Kintamasis INCA_64BIT laikomas loginiu. Šiam kintamajam galite nustatyti bet kokią reikšmę arba nulinę eilutę.
setenv INCA_64BIT
Svarbu: INCA_64BIT aplinkos kintamasis neturi įtakos kitiems „Cadence“ įrankiams, pvz., IC įrankiams. Tačiau Incisive įrankių kintamasis INCA_64BIT nepaiso aplinkos kintamojo CDS_AUTO_64BIT parametro. Jei nustatytas INCA_64BIT aplinkos kintamasis, visi Incisive įrankiai veikia 64 bitų režimu. setenv CDS_AUTO_64BIT INCLUDE:INCA
Svarbu: eilutė INCA turi būti didžiosiomis raidėmis. Visi vykdomieji failai turi būti paleisti 32 bitų arba 64 bitų režimu. Nenustatykite kintamojo, kad būtų vienas vykdomasis failas, kaip nurodyta toliau:
setenv CDS_AUTO_64BIT INCLUDE:ncelab
Kiti „Cadence“ įrankiai, pvz., IC įrankiai, taip pat naudoja aplinkos kintamąjį CDS_AUTO_64BIT, kad valdytų 32 arba 64 bitų vykdomųjų failų pasirinkimą. Toliau pateiktoje lentelėje parodyta, kaip galite nustatyti CDS_AUTO_64BIT kintamąjį, kad būtų paleistas Incisive įrankiai ir IC įrankiai visais režimais.
3-1 lentelė. CDS_AUTO_64BIT kintamieji
| CDS_AUTO_64BIT kintamasis | Įspūdingi įrankiai | IC įrankiai |
| setenv CDS_AUTO_64BIT ALL | 64 bitas | 64 bitas |
| setenv CDS_AUTO_64BIT NĖRA | 32 bitas | 32 bitas |
| setenv CDS_AUTO_64BIT EXCLUDE:ic_binary | 64 bitas | 32 bitas |
| setenv CDS_AUTO_64BIT EXCLUDE:INCA | 32 bitas | 64 bitas |
Svarbu: Visi Incisive įrankiai turi būti paleisti 32 bitų arba 64 bitų režimu. Nenaudokite EXCLUDE, kad neįtrauktumėte konkretaus vykdomojo failo, kaip nurodyta toliau: setenv CDS_AUTO_64BIT EXCLUDE:ncelab
Jei nustatote kintamąjį CDS_AUTO_64BIT, kad neįtrauktumėte įrankių „Incisive“ (setenv CDS_AUTO_64BIT EXCLUDE:INCA), visi „Incisive“ įrankiai bus vykdomi 32 bitų režimu. Tačiau -64 bitų komandinės eilutės parinktis nepaiso aplinkos kintamojo.
Toliau pateikta konfigūracija files padeda tvarkyti duomenis ir valdyti modeliavimo įrankių bei paslaugų veikimą:
- Bibliotekos žemėlapių sudarymas file (cds.lib) – apibrėžia loginį dizaino vietos pavadinimą.
- Bibliotekos ir susieja jas su fiziniais katalogų pavadinimais.
- Kintamieji file (hdl.var) – apibrėžia kintamuosius, turinčius įtakos modeliavimo įrankių ir paslaugų veikimui.
3.2 Atsisiųskite sudarytą biblioteką (Užduokite klausimą)
Atsisiųskite Cadence Incisive bibliotekas iš Microsemi's websvetainę.
3.3 NCSim scenarijaus kūrimas File (Užduokite klausimą)
Sukūrę run.do kopiją files, atlikite šiuos veiksmus, kad paleistumėte modeliavimą naudodami NCSim:
- Sukurkite cds.lib file kuri apibrėžia pasiekiamas bibliotekas ir jų vietą. The file yra teiginių, susiejančių loginius bibliotekos pavadinimus su jų fiziniais katalogų keliais. Pavyzdžiui,ample, jei naudojate presynth modeliavimą, cds.lib file parašytas taip, kaip parodyta sekančiame kodų bloke.
APRAŠYTI presynth ./presynth
APIBRĖŽTI COREAHBLITE_LIB ./COREAHBLITE_LIB
APIBRĖŽTI smartfusion2 - Sukurkite hdl.var file, pasirenkama konfigūracija file kuriame yra konfigūracijos kintamieji, kurie nustato, kaip sukonfigūruota jūsų projektavimo aplinka. Šis kintamasis files yra įtrauktos:
– Kintamieji, kurie naudojami darbo bibliotekai, kurioje kompiliatorius saugo sukompiliuotus objektus ir kitus išvestinius duomenis, nurodyti.
– Verilog, kintamieji (LIB_MAP, VIEW_MAP, WORK), kurie naudojami nurodyti bibliotekas ir views ieškoti, kai tyrėjas išsprendžia atvejus.
– Kintamieji, leidžiantys apibrėžti kompiliatoriaus, rengėjo ir simuliatoriaus komandinės eilutės parinktis ir argumentus.
Presintezės modeliavimo atveju pvzampparodyta aukščiau, tarkime, kad turime tris RTL files: av, bv ir testbench.v, kuriuos reikia sudaryti atitinkamai į presynth, COREAHBLITE_LIB ir presynth bibliotekas. hdl.var file gali būti parašytas taip, kaip parodyta šiame kodų bloke.
DEFINE WORK presynth
NUSTATYTI PROJECT_DIR files>
NUSTATYTI LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/av => presynth)
NUSTATYTI LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/bv => COREAHBLITE_LIB)
NUSTATYTI LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/testbench.v => presynth)
NUSTATYTI LIB_MAP ($LIB_MAP, + => presynth) - Sudarykite dizainą files naudojant ncvlog parinktį.
ncvlog +incdir+ –cdslib ./cds.lib –hdlvar ./hdl.var –logfile
ncvlog.log –update –linedebug av bv testbench.v - Sukurkite dizainą naudodami ncelab. Kūrėjas sukuria projektavimo hierarchiją, remdamasis projektavimo ir konfigūracijos informacija, nustato signalo ryšį ir apskaičiuoja visų projekte esančių objektų pradines reikšmes. Išplėtota dizaino hierarchija saugoma modeliavimo momentinėje nuotraukoje, kuri yra jūsų dizaino, kurį modeliuoklis naudoja modeliavimui vykdyti, vaizdas.
ncelab –Pranešimas –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncelab.log –errormax 15 –
prieiga +rwc –status worklib. :modulis
Kūrimas po maketavimo modeliavimo
Modeliavimo po išdėstymo atveju pirmiausia SDF file reikia sukompiliuoti prieš tobulinant naudojant komandą ncsdfc.
ncsdfcfilepavadinimas>.sdf –išvestisfilepavadinimas>.sdf.X
Kurdami naudokite sukompiliuotą SDF išvestį su –autosdf parinktimi, kaip parodyta šiame kodų bloke.
ncelab -autosdf –Pranešimas –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncelab.log –errormax
15 –prieiga +rwc –darbo būsena. :modulis –sdf_cmd_file ./
sdf_cmd_file
sdf_cmd_file turi būti taip, kaip parodyta šiame kodų bloke.
COMPILED_SDF_FILE = " file>“ - Imituoti naudojant ncsim. Po detalizavimo sukuriamas modeliavimo momentinis vaizdas, kurį ncsim įkelia modeliavimui. Galite paleisti paketiniu režimu arba GUI režimu.
ncsim –Pranešimas –batch/-gui –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncsim.log –
errormax 15 – būsenos darbo lib. :modulis
Svarbu: Visi pirmiau minėti trys kompiliavimo, kūrimo ir modeliavimo žingsniai gali būti įtraukti į apvalkalo scenarijų file ir gaunamas iš komandinės eilutės. Užuot naudoję šiuos tris veiksmus, dizainą galima imituoti vienu žingsniu naudojant ncverilog arba irun parinktį, kaip parodyta kitame kodų bloke.
ncverilog +incdir+ -cdslib ./cds.lib –hdlvar ./hdl.var
files naudojamas projektuojant>
irun +incdir+ -cdslib ./cds.lib –hdlvar ./hdl.var files
naudojamas projektuojant>
3.3.1 Žinomos problemos (Užduokite klausimą)
Testbench sprendimas
Naudojant toliau pateiktą teiginį laikrodžio dažniui nurodyti vartotojo sugeneruotame bandymų stende arba numatytasis bandomasis stendas, sugeneruotas Libero SoC, neveikia su NCSim.
visada @(SYSCLK)
#(SYSCLK_PERIOD / 2.0) SYSCLK <= !SYSCLK;
Norėdami paleisti modeliavimą, pakeiskite taip:
visada #(SYSCLK_PERIOD / 2.0) SYSCLK = ~SYSCLK;
Svarbu: sudaryta NCSim bibliotekos yra konkrečios platformos (ty 64 bitų bibliotekos nesuderinamos su 32 bitų platforma ir atvirkščiai).
Postsynth ir post-layout modeliavimas naudojant MSS ir SERDES Vykdant postsynth modeliavimą projektams, kuriuose yra MSS blokas, arba modelių modeliavimą po išdėstymo naudojant SERDES, BFM modeliavimas neveikia, jei parinktis –libmap yra
nenurodyta rengiant. Taip yra todėl, kad tobulinant MSS išsprendžiama iš darbo bibliotekos (dėl numatytojo susiejimo, o worklib yra postsynth/post-layout), kur tai tik fiksuota funkcija.
Komanda ncelab turi būti parašyta, kaip parodyta kitame kodo bloke, kad būtų išspręstas MSS
bloką iš SmartFusion2 iš anksto sukompiliuotos bibliotekos.
ncelab -libmap lib.map -libverbose -Message -access +rwc cfg1
ir lib.map file turi būti taip:
cfg1 konfigūracija;
dizainas ;
numatytasis liblist smartfusion2 ;
pabaigos konfigūracija
Tai išsprendžia bet kurį SmartFusion2 bibliotekos langelį prieš žiūrint į darbo biblioteką, ty postsynth / post-layout.
Parinktis –libmap pagal numatytuosius nustatymus gali būti naudojama kuriant kiekvieną modeliavimą (priešsintezę, postsintezę ir išdėstymą vėliau). Taip išvengiama modeliavimo problemų, kylančių dėl egzempliorių iš bibliotekų sprendimo.
ncelab: *F,INTERR: VIDAUS IŠIMTIS
Ši „ncelab“ įrankio išimtis yra įspėjimas projektams, kuriuose yra FDDR „SmartFusion 2“ ir IGLOO 2, atliekant postsintezės ir išdėstymo modeliavimą naudojant –libmap parinktį.
Svarbu: Apie šią problemą buvo pranešta „Cadence“ palaikymo komandai (SAR 52113).
3.4 Sample Tcl ir Shell Script Files (Užduokite klausimą)
Toliau nurodyta files yra konfigūracija filereikia norint nustatyti dizainą ir apvalkalo scenarijų file NCSim komandų vykdymui.
Cds.lib
NE smartfusion2 /scratch/krydor/tmpspace/users/me/nc-vlog64/SmartFusion2
APIBRĖŽTI COREAHBLITE_LIB ./COREAHBLITE_LIB
APRAŠYTI presynth ./presynth
HDl.var
DEFINE WORK presynth
NUSTATYTI PROJECT_DIR /scratch/krydor/tmpspace/sqausers/me/3rd_party_simulators/Cadence/IGLOO2/
ENVM/M2GL050/envm_fic1_ser1_v/eNVM_fab_master
NUSTATYTI LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_addrdec.v => COREAHBLITE_LIB )
NUSTATYTI LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_defaultslavesm.v => COREAHBLITE_LIB )
NUSTATYTI LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_masterstagev => COREAHBLITE_LIB )
NUSTATYTI LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_slavearbiter.v => COREAHBLITE_LIB )
NUSTATYTI LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_slavestagev => COREAHBLITE_LIB )
NUSTATYTI LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_matrix2x16.v => COREAHBLITE_LIB )
NUSTATYTI LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite.v => COREAHBLITE_LIB )
NUSTATYTI LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB/CCC_0/SB_CCC_0_FCCC.v =>
presynth )
NUSTATYTI LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreConfigMaster/
2.0.101/rtl/vlog/core/coreconfigmaster.v => presynth )
NUSTATYTI LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreConfigP/4.0.100/rtl/
vlog/core/coreconfigp.v => presynth )
NUSTATYTI LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreResetP/5.0.103/rtl/
vlog/core/coreresetp_pcie_hotreset.v => presynth )
NUSTATYTI LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreResetP/5.0.103/rtl/
vlog/core/coreresetp.v => presynth )
NUSTATYTI LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB/FABOSC_0/SB_FABOSC_0_OSC.v =>
presynth )
NUSTATYTI LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB_HPMS/SB_HPMS.v => presynth )
NUSTATYTI LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB/SB.v => presynth )
NUSTATYTI LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/SERDES_IF_0/
SB_top_SERDES_IF_0_SERDES_IF.v => presynth )
NUSTATYTI LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/SB_top.v => presynth)
NUSTATYTI LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/testbench.v => presynth)
NUSTATYTI LIB_MAP ($LIB_MAP, + => presynth)
Komandos.csh
ncvlog +incdir+../../component/work/SB_top -cdslib ./cds.lib -hdlvar ./hdl.var -logfile
ncvlog.log -errormax 15 -update -linedebug
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_addrdec.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/
coreahblite_defaultslavesm.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_masterstagamžius
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_slavearbiter.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_slavestagamžius
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_matrix2x16.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite.v
../../component/work/SB/CCC_0/SB_CCC_0_FCCC.v
../../component/Actel/DirectCore/CoreConfigMaster/2.0.101/rtl/vlog/core/coreconfigmaster.v
../../component/Actel/DirectCore/CoreConfigP/4.0.100/rtl/vlog/core/coreconfigp.v
../../component/Actel/DirectCore/CoreResetP/5.0.103/rtl/vlog/core/coreresetp_pcie_hotreset.v
../../component/Actel/DirectCore/CoreResetP/5.0.103/rtl/vlog/core/coreresetp.v
../../component/work/SB/FABOSC_0/SB_FABOSC_0_OSC.v ../../component/work/SB_HPMS/SB_HPMS.v
../../component/work/SB/SB.v ../../component/work/SB_top/SERDES_IF_0/
SB_top_SERDES_IF_0_SERDES_IF.v
../../component/work/SB_top/SB_top.v ../../component/work/SB_top/testbench.v
ncelab -Message -cdslib ./cds.lib -hdlvar ./hdl.var
-darbas presynth -logfile ncelab.log -errormax 15 -access +rwc -status presynth.testbench:module
ncsim -Message -batch -cdslib ./cds.lib -hdlvar ./
hdl.var -logfile ncsim.log -errormax 15 -status presynth.testbench:module
3.5 Automatika (Užduokite klausimą)
Toliau pateikiamas scenarijus file konvertuoja ModelSim run.do files į konfigūraciją filereikia norint paleisti modeliavimą naudojant NCSim.
Scenarijus File Naudojimas
perl cadence_parser.pl presynth_run.do postsynth_run.do
postlayout_run.do Microsemi_Family
Location_of_Cadence_Precompiled_libraries
Cadence_parser.pl
#!/usr/bin/perl -w
################################################# ############################################
##################
#Naudojimas: perl questa_parser.pl presynth_run.do postsynth_run.do postlayout_run.do
Microsemi_Family Precompiled_Libraries_location#
################################################# ############################################
##################
naudoti POSIX;
naudoti griežtai;
mano ($presynth, $postsynth, $postlayout, $family, $lib_location) = @ARGV;
&questa_parser($presynth, $šeima, $lib_vieta);
&questa_parser($postsynth, $šeima, $lib_vieta);
&questa_parser($postlayout, $šeima, $lib_vieta);
sub questa_parser {
mano $ModelSim_run_do = $_[0];
mano $actel_family = $_[1];
mano $lib_vieta = $_[2];
mano $ būsena;
if ( -e „$ModelSim_run_do“)
{
atidaryti (INFILE"$ModelSim_run_do");
mano @ModelSim_run_do =FILE>;
mano $ eilutė;
if ( $ModelSim_run_do =~ m/(presynth)/)
{
„mkdir QUESTA_PRESYNTH“;
atidaryti (OUTFILE”,>QUESTA_PRESYNTH/presynth_questa.do“);
$valstybė = $1;
} elsif ( $ModelSim_run_do =~ m/(postsynth)/)
{
`mkdir QUESTA_POSTSYNTH`;
atidaryti (OUTFILE”,>QUESTA_POSTSYNTH/postsynth_questa.do“);
$valstybė = $1;
} elsif ( $ModelSim_run_do =~ m/(postlayout)/ )
{
„mkdir QUESTA_POSTLAYOUT“;
atidaryti (OUTFILE”,>QUESTA_POSTLAYOUT/postlayout_questa.do“);
$valstybė = $1;
} Kitas
{
spausdinti „Neteisingi įvestis file\n“;
spausdinti „#Usage: perl questa_parser.pl presynth_run.do postsynth_run.do postlayout_run.do
\”Bibliotekų_vieta\”\n”;
}
foreach $line (@ModelSim_run_do)
{
#Bendrosios operacijos
$line =~ s/..\/designer.*simuliacija\///g;
$line =~ s/$state/$state\_questa/g;
#AtspausdintiFILE „$ eilutė \n“;
if ($line =~ m/vmap\s+.*($actel_family)/)
{
AtspausdintiFILE "vmap $actel_family \"$lib_location\"\n";
} elsif ($line =~ m/vmap\s+(.*._LIB)/)
{
$line =~ s/..\/component/..\/..\/component/g;
AtspausdintiFILE „$ eilutė \n“;
} elsif ($line =~ m/vsim/)
{
$line =~ s/vsim/vsim -novopt/g;
AtspausdintiFILE „$ eilutė \n“;
} Kitas
{
AtspausdintiFILE „$ eilutė \n“;
}
}
priartėtiFILE);
UždarytiFILE);
} dar {
spausdinti „$ModelSim_run_do neegzistuoja. Dar kartą paleiskite modeliavimą \n";
}
}
Cadence Xcelium sąranka (Mikroschemos prisijungimas)
Turite sukurti scenarijų file panašiai kaip ModelSim ME/ModelSim Pro ME run.do, kad paleistumėte Cadence Xcelium simuliatorių. Atlikite šiuos veiksmus ir sukurkite scenarijų file Xcelium arba naudokite scenarijų file numatyta konvertuoti ModelSim ME/ModelSim Pro ME run.do files į konfigūraciją filereikia norint paleisti modeliavimą naudojant Xcelium.
4.1 Aplinkos kintamieji (Užduokite klausimą)
Norėdami paleisti Cadence Xcelium, sukonfigūruokite šiuos aplinkos kintamuosius:
- LM_LICENSE_FILE: turi būti nuoroda į licenciją file.
- cds_root: turi nurodyti Cadence Incisive Installation namų katalogo vietą.
- PATH: turi nukreipti į šiukšliadėžės vietą įrankių kataloge, nurodytą cds_root (ty
$cds_root/tools/bin/64bit (64 bitų įrenginiui ir $cds_root/tools/bin 32 bitų įrenginiui
mašina).
Yra trys modeliavimo aplinkos nustatymo būdai, kai perjungiama iš 64 bitų į 32 bitų operacines sistemas:
1 atvejis: PATH kintamasis
set path = (install_dir/tools/bin/64bit $path) 64 bitų įrenginiams ir
set path = (install_dir/tools/bin $path) 32 bitų įrenginiams
2 atvejis: -64 bitų komandinės eilutės parinkties naudojimas
Komandinėje eilutėje nurodykite -64 bitų parinktį, kad iškviestumėte 64 bitų vykdomąjį failą.
3 atvejis: INCA_64BIT arba CDS_AUTO_64BIT aplinkos kintamojo nustatymas
Kintamasis INCA_64BIT laikomas loginiu. Šiam kintamajam galite nustatyti bet kokią reikšmę arba nulį
styga.
setenv INCA_64BIT
Svarbu: INCA_64BIT aplinkos kintamasis neturi įtakos kitiems „Cadence“ įrankiams, pvz., IC įrankiams. Tačiau Incisive įrankių kintamasis INCA_64BIT nepaiso aplinkos kintamojo CDS_AUTO_64BIT parametro. Jei INCA_64BIT aplinkos kintamasis yra et, visi Incisive įrankiai veikia 64 bitų režimu.
setenv CDS_AUTO_64BIT INCLUDE:INCA
Svarbu: eilutė INCA turi būti didžiosiomis raidėmis. Visi vykdomieji failai turi būti paleisti 2 bitų arba 64 bitų režimu. Nenustatykite kintamojo, kad būtų vienas vykdomasis failas, kaip nurodyta toliau:
setenv CDS_AUTO_64BIT INCLUDE:ncelab
Kiti „Cadence“ įrankiai, pvz., IC įrankiai, taip pat naudoja aplinkos kintamąjį CDS_AUTO_64BIT, kad valdytų 32 arba 64 bitų vykdomųjų failų pasirinkimą. Toliau pateiktoje lentelėje parodyta, kaip galite nustatyti CDS_AUTO_64BIT kintamąjį, kad būtų paleistas Incisive įrankiai ir IC įrankiai visais režimais.
4-1 lentelė. CDS_AUTO_64BIT kintamieji
| CDS_AUTO_64BIT kintamasis | Įspūdingi įrankiai | IC įrankiai |
| setenv CDS_AUTO_64BIT ALL | 64 bitų | 64 bitų |
| setenv CDS_AUTO_64BIT NĖRA | 32 bitų | 32 bitų |
| setenv CDS_AUTO_64BIT EXCLUDE:ic_binary |
64 bitų | 32 bitų |
| setenv CDS_AUTO_64BIT EXCLUDE:INCA | 32 bitų | 64 bitų |
Svarbu: Visi Incisive įrankiai turi būti paleisti arba 32 bitų režimu, arba 64 bitų režimu. Nenaudokite EXCLUDE, kad neįtrauktumėte konkretaus vykdomojo failo, kaip nurodyta toliau:
setenv CDS_AUTO_64BIT EXCLUDE:ncelab
Jei nustatote kintamąjį CDS_AUTO_64BIT, kad neįtrauktumėte įrankių „Incisive“ (setenv
CDS_AUTO_64BIT EXCLUDE:INCA), visi Incisive įrankiai veikia 32 bitų režimu. Tačiau,
-64 bitų komandinės eilutės parinktis nepaiso aplinkos kintamojo.
Toliau pateikta konfigūracija files padeda tvarkyti duomenis ir valdyti modeliavimo įrankių bei paslaugų veikimą:
- Bibliotekos žemėlapių sudarymas file (cds.lib) apibrėžia loginį jūsų dizaino vietos pavadinimą.
- Bibliotekos ir susieja jas su fiziniais katalogų pavadinimais.
- Kintamieji file (hdl.var) apibrėžia kintamuosius, turinčius įtakos modeliavimo įrankių ir paslaugų veikimui.
4.2 Atsisiųskite sudarytą biblioteką (Užduokite klausimą)
Atsisiųskite Cadence Xcelium bibliotekas iš Microsemi's websvetainę.
4.3 Xcelium scenarijaus kūrimas file (Užduokite klausimą)
Sukūrę run.do kopiją files, atlikite šiuos veiksmus, kad paleistumėte modeliavimą naudodami Xcelium scenarijų file.
- Sukurkite cds.lib file kuri apibrėžia, kurios bibliotekos yra prieinamos ir kur jos yra.
The file yra teiginių, susiejančių loginius bibliotekos pavadinimus su jų fiziniais katalogų keliais. Pavyzdžiui,ample, jei naudojate presynth modeliavimą, cds.lib file gali būti parašytas taip, kaip parodyta šiame kodų bloke.
APRAŠYTI presynth ./presynth
APIBRĖŽTI COREAHBLITE_LIB ./COREAHBLITE_LIB
APIBRĖŽTI smartfusion2 - Sukurkite hdl.var file kuri yra neprivaloma konfigūracija file kuriame yra konfigūracijos kintamieji, kurie nustato, kaip sukonfigūruota jūsų projektavimo aplinka. Jie apima:
– Kintamieji, kurie naudojami darbo bibliotekai, kurioje kompiliatorius saugo sukompiliuotus objektus ir kitus išvestinius duomenis, nurodyti.
– Verilog, kintamieji (LIB_MAP, VIEW_MAP, WORK), kurie naudojami nurodyti bibliotekas ir views ieškoti, kai tyrėjas išsprendžia atvejus.
– Kintamieji, leidžiantys apibrėžti kompiliatoriaus, rengėjo ir simuliatoriaus komandinės eilutės parinktis ir argumentus.
Presintezės modeliavimo atveju pvzampparodyta aukščiau, tarkime, kad turime 3 RTL files av, bv ir testbench.v, kurias reikia sudaryti atitinkamai į presynth, COREAHBLITE_LIB ir presynth bibliotekas. hdl.var file gali būti parašytas taip, kaip parodyta šiame kodų bloke.
DEFINE WORK presynth
NUSTATYTI PROJECT_DIR files>
NUSTATYTI LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/av => presynth)
NUSTATYTI LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/bv => COREAHBLITE_LIB)
NUSTATYTI LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/testbench.v => presynth)
NUSTATYTI LIB_MAP ($LIB_MAP, + => presynth) - Sudarykite dizainą files naudojant ncvlog parinktį.
xmvlog +incdir+ –cdslib ./cds.lib –hdlvar ./hdl.var –logfile
ncvlog.log –update –linedebug av bv testbench.v - Sukurkite dizainą naudodami ncelab. Kūrėjas sukuria projektavimo hierarchiją, remdamasis projektavimo ir konfigūracijos informacija, nustato signalo ryšį ir apskaičiuoja visų projekte esančių objektų pradines reikšmes. Išplėtota dizaino hierarchija saugoma modeliavimo momentinėje nuotraukoje, kuri yra jūsų dizaino, kurį modeliuoklis naudoja modeliavimui vykdyti, vaizdas.
Xcelium –Pranešimas –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncelab.log –errormax 15 –
prieiga +rwc –status worklib. :modulis
Kūrimas po maketavimo modeliavimo
Modeliavimo po išdėstymo atveju pirmiausia SDF file reikia sukompiliuoti prieš tobulinant naudojant komandą ncsdfc.
Xceliumfilepavadinimas>.sdf –išvestisfilepavadinimas>.sdf.X
Kurdami naudokite sukompiliuotą SDF išvestį su –autosdf parinktimi, kaip parodyta šiame kodų bloke.
xmelab -autosdf –Pranešimas –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncelab.log –errormax
15 –prieiga +rwc –darbo būsena. :modulis –sdf_cmd_file ./
sdf_cmd_file
sdf_cmd_file turi būti taip, kaip parodyta šiame kodų bloke.
COMPILED_SDF_FILE = " file>“ - Imituokite naudodami Xcelium. Po detalizavimo sukuriamas modeliavimo momentinis vaizdas, kurį modeliavimui įkelia Xcelium. Tai galima paleisti paketiniu režimu arba GUI režimu.
xmsim –Pranešimas –batch/-gui –cdslib ./cds.lib –hdlvar ./hdl.var –logfile xmsim.log –
errormax 15 – būsenos darbo lib. :modulis
„Cadence Xcelium“ sąranka
Svarbu: viskas pirmiau minėti trys kompiliavimo, kūrimo ir modeliavimo žingsniai gali būti įtraukti į apvalkalo scenarijų file ir gaunamas iš komandinės eilutės. Užuot naudoję šiuos tris veiksmus, dizainą galima imituoti vienu žingsniu naudojant ncverilog arba xrun parinktį, kaip parodyta kitame kodų bloke.
xmverilog +incdir+ -cdslib ./cds.lib –hdlvar ./hdl.var
files naudojamas projektuojant>
xrun +incdir+ -cdslib ./cds.lib –hdlvar ./hdl.var files
naudojamas projektuojant>
4.3.1 Žinomos problemos (Užduokite klausimą)
Testbench sprendimas
Naudojant toliau pateiktą teiginį laikrodžio dažniui nurodyti vartotojo sugeneruotame bandymo stende arba numatytame bandymo stende, sugeneruotame Libero SoC, neveikia su Xcelium.
visada @(SYSCLK)
#(SYSCLK_PERIOD / 2.0) SYSCLK <= !SYSCLK;
Norėdami paleisti modeliavimą, pakeiskite taip:
visada #(SYSCLK_PERIOD / 2.0) SYSCLK = ~SYSCLK;
Svarbu: Sukompiliuotos Xcelium bibliotekos yra konkrečios platformos (ty 64 bitų bibliotekos nesuderinamos su 32 bitų platforma ir atvirkščiai).
Postsynth ir Post-layout modeliavimas naudojant MSS ir SERDES
Vykdant dizaino, turinčio MSS bloką, postsintezės modeliavimą arba dizaino modeliavimą po išdėstymo naudojant SERDES, BFM modeliavimas neveikia, jei kuriant nenurodyta parinktis –libmap. Taip yra todėl, kad tobulinant MSS išsprendžiama iš darbo bibliotekos (dėl numatytojo susiejimo, o worklib yra postsynth/post-layout), kur tai tik fiksuota funkcija.
Komanda ncelab turi būti parašyta, kaip parodyta kitame kodo bloke, kad būtų pašalintas MSS blokas iš SmartFusion2 iš anksto sukompiliuotos bibliotekos.
xmelab -libmap lib.map -libverbose -Message -access +rwc cfg1
ir lib.map file turi būti taip:
cfg1 konfigūracija;
dizainas ;
numatytasis liblist smartfusion2 ;
pabaigos konfigūracija
Tai turi išspręsti bet kurį SmartFusion2 bibliotekos langelį prieš peržiūrint darbo biblioteką, ty postsynth / post-layout.
Parinktis –libmap pagal numatytuosius nustatymus gali būti naudojama kuriant kiekvieną modeliavimą (presintezę, postsintezę ir išdėstymą poste). Taip išvengiama modeliavimo problemų, kylančių dėl egzempliorių iš bibliotekų sprendimo.
xmelab: *F,INTERR: VIDINĖ IŠIMTIS
Ši „ncelab“ įrankio išimtis yra įspėjimas projektams, kuriuose yra FDDR „SmartFusion2“ ir „IGLOO2“
postsynth ir post-layout modeliavimo metu naudojant –libmap parinktį.
Svarbu: Apie šią problemą buvo pranešta „Cadence“ palaikymo komandai (SAR 52113).
4.4 Sample Tcl ir apvalkalo scenarijus files (Užduokite klausimą)
Toliau nurodyta files yra konfigūracija filereikia norint nustatyti dizainą ir apvalkalo scenarijų file Xcelium komandoms vykdyti.
Cds.lib
APIBRĖŽTI smartfusion2 /scratch/krydor/tmpspace/users/me/nc-vlog64/SmartFusion2
APIBRĖŽTI COREAHBLITE_LIB ./COREAHBLITE_LIB
APRAŠYTI presynth ./presynth
HDl.var
DEFINE WORK presynth
NUSTATYTI PROJECT_DIR /scratch/krydor/tmpspace/sqausers/me/3rd_party_simulators/Cadence/IGLOO2/
ENVM/M2GL050/envm_fic1_ser1_v/eNVM_fab_master
NUSTATYTI LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_addrdec.v => COREAHBLITE_LIB )
NUSTATYTI LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_defaultslavesm.v => COREAHBLITE_LIB )
NUSTATYTI LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_masterstagev => COREAHBLITE_LIB )
NUSTATYTI LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_slavearbiter.v => COREAHBLITE_LIB )
NUSTATYTI LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_slavestagev => COREAHBLITE_LIB )
NUSTATYTI LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_matrix2x16.v => COREAHBLITE_LIB )
NUSTATYTI LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite.v => COREAHBLITE_LIB )
NUSTATYTI LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB/CCC_0/SB_CCC_0_FCCC.v =>
presynth )
NUSTATYTI LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreConfigMaster/
2.0.101/rtl/vlog/core/coreconfigmaster.v => presynth )
NUSTATYTI LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreConfigP/4.0.100/rtl/
vlog/core/coreconfigp.v => presynth )
NUSTATYTI LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreResetP/5.0.103/rtl/
vlog/core/coreresetp_pcie_hotreset.v => presynth )
NUSTATYTI LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreResetP/5.0.103/rtl/
vlog/core/coreresetp.v => presynth )
NUSTATYTI LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB/FABOSC_0/SB_FABOSC_0_OSC.v =>
presynth )
NUSTATYTI LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB_HPMS/SB_HPMS.v => presynth )
NUSTATYTI LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB/SB.v => presynth )
NUSTATYTI LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/SERDES_IF_0/
SB_top_SERDES_IF_0_SERDES_IF.v => presynth )
NUSTATYTI LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/SB_top.v => presynth)
NUSTATYTI LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/testbench.v => presynth)
NUSTATYTI LIB_MAP ($LIB_MAP, + => presynth)
Komandos.csh
ncvlog +incdir+../../component/work/SB_top -cdslib ./cds.lib -hdlvar ./hdl.var -logfile
ncvlog.log -errormax 15 -update -linedebug
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_addrdec.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/
coreahblite_defaultslavesm.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_masterstagamžius
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_slavearbiter.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_slavestagamžius
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_matrix2x16.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite.v
../../component/work/SB/CCC_0/SB_CCC_0_FCCC.v
../../component/Actel/DirectCore/CoreConfigMaster/2.0.101/rtl/vlog/core/coreconfigmaster.v
../../component/Actel/DirectCore/CoreConfigP/4.0.100/rtl/vlog/core/coreconfigp.v
../../component/Actel/DirectCore/CoreResetP/5.0.103/rtl/vlog/core/coreresetp_pcie_hotreset.v
../../component/Actel/DirectCore/CoreResetP/5.0.103/rtl/vlog/core/coreresetp.v
../../component/work/SB/FABOSC_0/SB_FABOSC_0_OSC.v ../../component/work/SB_HPMS/SB_HPMS.v
../../component/work/SB/SB.v ../../component/work/SB_top/SERDES_IF_0/
SB_top_SERDES_IF_0_SERDES_IF.v
../../component/work/SB_top/SB_top.v ../../component/work/SB_top/testbench.v
ncelab -Message -cdslib ./cds.lib -hdlvar ./hdl.var
-darbas presynth -logfile ncelab.log -errormax 15 -access +rwc -status presynth.testbench:module
ncsim -Message -batch -cdslib ./cds.lib -hdlvar ./
hdl.var -logfile ncsim.log -errormax 15 -status presynth.testbench:module
4.5 Automatika (Mikroschemos prisijungimas)
Toliau pateikiamas scenarijus file konvertuoja ModelSim run.do files į konfigūraciją filereikia norint paleisti modeliavimą naudojant Xcelium.
Scenarijus File Naudojimas
perl cadence_parser.pl presynth_run.do postsynth_run.do
postlayout_run.do Microsemi_Family
Location_of_Cadence_Precompiled_libraries
Cadence_parser.pl
#!/usr/bin/perl -w
################################################# ############################################
##################
#Naudojimas: perl questa_parser.pl presynth_run.do postsynth_run.do postlayout_run.do
Microsemi_Family Precompiled_Libraries_location#
################################################# ############################################
##################
naudoti POSIX;
naudoti griežtai;
mano ($presynth, $postsynth, $postlayout, $family, $lib_location) = @ARGV;
&questa_parser($presynth, $šeima, $lib_vieta);
&questa_parser($postsynth, $šeima, $lib_vieta);
&questa_parser($postlayout, $šeima, $lib_vieta);
sub questa_parser {
mano $ModelSim_run_do = $_[0];
mano $actel_family = $_[1];
mano $lib_vieta = $_[2];
mano $ būsena;
if ( -e „$ModelSim_run_do“)
{
atidaryti (INFILE"$ModelSim_run_do");
mano @ModelSim_run_do =FILE>;
mano $ eilutė;
if ( $ModelSim_run_do =~ m/(presynth)/)
{
„mkdir QUESTA_PRESYNTH“;
atidaryti (OUTFILE”,>QUESTA_PRESYNTH/presynth_questa.do“);
$valstybė = $1;
} elsif ( $ModelSim_run_do =~ m/(postsynth)/)
{
`mkdir QUESTA_POSTSYNTH`;
atidaryti (OUTFILE”,>QUESTA_POSTSYNTH/postsynth_questa.do“);
$valstybė = $1;
} elsif ( $ModelSim_run_do =~ m/(postlayout)/ )
{
„mkdir QUESTA_POSTLAYOUT“;
atidaryti (OUTFILE”,>QUESTA_POSTLAYOUT/postlayout_questa.do“);
$valstybė = $1;
} Kitas
{
spausdinti „Neteisingi įvestis file\n“;
spausdinti „#Usage: perl questa_parser.pl presynth_run.do postsynth_run.do postlayout_run.do
\”Bibliotekų_vieta\”\n”;
}
foreach $line (@ModelSim_run_do)
{
#Bendrosios operacijos
$line =~ s/..\/designer.*simuliacija\///g;
$line =~ s/$state/$state\_questa/g;
#AtspausdintiFILE „$ eilutė \n“;
if ($line =~ m/vmap\s+.*($actel_family)/)
{
AtspausdintiFILE "vmap $actel_family \"$lib_location\"\n";
} elsif ($line =~ m/vmap\s+(.*._LIB)/)
{
$line =~ s/..\/component/..\/..\/component/g;
AtspausdintiFILE „$ eilutė \n“;
} elsif ($line =~ m/vsim/)
{
$line =~ s/vsim/vsim -novopt/g;
AtspausdintiFILE „$ eilutė \n“;
} Kitas
{
AtspausdintiFILE „$ eilutė \n“;
}
}
priartėtiFILE);
UždarytiFILE);
} dar {
spausdinti „$ModelSim_run_do neegzistuoja. Dar kartą paleiskite modeliavimą \n";
}
}
„Siemens QuestaSim“ sąranka / „ModelSim“ sąranka (Užduokite klausimą)
Run.do files, sugeneruotas Libero SoC modeliavimui naudojant ModelSim Microsemi Editions, gali būti naudojamas modeliavimui naudojant QuestaSim/ModelSim SE/DE/PE su vienu pakeitimu. ModelSim ME/ModelSim Pro ME run.do file, reikia pakeisti iš anksto sudarytų bibliotekų vietą.
Svarbu:
Pagal numatytuosius nustatymus, kitas modeliavimo įrankis, išskyrus „ModelSim Pro ME“, modeliavimo metu optimizuoja dizainą, kuris gali paveikti modeliavimo artefaktų, pvz., projektavimo objektų ir įvesties stimulo, matomumą.
Tai paprastai padeda sutrumpinti sudėtingų modeliavimų modeliavimo vykdymo laiką, naudojant išsamius, savitikros bandymų stendus. Tačiau numatytieji optimizavimai gali būti netinkami visiems modeliavimui, ypač tais atvejais, kai tikitės grafiškai patikrinti modeliavimo rezultatus naudodami bangų langą.
Norėdami išspręsti šio optimizavimo sukeltas problemas, modeliavimo metu turite pridėti tinkamų komandų ir susijusių argumentų, kad atkurtumėte dizaino matomumą. Norėdami sužinoti konkrečiam įrankiui skirtas komandas, žr. naudojamo treniruoklio dokumentaciją.
5.1 Aplinkos kintamieji (Užduokite klausimą)
Toliau pateikiami būtini aplinkos kintamieji.
- LM_LICENSE_FILE: turi būti nurodytas kelias iki licencijos file.
- MODEL_TECH: turi nustatyti kelią į QuestaSim diegimo namų katalogo vietą.
- PATH: turi nurodyti MODEL_TECH nurodytą vykdomosios programos vietą.
5.2 Run.do konvertavimas, skirtas Mentor QuestaSim (Užduokite klausimą)
Run.do files, sugeneruotas Libero SoC modeliavimui naudojant ModelSim Microsemi Editions, gali būti naudojamas modeliavimui naudojant QuestaSim/ModelSim_SE su vienu pakeitimu.
Svarbu: viskas dizainuose, kurie modeliuojami naudojant QuestaSim, turi būti -novopt
parinktis kartu su vsim komanda run.do scenarijuje files.
5.3 Atsisiųskite sudarytą biblioteką (Užduokite klausimą)
Atsisiųskite „Mentor Graphics QuestaSim“ bibliotekas iš „Microsemi's“. websvetainę.
Santrauka VCS sąranka (Užduokite klausimą)
„Microsemi“ rekomenduojamas srautas priklauso nuo „Eaborate and Compile“ srauto VCS. Šiame dokumente yra scenarijus file kuri naudoja run.do scenarijų files generuoja Libero SoC ir sugeneruoja sąranką filereikia VCS modeliavimui. Scenarijus file naudoja run.do file atlikti toliau nurodytus veiksmus.
- Sukurkite bibliotekos atvaizdą file, kuri atliekama naudojant synopsys_sim.setup file yra tame pačiame kataloge, kuriame veikia VCS modeliavimas.
- Sukurkite apvalkalo scenarijų file sukurti ir sudaryti savo dizainą naudojant VCS.
6.1 Aplinkos kintamieji (Užduokite klausimą)
Atsižvelgdami į savo sąranką, nustatykite tinkamus VCS aplinkos kintamuosius. Pagal VCS dokumentaciją reikalingi aplinkos kintamieji:
- LM_LICENSE_FILE: turi būti nuoroda į licencijos serverį.
- VCS_HOME: turi nurodyti VCS diegimo namų katalogo vietą.
- PATH: turi būti nuoroda į bin katalogą po VCS_HOME katalogu.
6.2 Atsisiųskite sudarytą biblioteką (Užduokite klausimą)
Atsisiųskite Synopsys VCS bibliotekas iš Microsemi's websvetainę.
6.3 VCS modeliavimo scenarijus File (Užduokite klausimą)
Nustačius VCS ir sugeneravus dizainą bei skirtingą run.do files iš Libero SoC, turite:
- Sukurkite bibliotekos atvaizdą file synopsys_sim.setup; tai file yra nuorodų į visų bibliotekų, kurias turi naudoti dizainas, vietą.
Svarbu: file pavadinimas neturi keistis ir turi būti tame pačiame kataloge, kuriame vykdomas modeliavimas. Čia yra buvęsample tokiam file priešsintezės modeliavimui.
DARBAS > EFAULT
SmartFusion2:
presynth: ./presynth
NUMATYTOJI: ./darbas - Sukurkite skirtingą dizainą files, įskaitant testavimo stendą, naudojant VCS komandą vlogan. Šios komandos gali būti įtrauktos į apvalkalo scenarijų file. Toliau yra buvęsampkomandų, kurių reikia norint sukurti rtl.v apibrėžtą dizainą su jo bandymo stendu, apibrėžtu
testbench.v.
vlogan +v2k -work presynth rtl.v
vlogan +v2k -work presynth testbench.v - Sudarykite dizainą naudodami VCS naudodami šią komandą.
vcs –sim_res=1fs presynth.testbench
Pastaba: Modeliavimo laiko skiriamoji geba turi būti nustatyta į 1fs, kad būtų atliktas teisingas funkcinis modeliavimas. - Kai dizainas bus sudarytas, pradėkite modeliavimą naudodami šią komandą.
./simv - Atgalinės anotacijos modeliavimui VCS komanda turi būti tokia, kaip parodyta šiame kodų bloke.
vcs postlayout.testbench –sim_res=1fs –sdf max: .
vardas>: file kelias> –gui –l postlayout.log
6.4 Apribojimai / išimtys (Užduokite klausimą)
Toliau pateikiami Synopsys VCS sąrankos apribojimai / išimtys.
- VCS modeliavimas gali būti vykdomas tik Libero SoC Verilog projektams. VCS simuliatorius turi griežtus VHDL kalbos reikalavimus, kurių neatitinka Libero SoC automatiškai sugeneruotas VHDL files.
- Norėdami sustabdyti modeliavimą, kai tik norite, „Verilog“ bandymo stende turite turėti sakinį $finish.
Svarbu: kada modeliavimas vykdomas GUI režimu, vykdymo laikas gali būti nurodytas GUI.
6.5 Sample Tcl ir Shell Script Files (Užduokite klausimą)
Šis Perl automatizuoja synopsys_sim.setup generavimą file taip pat atitinkamas apvalkalo scenarijus files reikalingas norint parengti, sudaryti ir imituoti dizainą.
Jei dizainas naudoja MSS, nukopijuokite test.vec file esantis Libero SoC projekto modeliavimo aplanke į VCS modeliavimo aplanką. Tolesniuose skyriuose yra sample run.do files, sugeneruotas Libero SoC, įskaitant atitinkamą bibliotekos atvaizdavimą ir apvalkalo scenarijų filereikia VCS modeliavimui.
6.5.1 Išankstinė sintezė (Užduokite klausimą)
Presynth_run.do
tyliai nustatykite ACTELLIBNAME SmartFusion2
tyliai nustatykite PROJECT_DIR „/sqa/users/me/VCS_Tests/Test_DFF“
jei {[file egzistuoja presynth/_info]} {
echo "INFO: Simuliacinės bibliotekos presynth jau egzistuoja"
} dar {
vlib presynth
}
vmap presynth presynth
vmap SmartFusion2 “/captures/lin/11_0_0_23_11prod/lib/ModelSim/precompiled/vlog/smartfusion2”
vlog -work presynth "${PROJECT_DIR}/component/work/SD1/SD1.v"
vlogas "+incdir+${PROJECT_DIR}/stimulus" - darbo presynth "${PROJECT_DIR}/stimulus/SD1_TB1.v"
vsim -L SmartFusion2 -L presynth -t 1fs presynth.SD1_TB1
pridėti bangą /SD1_TB1/*
pridėti log -r /*
paleisti 1000n
presynth_main.csh
#!/bin/csh -f
set PROJECT_DIR = "/sqa/users/Me/VCS_Tests/Test_DFF"
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k -work presynth „${PROJECT_DIR}/component/
work/SD1/SD1.v“
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k "+incdir+${PROJECT_DIR}/stimulus" -work
presynth „${PROJECT_DIR}/stimulus/SD1_TB1.v“
/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs presynth.SD1_TB1 -l compile.log
./simv -l run.log
Synopsys_sim.setup
DARBAS > NUMATYTOJI
SmartFusion2: /VCS/SmartFusion2
presynth: ./presynth
NUMATYTOJI: ./darbas
6.5.2 Posintezė (Užduokite klausimą)
postsynth_run.do
tyliai nustatykite ACTELLIBNAME SmartFusion2
tyliai nustatykite PROJECT_DIR „/sqa/users/Me/VCS_Tests/Test_DFF“
jei {[file egzistuoja postsynth/_info]} {
echo "INFO: Simuliacinės bibliotekos postsynth jau egzistuoja"
} dar {
vlib postsynth
}
vmap postsynth postsynth
vmap SmartFusion2 “//idm/captures/pc/11_0_1_12_g4x/Designer/lib/ModelSim/precompiled/vlog/
SmartFusion2“
vlog -work postsynth "${PROJECT_DIR}/synthesis/SD1.v"
vlogas "+incdir+${PROJECT_DIR}/stimulus" -work postsynth "${PROJECT_DIR}/stimulus/SD1_TB1.v"
vsim -L SmartFusion2 -L postsynth -t 1fs postsynth.SD1_TB1
pridėti bangą /SD1_TB1/*
pridėti log -r /*
paleisti 1000n
žurnalas SD1_TB1/*
išeiti
Postsynth_main.csh
#!/bin/csh -f
set PROJECT_DIR = "/sqa/users/Me/VCS_Tests/Test_DFF"
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k -work postsynth „${PROJECT_DIR}/synthesis/
SD1.v“
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k "+incdir+${PROJECT_DIR}/stimulus" -work
postsynth „${PROJECT_DIR}/stimulus/SD1_TB1.v“
/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postsynth.SD1_TB1 -l compile.log
./simv -l run.log
Synopsys_sim.setup
DARBAS > NUMATYTOJI
SmartFusion2: /VCS/SmartFusion2
postsynth: ./postsynth
NUMATYTOJI: ./darbas
6.5.3 Po maketavimo (Užduokite klausimą)
postlayout_run.do
tyliai nustatykite ACTELLIBNAME SmartFusion2
tyliai nustatykite PROJECT_DIR „E:/ModelSim_Work/Test_DFF“
jei {[file egzistuoja ../designer/SD1/simulation/postlayout/_info]} {
echo „INFO: Modeliavimo biblioteka ../designer/SD1/simulation/postlayout jau egzistuoja“
} dar {
vlib ../designer/SD1/simulation/postlayout
}
vmap postlayout ../designer/SD1/simulation/postlayout
vmap SmartFusion2 “//idm/captures/pc/11_0_1_12_g4x/Designer/lib/ModelSim/precompiled/vlog/
SmartFusion2“
vlog – darbo postlayout „${PROJECT_DIR}/designer/SD1/SD1_ba.v“
vaizdo įrašų žurnalas „+incdir+${PROJECT_DIR}/stimulus“ – darbo postlayout „${PROJECT_DIR}/stimulus/SD1_TB1.v“
vsim -L SmartFusion2 -L postlayout -t 1fs -sdfmax /SD1_0=${PROJECT_DIR}/designer/SD1/
SD1_ba.sdf postlayout.SD1_TB1
pridėti bangą /SD1_TB1/*
pridėti log -r /*
paleisti 1000n
Postlayout_main.csh
#!/bin/csh -f
set PROJECT_DIR = "/VCS_Tests/Test_DFF"
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k -work postlayout „${PROJECT_DIR}/
designer/SD1/SD1_ba.v“
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k "+incdir+${PROJECT_DIR}/stimulus" -work
postlayout „${PROJECT_DIR}/stimulus/SD1_TB1.v“
/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postlayout.SD1_TB1 -sdf
max:SD1_TB1.SD1_0:${PROJECT_DIR}/designer/SD1/SD1_ba.sdf -l compile.log
./simv -l run.log
Synopsys_sim.setup
DARBAS > NUMATYTOJI
SmartFusion2: /VCS/SmartFusion2
postlayout : ./postlayout
NUMATYTOJI : ./workVCS
6.6 Automatika (Užduokite klausimą)
Srauto gali būti automatizuotas naudojant šį Perl scenarijų file konvertuoti ModelSim run.do files į su VCS suderinamą apvalkalo scenarijų files, sukurkite tinkamus katalogus Libero SoC modeliavimo kataloge ir paleiskite modeliavimą.
Paleiskite scenarijų file naudojant šią sintaksę.
perl vcs_parse.pl presynth_run.do postsynth_run.do postlayout_run.do
Vcs_parse_pl
#!/usr/bin/perl -w
################################################# ############################
#
#Naudojimas: perl vcs_parse.pl presynth_run.do postsynth_run.do postlayout_run.do
#
################################################# #############################
mano ($presynth, $postsynth, $postlayout) = @ARGV;
if(system(“mkdir VCS_Presynth”)) {print “mkdir nepavyko:\n”;}
if(system("mkdir VCS_Postsynth") {print "mkdir nepavyko:\n";}
if(sistema(“mkdir VCS_Postlayout”)) {spausdinti “mkdir nepavyko:\n”;}
chdir(VCS_Presynth);
`cp ../$ARGV[0] .` ;
&parse_do($presynth,"presynth");
chdir (../“);
chdir(VCS_Postsynth);
`cp ../$ARGV[1] .` ;
&parse_do($postsynth,"postsynth");
chdir (../“);
chdir(VCS_Postlayout);
`cp ../$ARGV[2] .` ;
&parse_do($postlayout,"postlayout");
chdir (../“);
sub parse_do {
mano $vlog = "/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k" ;
mano %LIB = ();
mano $file = $_[0] ;
mano $būsena = $_[1];
atidaryti (INFILE“$file”) || miršta „Negaliu atidaryti File Priežastis gali būti:$!
if ( $state eq "presynth" )
{
open(OUT1,">presynth_main.csh") || die „Negaliu sukurti komandos File Priežastis gali būti:$!
}
elsif ($state eq "postsynth")
{
open(OUT1,">postsynth_main.csh") || die „Negaliu sukurti komandos File Priežastis gali būti:$!
}
elsif ($state eq "postlayout")
{
open(OUT1,">postlayout_main.csh") || die „Negaliu sukurti komandos File Priežastis gali būti:$!
}
kitaip
{
spausdinti "Trūksta modeliavimo būsenos \n" ;
}
open(OUT2,">synopsys_sim.setup") || die „Negaliu sukurti komandos File Priežastis gali būti:$!
# .csh file
spausdinti OUT1 “#!/bin/csh -f\n\n\n” ;
#NUSTATYTI FILE
spausdinti OUT2 “WORK > DEFAULT\n” ;
spausdinti OUT2 "SmartFusion2 : /sqa/users/Aditya/VCS/SmartFusion2\n" ;
while ($ eilutė =FILE>)
{
Santrauka VCS sąranka
if ($line =~ m/tyliai nustatyta PROJECT_DIR\s+\”(.*?)\”/)
{
spausdinti OUT1 “set PROJECT_DIR = \”$1\”\n\n\n” ;
}
elsif ( $line =~ m/vlog.*\.v\”/ )
{
if ($line =~ m/\s+(\w*?)\_LIB/)
{
#spausdinti „\$1 =$1 \n“ ;
$temp = “$1″.”_LIB”;
#spausdinti "Temp = $temp \n" ;
$LIB{$temp}++;
}
chomp($line);
$line =~ s/^vlog/$vlog/ ;
$line =~ s/ //g;
spausdinti OUT1 “$line\n”;
}
elsif ( ($line =~ m/vsim.*presynth\.(.*)/) || ($line =~ m/vsim.*postsynth\.(.*)/) || ($line
=~ m/vsim.*postlayout\.(.*)/) )
{
$tb = 1 USD ;
$tb =~ s/ //g;
chomp($tb);
#spausdinti "TB pavadinimas: $tb \n";
if ( $line =~ m/sdf(.*)\.sdf/)
{
chomp($line);
$ eilutė = $ 1 ;
#spausdinti „LINE : $line \n“ ;
jei ($ eilutė = ~ m/max/)
{
$line =~ s/max \/// ;
$line =~ s/=/:/;
spausdinti OUT1 “\n\n/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postlayout.$tb -sdf
max:$tb.$line.sdf -l compile.log\n” ;
}
elsif ($ eilutė = ~ m/min/)
{
$line =~ s/min \/// ;
$line =~ s/=/:/;
spausdinti OUT1 “\n\n/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postlayout.$tb -sdf
min:$tb.$line.sdf -l compile.log\n” ;
}
elsif ($ eilutė = ~ m/typ/)
{
$line =~ s/typ \/// ;
$line =~ s/=/:/;
spausdinti OUT1 “\n\n/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postlayout.$tb -sdf
tip:$tb.$line.sdf -l compile.log\n” ;
}
#-sdfmax /M3_FIC32_0=${PROJECT_DIR}/designer/M3_FIC32/M3_FIC32_ba.sdf – ModelSim SDF formatas
#$sdf = "-sdf max:testbench.M3_FIC32_0:${PROJECT_DIR}/designer/M3_FIC32/M3_FIC32_ba.sdf"; -VCS
SDF formatu
}
}
}
spausdinti
OUT1 „\n\n“
;
if
( $state eq "presynth"
)
{
spausdinti
OUT2 “presynth
: ./presynth\n”
;
spausdinti
OUT1 “/cad_design/tools/vcs.dir/E-2011.03/bin/vcs
-sim_res=1fs presynth.$tb -l
compile.log\n“
;
}
elsif
( $state eq "postsynth"
)
{
spausdinti
OUT2 „postsinth
: ./postsynth\n”
;
spausdinti
OUT1 “/cad_design/tools/vcs.dir/E-2011.03/bin/vcs
-sim_res=1fs postsynth.$tb -l
compile.log\n“
;
}
elsif
( $state eq "postlayout"
)
{
spausdinti OUT2 “postlayout : ./postlayout\n” ;
}
kitaip
{
spausdinti "Trūksta modeliavimo būsenos \n" ;
}
foreach $i ( klavišai %LIB)
{
#print "Raktas : $i Reikšmė : $LIB{$i} \n" ;
spausdinti OUT2 “$i : ./$i\n” ;
}
spausdinti OUT1 “\n\n” ;
spausdinti OUT1 “./simv -l run.log\n” ;
spausdinti OUT2 “Numatytasis : ./work\n” ;
priartėtiFILE;
uždaryti OUT1;
uždaryti OUT2;
}
Taisymų istorija (Mikroschemos prisijungimas
Taisymų istorija aprašo pakeitimus, kurie buvo įgyvendinti dokumente. Pasikeitimai
yra išvardyti pagal peržiūrą, pradedant naujausiu leidiniu.
| Peržiūra | Data | Aprašymas |
| A | 12/2023 | Šioje peržiūroje padaryti šie pakeitimai: • Dokumentas konvertuotas į Microchip šabloną. Pradinė peržiūra. • Atnaujinta 5 dalis. Siemens QuestaSim sąranka/ModelSim sąranka, įtraukiant naują pastabą, paaiškinančią poveikį matomumui modeliavimo ir optimizavimo metu. |
Mikroschemos FPGA palaikymas
„Microchip FPGA“ produktų grupė remia savo gaminius įvairiomis palaikymo paslaugomis, įskaitant klientų aptarnavimą, klientų techninės pagalbos centrą ir kt websvetainę ir pardavimų biurus visame pasaulyje.
Klientams siūloma apsilankyti Microchip internetiniuose šaltiniuose prieš susisiekiant su palaikymo tarnyba, nes labai tikėtina, kad į jų klausimus jau buvo atsakyta.
Susisiekite su techninės pagalbos centru per websvetainė adresu www.microchip.com/support. Paminėkite FPGA įrenginio dalies numerį, pasirinkite atitinkamą korpuso kategoriją ir įkelkite dizainą files kurdami techninės pagalbos bylą.
Susisiekite su klientų aptarnavimo tarnyba dėl netechninio produkto palaikymo, pvz., produkto kainodaros, gaminio atnaujinimo, atnaujinimo informacijos, užsakymo būsenos ir įgaliojimo.
- Iš Šiaurės Amerikos skambinkite numeriu 800.262.1060
- Iš viso pasaulio skambinkite numeriu 650.318.4460
- Faksas iš bet kurios pasaulio vietos 650.318.8044 XNUMX XNUMX
Informacija apie mikroschemą
Mikroschema Websvetainę
„Microchip“ teikia internetinę pagalbą per mūsų websvetainė adresu www.microchip.com/. Tai webSvetainė naudojama gaminti files ir informacija lengvai prieinama klientams. Dalis galimo turinio apima:
- Produkto palaikymas – duomenų lapai ir klaidos, pastabos apie taikymą ir sample programas, projektavimo išteklius, vartotojo vadovus ir techninės įrangos palaikymo dokumentus, naujausius programinės įrangos leidimus ir archyvuotą programinę įrangą
- Bendra techninė pagalba – dažnai užduodami klausimai (DUK), techninės pagalbos užklausos, internetinės diskusijų grupės, Microchip projektavimo partnerių programos narių sąrašas
- „Microchip“ verslas – produktų parinkimo ir užsakymo vadovai, naujausi „Microchip“ pranešimai spaudai, seminarų ir renginių sąrašas, „Microchip“ pardavimo biurų, platintojų ir gamyklų atstovų sąrašai
Pranešimų apie gaminio pasikeitimus paslauga
„Microchip“ pranešimų apie produktų pasikeitimus paslauga padeda klientams nuolat sužinoti apie „Microchip“ produktus. Prenumeratoriai gaus pranešimą el. paštu, kai bus pakeitimų, atnaujinimų, pataisymų ar klaidų, susijusių su nurodyta produktų šeima ar kūrimo įrankiu.
Norėdami užsiregistruoti, eikite į www.microchip.com/pcn ir vykdykite registracijos instrukcijas.
Pagalba klientams
Microchip produktų vartotojai pagalbos gali gauti keliais kanalais:
- Platintojas arba atstovas
- Vietinis pardavimo biuras
- Įterptųjų sprendimų inžinierius (ESE)
- Techninė pagalba
Klientai turėtų kreiptis į savo platintoją, atstovą arba ESE dėl pagalbos. Vietiniai pardavimo biurai taip pat gali padėti klientams. Šiame dokumente pateikiamas pardavimo biurų ir vietų sąrašas.
Techninė pagalba teikiama per websvetainė adresu: www.microchip.com/support
Mikroschemų įrenginių kodo apsaugos funkcija
Atkreipkite dėmesį į toliau pateiktą informaciją apie kodo apsaugos funkciją Microchip gaminiuose:
- Mikroschemos gaminiai atitinka specifikacijas, nurodytas jų konkrečiame mikroschemos duomenų lape.
- „Microchip“ mano, kad jos gaminiai yra saugūs, kai naudojami pagal numatytą būdą, pagal veikimo specifikacijas ir įprastomis sąlygomis.
- Mikroschema vertina ir agresyviai gina savo intelektinės nuosavybės teises. Bandymai pažeisti Microchip produkto kodo apsaugos funkcijas yra griežtai draudžiami ir gali pažeisti Skaitmeninio tūkstantmečio autorių teisių įstatymą.
- Nei Microchip, nei joks kitas puslaidininkių gamintojas negali garantuoti savo kodo saugumo. Apsauga nuo kodo nereiškia, kad garantuojame, kad produktas yra „nepalaužiamas“.
Kodo apsauga nuolat tobulinama. „Microchip“ yra įsipareigojusi nuolat tobulinti savo produktų kodo apsaugos funkcijas.
Teisinis pranešimas
Šis leidinys ir jame esanti informacija gali būti naudojami tik su Microchip produktais, įskaitant Microchip produktų projektavimą, testavimą ir integravimą su jūsų programa. Šios informacijos naudojimas bet kokiu kitu būdu pažeidžia šias sąlygas. Informacija apie įrenginio programas pateikiama tik jūsų patogumui ir ją gali pakeisti naujiniai. Jūs esate atsakingi už tai, kad jūsų paraiška atitiktų jūsų specifikacijas. Dėl papildomos pagalbos kreipkitės į vietinį Microchip pardavimo biurą arba gaukite papildomos pagalbos adresu www.microchip.com/en-us/support/design-help/client-support-services.
ŠIĄ INFORMACIJĄ PATEIKIA MICROCHIP „TOKIA, KOKIA YRA“. MICROCHIP NESUTEIKIA JOKIŲ PAREIŠKIMŲ AR JOKIŲ GARANTIJŲ ARBA NUMANOMŲ, RAŠYTŲ AR ŽODINIŲ, ĮSTATYMŲ AR KITAIP, SUSIJUSIŲ SU INFORMACIJA, ĮSKAITANT, BET NE APSIRIBINTOJANT JOKIŲ NUMANOMŲ GARANTIJŲ TINKAMUMAS TAM TAM TAM TIKSLUI ARBA GARANTIJOS, SUSIJUSIOS SU JOS BŪKLĖS, KOKYBĖS AR VEIKSMAIS.
JOKIU ATVEJU MICROCHIP NEBUS ATSAKOMYBĖS UŽ JOKIUS NETIESIOGINIUS, SPECIALUS, BAUSMINIUS, ATSITIKTINIUS ARBA PASEKMINIUS NUOSTOLIUS, ŽALĄ, IŠLAIDAS AR IŠLAIDAS JOKIOS RŪŠIO KAS SUSIJĘ SU INFORMACIJA AR JOS NAUDOJIMUI GALIMYBĘ BUVO PRANEŠTA ARBA ŽALOS NAUJIMAS. VISO MICROCHIP ATSAKOMYBĖ UŽ VISUS PAREIŠKUS, JOKIU BŪDU SUSIJUSIUS SU INFORMACIJA AR JOS NAUDOJIMU, NEBUS VIRŠYDĖS MOKESČIŲ, JEI BŪTINA, KURIUS SUMOKATE UŽ MICROCHIP, SUMOS, KIEK LEIDŽIAMA ĮSTATYMŲ.
„Microchip“ prietaisų naudojimas gyvybės palaikymo ir (arba) saugos tikslais yra visiškai pirkėjo rizika, o pirkėjas sutinka ginti, atlyginti žalą ir laikyti „Microchip“ nepavojingą nuo bet kokios žalos, pretenzijų, ieškinių ar išlaidų, kylančių dėl tokio naudojimo. Jokios „Microchip“ intelektinės nuosavybės teisės neperduodamos, netiesiogiai ar kitaip, nebent nurodyta kitaip.
Prekių ženklai
Mikroschemos pavadinimas ir logotipas, Microchip logotipas, Adaptec, AVR, AVR logotipas, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinklusMD, maXTouchty, MediaLB, megaAVR, Microsemi, Microsemi logotipas, MOST, MOST logotipas, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, PIC32 logotipas, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, SST logotipas, SuperFlash, Sym , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron ir XMEGA yra registruotieji Microchip Technology Incorporated prekių ženklai JAV ir kitose šalyse.
AgileSwitch, APT, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed Control, HyperLight Load, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, ProASIC Plus logotipas, Quiet- Wire, SmartFusion, „SyncWorld“, „Temux“, „TimeCesium“, „TimeHub“, „TimePictra“, „TimeProvider“, „TrueTime“ ir „ZL“ yra „Microchip Technology Incorporated“ JAV registruotieji prekių ženklai.
Gretimas klavišų slopinimas, AKS, analoginis skaitmeniniam amžiui, bet koks kondensatorius, AnyIn, AnyOut, išplėstinis perjungimas, „BlueSky“, „BodyCom“, „Clockstudio“, „CodeGuard“, „CryptoAuthentication“, „CryptoAutomotive“, „CryptoCompanion“, „CryptoController“, „Dynamic“ kompiuteris, „CryptoController“, „MatPICDEM“, dds, dds. , DAM, ECAN, Espresso T1S, EtherGREEN, GridTime, IdealBridge, In-Circuit Serial programavimas, ICSP, INICnet, Intelligent Paralleling, IntelliMOS, Inter-Chip Connectivity, JitterBlocker, Knob-on-Display, KoD, maxCrypto, max.View, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB sertifikuotas logotipas, MPLIB, MPLINK, MultiTRAK, NetDetach, visažinis kodo generavimas, PICDEM, PICDEM.net,
PICkit, PICtail, PowerSmart, PureSilicon, QMatrix, REAL ICE, Ripple Blocker, RTAX, RTG4, SAMICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher,
SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance, Patikimas laikas, TSHARC, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect ir ZENA yra Microchip Technology Incorporated prekių ženklai
JAV ir kitose šalyse.
SQTP yra „Microchip Technology Incorporated“ paslaugų ženklas JAV
„Adaptec“ logotipas, „Frequency on Demand“, „Silicon Storage Technology“ ir „Symmcom“ yra registruotieji „Microchip Technology Inc.“ prekių ženklai kitose šalyse.
„GestIC“ yra „Microchip Technology Germany II GmbH & Co. KG“, „Microchip Technology Inc.“ dukterinės įmonės kitose šalyse, registruotasis prekės ženklas.
Visi kiti čia paminėti prekių ženklai yra atitinkamų įmonių nuosavybė.
© 2023, Microchip Technology Incorporated ir jos dukterinės įmonės. Visos teisės saugomos.
ISBN: 978-1-6683-3694-6
Kokybės vadybos sistema
Norėdami gauti informacijos apie „Microchip“ kokybės valdymo sistemas, apsilankykite www.microchip.com/quality.
| AMERIKA | AZIJA/RAMUSIOJONAS | AZIJA/RAMUSIOJONAS | EUROPA |
| Įmonės biuras 2355 West Chandler Blvd. Chandler, AZ 85224-6199 Tel: 480-792-7200 Faksas: 480-792-7277 Techninė pagalba: www.microchip.com/support Web Adresas: www.microchip.com Atlanta Duluth, GA Tel: 678-957-9614 Faksas: 678-957-1455 Ostinas, Teksasas Tel: 512-257-3370 Bostonas Westborough, MA Tel: 774-760-0087 Faksas: 774-760-0088 Čikaga Itasca, IL Tel: 630-285-0071 Faksas: 630-285-0075 Dalasas Addison, TX Tel: 972-818-7423 Faksas: 972-818-2924 Detroitas Novi, MI Tel: 248-848-4000 Hiustonas, Teksasas Tel: 281-894-5983 Indianapolis Noblesville, IN Tel: 317-773-8323 Faksas: 317-773-5453 Tel: 317-536-2380 Los Andželas Misija Viejo, CA Tel: 949-462-9523 Faksas: 949-462-9608 Tel: 951-273-7800 Rolis, NC Tel: 919-844-7510 Niujorkas, NY Tel: 631-435-6000 San Chosė, Kalifornija Tel: 408-735-9110 Tel: 408-436-4270 Kanada – Torontas Tel: 905-695-1980 Faksas: 905-695-2078 |
Australija – Sidnėjus Tel.: 61-2-9868-6733 Kinija – Pekinas Tel.: 86-10-8569-7000 Kinija – Čengdu Tel.: 86-28-8665-5511 Kinija – Čongčingas Tel.: 86-23-8980-9588 Kinija – Dongguanas Tel.: 86-769-8702-9880 Kinija – Guangdžou Tel.: 86-20-8755-8029 Kinija – Hangdžou Tel.: 86-571-8792-8115 Kinija – Honkongo SAR Tel.: 852-2943-5100 Kinija – Nankinas Tel.: 86-25-8473-2460 Kinija – Čingdao Tel.: 86-532-8502-7355 Kinija – Šanchajus Tel.: 86-21-3326-8000 Kinija – Šenjangas Tel.: 86-24-2334-2829 Kinija – Šendženas Tel.: 86-755-8864-2200 Kinija – Sudžou Tel.: 86-186-6233-1526 Kinija – Uhanas Tel.: 86-27-5980-5300 Kinija – Sianas Tel.: 86-29-8833-7252 Kinija – Siamenas Tel.: 86-592-2388138 Kinija – Zhuhai Tel.: 86-756-3210040 |
Indija – Bengalūras Tel.: 91-80-3090-4444 Indija – Naujasis Delis Tel.: 91-11-4160-8631 Indija - Puna Tel.: 91-20-4121-0141 Japonija – Osaka Tel.: 81-6-6152-7160 Japonija – Tokijas Tel.: 81-3-6880-3770 Korėja – Daegu Tel.: 82-53-744-4301 Korėja – Seulas Tel.: 82-2-554-7200 Malaizija – Kvala Lumpūras Tel.: 60-3-7651-7906 Malaizija – Penangas Tel.: 60-4-227-8870 Filipinai – Manila Tel.: 63-2-634-9065 Singapūras Tel.: 65-6334-8870 Taivanas – Hsin Chu Tel.: 886-3-577-8366 Taivanas – Gaosiongas Tel.: 886-7-213-7830 Taivanas – Taipėjus Tel.: 886-2-2508-8600 Tailandas – Bankokas Tel.: 66-2-694-1351 Vietnamas – Hošiminas Tel.: 84-28-5448-2100 |
Austrija – Velsas Tel.: 43-7242-2244-39 Faksas: 43-7242-2244-393 Danija – Kopenhaga Tel.: 45-4485-5910 Faksas: 45-4485-2829 Suomija – Espo Tel.: 358-9-4520-820 Prancūzija – Paryžius Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Vokietija – Garchingas Tel.: 49-8931-9700 Vokietija – Haanas Tel.: 49-2129-3766400 Vokietija – Heilbronas Tel.: 49-7131-72400 Vokietija – Karlsrūhė Tel.: 49-721-625370 Vokietija – Miunchenas Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Vokietija – Rozenheimas Tel.: 49-8031-354-560 Izraelis – Raanana Tel.: 972-9-744-7705 Italija – Milanas Tel.: 39-0331-742611 Faksas: 39-0331-466781 Italija – Paduva Tel.: 39-049-7625286 Nyderlandai – Drunen Tel.: 31-416-690399 Faksas: 31-416-690340 Norvegija – Trondheimas Tel.: 47-72884388 Lenkija – Varšuva Tel.: 48-22-3325737 Rumunija – Bukareštas Tel: 40-21-407-87-50 Ispanija – Madridas Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 Švedija – Gotenbergas Tel: 46-31-704-60-40 Švedija – Stokholmas Tel.: 46-8-5090-4654 JK – Vokingamas Tel.: 44-118-921-5800 Faksas: 44-118-921-5820 |
© 2023 Microchip Technology Inc. ir jos dukterinės įmonės
DS50003627A –
Dokumentai / Ištekliai
 |
MICROCHIP Libero SoC modeliavimo bibliotekos programinė įranga [pdfVartotojo vadovas DS50003627A, Libero SoC modeliavimo bibliotekos programinė įranga, SoC modeliavimo bibliotekos programinė įranga, modeliavimo bibliotekos programinė įranga, bibliotekos programinė įranga, programinė įranga |
