SmartFusion2
Kontrollur DDR u Kontrollur Serial ta 'Veloċità Għolja
Metodoloġija ta' Inizjalizzazzjoni
Gwida għall-Utent

Introduzzjoni

Meta toħloq disinn bl-użu ta' apparat SmartFusion2, jekk tuża wieħed miż-żewġ kontrolluri DDR (FDDR jew MDDR) jew kwalunkwe blokk tal-Kontrollur tas-Serial High speed (SERDESIF), trid tinizjalizza r-reġistri tal-konfigurazzjoni ta' dawn il-blokki fil-ħin tar-run-time qabel jistgħu jintużaw. Per example, għall-kontrollur DDR, trid tissettja l-mod DDR (DDR3/DDR2/LPDDR), wisa 'PHY, modalità tat-tifqigħ u ECC.
Bl-istess mod, għall-blokk SERDESIF użat bħala endpoint PCIe, trid issettja l-PCIE BAR għal tieqa AXI (jew AHB).
Dan id-dokument jiddeskrivi l-passi meħtieġa biex jinħoloq disinn Libero li awtomatikament jinizjalizza l-kontrollur DDR u l-blokki SERDESIF meta jinxtegħlu. Jiddeskrivi wkoll kif tiġġenera l-kodiċi tal-firmware minn Libero SOC li jintuża fil-fluss tad-disinn inkorporat.
L-ewwel tingħata deskrizzjoni dettaljata tat-teorija tal-operazzjonijiet.
It-taqsima li jmiss tiddeskrivi kif toħloq disinn bħal dan billi tuża l-Libero SoC System Builder, għodda ta’ disinn qawwija li, fost karatteristiċi oħra, toħloq is-soluzzjoni ta’ ‘inizjalizzazzjoni’ għalik jekk qed tuża blokki DDR jew SERDESIF fid-disinn tiegħek.
It-taqsima li jmiss tiddeskrivi kif tpoġġi soluzzjoni sħiħa ta' 'inizjalizzazzjoni' flimkien mingħajr ma tuża l-Benenej tas-Sistema SmartFusion2. Dan jgħin biex jispjega x'għandu jsir jekk ma tixtieqx tuża s-System Builder, u jiddeskrivi wkoll dak li l-għodda System Builder fil-fatt tiġġenera għalik. Din it-taqsima tindirizza:

• Il-ħolqien tad-dejta tal-konfigurazzjoni għall-kontrollur DDR u r-reġistri tal-konfigurazzjoni SERDESIF
• Il-ħolqien tal-loġika FPGA meħtieġa biex tittrasferixxi d-dejta tal-konfigurazzjoni lir-reġistri tal-konfigurazzjoni ASIC differenti

Fl-aħħar niddeskrivu l-iġġenerat filei relatati ma':

• Il-ħolqien ta 'soluzzjoni ta' "inizjalizzazzjoni" tal-firmware.
• Is-simulazzjoni tad-disinn għas-soluzzjoni ta' 'inizjalizzazzjoni' DDR.

Għal dettalji dwar il-kontrollur DDR u r-reġistri tal-konfigurazzjoni SERDESIF, irreferi għall- Microsemi SmartFusion2 Gwida għall-Utent ta' Interfaces Serjali u DDR b'Veloċità Għolja.

Teorija tal-Operat

Is-soluzzjoni ta 'inizjalizzazzjoni Periferali tuża l-komponenti ewlenin li ġejjin:

• Il-funzjoni CMSIS SystemInit(), li taħdem fuq il-Cortex-M3 u orkestra l-proċess ta 'inizjalizzazzjoni.
• Il-qalba tal-IP artab CoreConfigP, li inizjalizza r-reġistri tal-konfigurazzjoni tal-periferali.
• Il-qalba tal-IP artab CoreResetP, li tamministra s-sekwenza ta' reset tal-MSS, il-kontrolluri DDR, u l-blokki SERDESIF.

Il-proċess ta 'inizjalizzazzjoni periferali jaħdem kif ġej:

1. Mal-reset, il-Cortex-M3 iħaddem il-funzjoni CMSIS SystemInit(). Din il-funzjoni tiġi eżegwita awtomatikament qabel ma tiġi esegwita l-funzjoni main() tal-applikazzjoni.
   Is-sinjal tal-ħruġ tal-CoreResetP MSS_HPMS_READY jiġi affermat fil-bidu tal-proċess tal-inizjalizzazzjoni, li jindika li l-MSS u l-periferali kollha (ħlief MDDR) huma lesti għall-komunikazzjoni.
2. Il-funzjoni SystemInit() tikteb id-dejta tal-konfigurazzjoni lill-kontrolluri DDR u r-reġistri tal-konfigurazzjoni SERDESIF permezz tal-bus MSS FIC_2 APB3. Din l-interface hija konnessa mal-qalba artab tal-CoreConfigP instanzjata fid-drapp FPGA.
3. Wara li r-reġistri kollha jkunu kkonfigurati, il-funzjoni SystemInit() tikteb lir-reġistri tal-kontroll CoreConfigP biex tindika t-tlestija tal-fażi tal-konfigurazzjoni tar-reġistru; is-sinjali tal-output CoreConfigP CONFIG1_DONE u CONIG2_DONE huma mbagħad affermati.
   Hemm żewġ fażijiet tal-konfigurazzjoni tar-reġistru (CONFIG1 u CONFIG2) skont il-periferali użati fid-disinn.
4. Jekk jintuża wieħed jew it-tnejn minn MDDR/FDDR, u l-ebda blokk SERDESIF ma jintuża fid-disinn, hemm fażi waħda biss ta' konfigurazzjoni tar-reġistru. Iż-żewġ sinjali tal-output tal-CoreConfigP CONFIG1_DONE u CONIG2_DONE huma affermati wieħed wara l-ieħor mingħajr ebda stennija/dewmien.
   Jekk fid-disinn jintużaw blokk SERDESIF waħda jew aktar fil-modalità mhux PCIe, hemm fażi waħda biss tal-konfigurazzjoni tar-reġistru. CONFIG1_DONE u CONIG2_DONE jiġu affermati wieħed wara l-ieħor mingħajr ebda stennija/dewmien.
   Jekk fid-disinn jintużaw blokk SERDESIF waħda jew aktar fil-modalità PCIe, hemm żewġ fażijiet tal-konfigurazzjoni tar-reġistru. CONFIG1_DONE tiġi affermata wara li titlesta l-ewwel fażi tal-konfigurazzjoni tar-reġistru. Is-sistema SERDESIF u r-reġistri tal-karreġġjati huma kkonfigurati f'din il-fażi. Jekk SERDESIF huwa kkonfigurat f'modalità mhux PCIE, is-sinjal CONFIG2_DONE jiġi affermat ukoll immedjatament.
5. Imbagħad issegwi t-tieni fażi tal-konfigurazzjoni tar-reġistru (jekk SERDESIF ikun ikkonfigurat fil-modalità PCIE). Dawn li ġejjin huma l-avvenimenti differenti li jseħħu fit-tieni fażi:
   – CoreResetP jneħħi s-sinjali PHY_RESET_N u CORE_RESET_N li jikkorrispondu għal kull waħda mill-blokki SERDESIF użati. Hija tafferma wkoll sinjal ta 'output SDIF_RELEASED wara li l-blokki kollha SERDESIF ikunu barra mill-irrisettjar. Dan is-sinjal SDIF_RELEASED jintuża biex jindika lill-CoreConfigP li l-qalba SERDESIF mhix reset u hija lesta għat-tieni fażi tal-konfigurazzjoni tar-reġistru.
   – Ladarba s-sinjal SDIF_RELEASED jiġi affermat, il-funzjoni SystemInit() tibda polling għall-affermazzjoni ta' PMA_READY fuq il-korsija xierqa SERDESIF. Ladarba l-PMA_READY jiġi affermat, it-tieni sett ta 'reġistri SERDESIF (reġistri PCIE) huma kkonfigurati/miktuba mill-funzjoni SystemInit().
6. Wara li r-reġistri PCIE kollha jkunu kkonfigurati, il-funzjoni SystemInit() tikteb lir-reġistri ta 'kontroll CoreConfigP biex tindika t-tlestija tat-tieni fażi tal-konfigurazzjoni tar-reġistru; is-sinjal tal-output CoreConfigP CONIG2_DONE imbagħad jiġi affermat.
7. Minbarra l-asserzjonijiet/de-asserzjonijiet tas-sinjali ta 'hawn fuq, CoreResetP jimmaniġġja wkoll l-inizjalizzazzjoni tal-blokki varji billi jwettaq il-funzjonijiet li ġejjin:
   – Tneħħija tal-affermazzjoni tar-reset tal-qalba tal-FDDR
   – Tneħħi l-asserzjoni tal-blokki SERDESIF PHY u CORE resets
   – Monitoraġġ tas-sinjal tal-lock FDDR PLL (FPLL). L-FPLL għandu jkun imsakkar biex jiggarantixxi li l-interface tad-dejta FDDR AXI/AHBLite u d-drapp FPGA jistgħu jikkomunikaw b'mod korrett.
   – Monitoraġġ tas-sinjali tal-lock PLL tal-blokk SERDESIF (SPLL). L-SPLL għandu jkun imsakkar biex jiggarantixxi li l-interface AXI/AHBLite (modalità PCIe) jew l-interface XAUI tal-blokki SERDESIF jistgħu jikkomunikaw kif suppost mad-drapp FPGA.
   – Tistenna li l-memorji esterni DDR jissetiljaw u jkunu lesti biex jiġu aċċessati mill-kontrolluri DDR.
8. Meta l-periferali kollha jkunu lestew l-inizjalizzazzjoni tagħhom, CoreResetP jasserixxi s-sinjal INIT_DONE; ir-reġistru intern CoreConfigP INIT_DONE imbagħad jiġi affermat.
   Jekk wieħed jew it-tnejn minn MDDR/FDDR huma użati, u l-ħin ta 'inizjalizzazzjoni DDR huwa milħuq, CoreResetP output sinjal DDR_READY huwa affermat. L-affermazzjoni ta' dan is-sinjal DDR_READY tista' tiġi mmonitorjata bħala indikazzjoni li d-DDR (MDDR/FDDR) hija lesta għall-komunikazzjoni.
   Jekk tintuża blokka waħda jew aktar SERDESIF, u t-tieni fażi tal-konfigurazzjoni tar-reġistru titlesta b'suċċess, is-sinjal tal-ħruġ tal-CoreResetP SDIF_READY jiġi affermat. L-affermazzjoni ta' dan is-sinjal SDIF_READY tista' tiġi mmonitorjata bħala indikazzjoni li l-blokki SERDESIF kollha huma lesti għall-komunikazzjoni.
9. Il-funzjoni SystemInit(), li ilha tistenna li INIT_DONE tiġi affermata, titlesta, u l-funzjoni main() tal-applikazzjoni tiġi eżegwita. F'dak iż-żmien, il-kontrolluri DDR kollha użati u l-blokki SERDESIF ġew inizjalizzati, u l-applikazzjoni tal-firmware u l-loġika tad-drapp FPGA jistgħu jikkomunikaw magħhom b'mod affidabbli.

Il-metodoloġija deskritta f'dan id-dokument tiddependi fuq il-Cortex-M3 li jesegwixxi l-proċess ta 'inizjalizzazzjoni bħala parti mill-kodiċi ta' inizjalizzazzjoni tas-sistema esegwit qabel il-funzjoni prinċipali() tal-applikazzjoni.
Ara l-Flow Charts f'Figura 1-1, Figura 1-2 u Figura 1-3 għall-passi ta 'Inizjalizzazzjoni ta' FDDR/MDDR, SEREDES (modalità mhux PCIe) u SERDES (modalità PCIe).
Figura 1-4 turi dijagramma tal-ħin tal-Inizjalizzazzjoni Periferali.

Figura 1-3 • Ċart ta' Fluss ta' Inizjalizzazzjoni ta' SERDESIF (PCIe).
Il-proċedura tal-inizjalizzazzjoni deskritta f'dan id-dokument teħtieġ li tħaddem Cortex-M3 matul il-proċess tal-inizjalizzazzjoni, anki jekk m'intix qed tippjana li tħaddem xi kodiċi fuq il-Cortex-M3. Trid toħloq applikazzjoni bażika tal-firmware li ma tagħmel xejn (linja sempliċi, pereżempjuample) u tagħbija dak eżekutibbli fil-Memorja Non Volatile inkorporata (eNVM) sabiex il-kontrolluri DDR u l-blokki SERDESIF jiġu inizjalizzati meta l-istivali Cortex-M3.

Bl-użu ta' System Builder biex Oħloq Disinn billi tuża Blokki DDR u SERDESIF

Is-SmartFusion2 System Builder huwa għodda ta' disinn qawwija li tgħinek taqbad ir-rekwiżiti tal-livell tas-sistema tiegħek u tipproduċi disinn li jimplimenta dawk ir-rekwiżiti. Funzjoni importanti ħafna tal-Benenej tas-Sistema hija l-ħolqien awtomatiku tas-sottosistema tal-Inizjalizzazzjoni Periferali. “L-użu ta’ SmartDesign biex Oħloq Disinn billi tuża Blokki DDR u SERDESIF” f’paġna 17 tiddeskrivi fid-dettall kif tinħoloq soluzzjoni bħal din mingħajr is-System Builder.
Jekk qed tuża System Builder, trid twettaq il-kompiti li ġejjin biex toħloq disinn li jinizjalizza l-kontrolluri DDR tiegħek u l-blokki SERDESIF meta tixgħel:

1. Fil-paġna Karatteristiċi tal-Apparat (Figura 2-1), speċifika liema kontrolluri DDR jintużaw u kemm huma użati blokki SERDESIF fid-disinn tiegħek.
2. Fil-paġna tal-Memorja, speċifika t-tip ta' DDR (DDR2/DDR3/LPDDR) u d-dejta tal-konfigurazzjoni għall-memorji DDR esterni tiegħek. Ara t-taqsima tal-Paġna tal-Memorja għad-dettalji.
3. Fil-paġna Periferali, żid masters tad-drapp konfigurati bħala AHBLite/AXI mas-Subsistema DDR tad-drapp u/jew Subsistema MSS DDR FIC (mhux obbligatorja).
4. Fil-paġna Settings tal-Arloġġ, speċifika l-frekwenzi tal-arloġġ għas-sottosistemi DDR.
5. Imla l-ispeċifikazzjoni tad-disinn tiegħek u kklikkja Finish. Dan jiġġenera d-disinn maħluq minn System Builder, inkluża l-loġika meħtieġa għas-soluzzjoni ta ''inizjalizzazzjoni'.
6. Jekk qed tuża blokki SERDESIF, trid tisstanzia l-blokki SERDESIF fid-disinn tiegħek u tgħaqqad il-portijiet tal-inizjalizzazzjonijiet tagħhom ma 'dawk tal-qalba ġġenerata mill-Bnienej tas-Sistema.

Paġna tal-Karatteristiċi tal-Apparat tal-Bennej tas-Sistema
Fil-paġna Karatteristiċi tal-Apparat, speċifika liema kontrolluri DDR (MDDR u/jew FDDR) jintużaw u kemm huma użati blokki SERDESIF fid-disinn tiegħek (Figura 2-1).

Figura 2-1 • Paġna tal-Karatteristiċi tal-Apparat tal-Bennej tas-Sistema

Paġna tal-Memorja tal-Bennej tas-Sistema
Biex tuża l-MSS DDR (MDDR) jew Fabric DDR (FDDR), agħżel it-Tip tal-Memorja mil-lista drop-down (Figura 2-2).

Figura 2-2 • Memorja Esterna MSS

Int trid:

1. Agħżel it-tip DDR (DDR2, DDR3 jew LPDDR).
2. Iddefinixxi l-ħin tal-issetiljar tal-memorja DDR. Ikkonsulta l-Ispeċifikazzjonijiet esterni tal-Memorja DDR tiegħek biex tissettja l-ħin tal-issettjar tal-memorja korrett. Il-memorja DDR tista' tonqos milli tinizjalizza b'mod korrett jekk il-ħin tal-issetiljar tal-memorja ma jkunx issettjat b'mod korrett.
3. Jew timporta d-dejta tal-konfigurazzjoni tar-reġistru DDR jew issettja l-Parametri tal-Memorja DDR tiegħek. Għad-dettalji, irreferi għall- Microsemi SmartFusion2 Gwida għall-Utent ta' Interfaces Serjali u DDR b'Veloċità Għolja.

Din id-dejta tintuża biex tiġġenera r-reġistru DDR BFM u l-konfigurazzjoni tal-firmware files kif deskritt fil-“Ħolqien u Kumpilazzjoni tal-Applikazzjoni tal-Firmware” f’paġna 26 u “BFM Files Użat għas-Simulazzjoni tad-Disinn” f’paġna 27. Għal dettalji dwar ir-reġistri tal-konfigurazzjoni tal-kontrollur DDR, irreferi għall- Microsemi SmartFusion2 Gwida għall-Utent ta' Interfaces Serjali u DDR b'Veloċità Għolja.
Eżample tal-konfigurazzjoni file sintassi hija murija fil-Figura 2-3. L-ismijiet tar-reġistru użati f'dan file huma l-istess bħal dawk deskritti fil- Microsemi SmartFusion2 Gwida għall-Utent ta' Interfaces Serjali u DDR b'Veloċità Għolja

Figura 2-3 • Konfigurazzjoni File Sintassi Eżample
Page tal-Periferali tal-Bennej tas-Sistema
Fil-paġna Periferali, għal kull kontrollur DDR tinħoloq sottosistema separata (Subsistema DDR tad-drapp għal FDDR u Subsistema MSS DDR FIC għal MDDR). Tista 'żżid qalba Fabric AMBA Master (konfigurat bħala AXI/AHBLite) għal kull waħda minn dawn is-subsistemi biex tippermetti aċċess kaptan tad-drapp għall-kontrolluri DDR. Mal-ġenerazzjoni, System Builder awtomatikament tistanzia l-qalba tal-karozzi tal-linja (skond it-tip ta’ AMBA Master miżjud) u jesponi l-BIF kaptan tal-qalba tal-karozzi tal-linja u l-arloġġ u l-irrisettjar tal-pinnijiet tas-sottosistemi korrispondenti (FDDR/MDDR) taħt gruppi ta’ pin xierqa, għall- fuq. Kulma għandek tagħmel hu li tikkonnettja l-BIFs mal-qlub tal-Master tat-Tessili xierqa li inti tistjanzja fid-disinn. Fil-każ tal-MDDR, huwa fakultattiv li żżid qalba Fabric AMBA Master mas-Subsistema MSS DDR FIC; Cortex-M3 huwa kaptan default fuq din is-subsistema. Figura 2-4 turi l-Paġna tal-Periferali tal-Bennej tas-Sistema.

Figura 2-4 • Paġna tal-Periferali tal-Bennej tas-Sistema

Paġna tas-Settings tal-Arloġġ tal-Bennej tas-Sistema
Fil-paġna Settings tal-Arloġġ, għal kull kontrollur DDR, trid tispeċifika l-frekwenzi tal-arloġġ relatati ma' kull sottosistema DDR (MDDR u/jew FDDR).
Għall-MDDR, trid tispeċifika:

• MDDR_CLK – Dan l-arloġġ jiddetermina l-frekwenza operattiva tal-Kontrollur DDR u għandu jaqbel mal-frekwenza tal-arloġġ li tixtieq taħdem fiha l-memorja DDR esterna tiegħek. Dan l-arloġġ huwa definit bħala multiplu tal-M3_CLK (Arloġġ Prinċipali Cortex-M3 u MSS, Figura 2-5). L-MDDR_CLK għandu jkun inqas minn 333 MHz.
• DDR_FIC_CLK - Jekk għażilt li taċċessa wkoll l-MDDR mid-drapp FPGA, trid tispeċifika d-DDR_FIC_CLK. Din il-frekwenza tal-arloġġ hija definita bħala proporzjon tal-MDDR_CLK u għandha taqbel mal-frekwenza li fiha tkun qed taħdem is-subsistema tad-drapp FPGA li taċċessa l-MDDR.

Figura 2-5 • Cortex-M3 u MSS Main Arloġġ; Arloġġi MDDR

Għall-FDDR, trid tispeċifika:

• FDDR_CLK – Jiddetermina l-frekwenza operattiva tal-Kontrollur DDR u għandu jaqbel mal-frekwenza tal-arloġġ li biha tixtieq taħdem il-memorja DDR esterna tiegħek. Innota li dan l-arloġġ huwa definit bħala multiplu tal-M3_CLK (arloġġ MSS u Cortex-M3, Figura 2-5). L-FDDR_CLK għandu jkun fi ħdan 20 MHz u 333 MHz.
• FDDR_SUBSYSTEM_CLK – Din il-frekwenza tal-arloġġ hija definita bħala proporzjon tal-FDDR_CLK u għandha taqbel mal-frekwenza li biha tkun qed taħdem is-subsistema tad-drapp FPGA li taċċessa l-FDDR.

Figura 2-6 • Tessili DDR Arloġġi
Konfigurazzjoni SERDESIF
Il-blokki SERDESIF mhumiex instanzjati fid-disinn iġġenerat mill-Bnienej tas-Sistema. Madankollu, għall-blokki SERDESIF kollha, is-sinjali tal-inizjalizzazzjoni huma disponibbli fl-interface tal-qalba tal-Binen tas-Sistema u jistgħu jiġu konnessi mal-qlub SERDESIF fil-livell li jmiss tal-ġerarkija, kif muri fil-Figura 2-7.Figura 2-7 • Konnettività ta' Inizjalizzazzjoni Periferali SERDESIF
Simili għar-reġistri tal-konfigurazzjoni DDR, kull blokka SERDES għandha wkoll reġistri tal-konfigurazzjoni li jridu jitgħabbew waqt ir-runtime. Tista' jew timporta dawn il-valuri tar-reġistru jew tuża l-Konfiguratur tal-Interface Serjali ta' Veloċità Għolja (Figura 2-8) biex iddaħħal il-parametri PCIe jew EPCS tiegħek u l-valuri tar-reġistru jiġu kkalkulati awtomatikament għalik. Għad-dettalji, irreferi għall- Gwida għall-Utent tal-Konfiguratur SERDES.Figura 2-8 • Konfiguratur tal-Interface tas-Serjali b'Veloċità Għolja
Ladarba tkun integrat il-loġika tal-utent tiegħek mal-blokk System Builder u l-blokk SERDES, tista 'tiġġenera l-ogħla livell tiegħek SmartDesign. Dan jiġġenera l-HDL u l-BFM kollha files li huma meħtieġa biex jimplimentaw u jissimulaw id-disinn tiegħek. Tista' mbagħad tipproċedi bil-bqija tal-Fluss tad-Disinn.

L-użu ta' SmartDesign biex Oħloq Disinn billi tuża Blokki DDR u SERDESIF

Din it-taqsima tiddeskrivi kif tpoġġi flimkien soluzzjoni sħiħa ta' 'inizjalizzazzjoni' mingħajr ma tuża s-SmartFusion2 System Builder. L-għan huwa li jgħinek tifhem x'għandek tagħmel jekk ma tixtieqx tuża s-System Builder. Din it-taqsima tiddeskrivi wkoll dak li l-għodda System Builder attwalment tiġġenera għalik. Din it-taqsima tiddeskrivi kif:

• Daħħal id-dejta tal-konfigurazzjoni għall-kontrollur DDR u r-reġistri tal-konfigurazzjoni SERDESIF.
• Instanzja u qabbad il-Cores tad-drapp meħtieġa biex tittrasferixxi d-dejta tal-konfigurazzjoni lill-kontrolluri DDR u r-reġistri tal-konfigurazzjoni SERDESIF.

Konfigurazzjoni tal-Kontrollur DDR
Il-kontrolluri MSS DDR (MDDR) u Fabric DDR (FDDR) għandhom jiġu kkonfigurati b'mod dinamiku (fil-ħin tar-runtime) biex jaqblu mar-rekwiżiti tal-konfigurazzjoni tal-memorja DDR esterna (mod DDR, wisa 'PHY, modalità tat-tifqigħ, ECC, eċċ.). Id-dejta mdaħħla fil-konfiguratur MDDR/FDDR tinkiteb fir-reġistri tal-konfigurazzjoni tal-kontrollur DDR mill-funzjoni CMSIS SystemInit(). Il-Konfiguratur għandu tliet tabs differenti biex jiddaħħlu tipi differenti ta’ data ta’ konfigurazzjoni:

• Dejta ġenerali (mod DDR, Wisa' tad-Data, Frekwenza tal-Arloġġ, ECC, Interface tad-Tessili, Qawwa tas-Ssuq)
• Dejta ta' Inizjalizzazzjoni tal-Memorja (Tul tal-Fqigħ, Ordni tal-Fqigħ, Modalità tal-Ħin, Latency, eċċ.)
• Data tal-Ħin tal-Memorja

Irreferi għall-ispeċifikazzjonijiet tal-memorja DDR esterna tiegħek u kkonfigura l-Kontrollur DDR biex jaqbel mar-rekwiżiti tal-memorja DDR esterna tiegħek.
Għal dettalji dwar il-konfigurazzjoni DDR, irreferi għall- Gwida għall-Utent tal-Konfigurazzjoni SmartFusion2 MSS DDR.
Konfigurazzjoni SERDESIF
Ikklikkja darbtejn il-blokka SERDES fil-kanvas SmartDesign biex tiftaħ il-Konfiguratur biex tikkonfigura s-SERDES (Figura 3-1). Tista' jew timporta dawn il-valuri tar-reġistru jew tuża l-konfiguratur SERDES biex iddaħħal il-parametri PCIe jew EPCS tiegħek u l-valuri tar-reġistru jiġu kkalkulati awtomatikament għalik. Għad-dettalji, irreferi għall- Gwida għall-Utent tal-Konfiguratur SERDES.Figura 3-1 • Konfiguratur tal-Interface tas-Serjali b'Veloċità Għolja
Ħolqien tas-Sub-Sistema ta' Inizjalizzazzjoni tad-Disinn FPGA
Biex tibda l-blokki DDR u SERDESIF, trid toħloq is-subsistema ta 'inizjalizzazzjoni fid-drapp FPGA. Is-subsistema ta 'inizjalizzazzjoni tad-drapp FPGA tmexxi d-dejta mill-Cortex-M3 għar-reġistri tal-konfigurazzjoni DDR u SERDESIF, tamministra s-sekwenzi ta' reset meħtieġa biex dawn il-blokki jkunu operattivi u tindika meta dawn il-blokki jkunu lesti biex jikkomunikaw mal-bqija tad-disinn tiegħek. Biex toħloq is-subsistema tal-inizjalizzazzjoni, trid:

• Ikkonfigura FIC_2 ġewwa l-MSS
• Istanzja u kkonfigura l-qlub CoreConfigP u CoreResetP
• Instanzja l-oxxillatur RC 25/50MHz fuq iċ-ċippa
• Instanzja l-makro Reset tas-Sistema (SYSRESET).
• Qabbad dawn il-komponenti mal-interfaces tal-konfigurazzjoni ta 'kull periferali, arloġġi, resets u portijiet tal-lock PLL

MSS FIC_2 Konfigurazzjoni APB
Biex tikkonfigura l-MSS FIC_2:

1. Iftaħ il-kaxxa tad-djalogu tal-konfiguratur FIC_2 mill-konfiguratur MSS (Figura 3-2).
2. Agħżel Inizjalizza periferali billi tuża Cortex-M3.
3. Skont is-sistema tiegħek, iċċekkja waħda jew iż-żewġ kaxxi ta' kontroll li ġejjin:
   – MSS DDR
   – Tessili DDR u/jew Blokki SERDES
4. Ikklikkja OK u kompli biex tiġġenera l-MSS (tista' tiddiferixxi din l-azzjoni sakemm tkun ikkonfigurat bis-sħiħ l-MSS għar-rekwiżiti tad-disinn tiegħek). Il-portijiet FIC_2 (FIC_2_APB_MASTER, FIC_2_APB_M_PCLK u FIC_2_APB_M_RESET_N) issa huma esposti fl-interface MSS u jistgħu jiġu konnessi mal-coreConfigP u CoreResetP.

Figura 3-2 • Konfiguratur MSS FIC_2

CoreConfigP
Biex tikkonfigura CoreConfigP:

1. Instanzja CoreConfigP fis-SmartDesign tiegħek (tipikament dak fejn l-MSS huwa instanzjat).
   Din il-qalba tista' tinstab fil-Katalgu Libero (taħt Periferali).
2. Ikklikkja darbtejn fuq il-qalba biex tiftaħ il-konfiguratur.
3. Ikkonfigura l-qalba biex tispeċifika liema periferali jeħtieġ li jiġu inizjalizzati (Figura 3-3)

Figura 3-3 • Kaxxa tad-Djalogu CoreConfigP

CoreResetP
Biex tikkonfigura CoreResetP:

1. Instanzja CoreResetP fis-SmartDesign tiegħek (tipikament dak fejn l-MSS huwa instanzjat).
   Din il-qalba tinsab fil-Katalgu Libero, taħt Periferali.
2. Ikklikkja darbtejn il-qalba ġewwa l-SmartDesign Canvas biex tiftaħ il-Konfiguratur (Figura 3-4).
3. Ikkonfigura l-qalba biex:
   – Speċifika l-imġieba ta' reset estern (EXT_RESET_OUT affermat). Agħżel waħda minn erba' għażliet:
   o EXT_RESET_OUT qatt ma tiġi affermata
   o EXT_RESET_OUT jiġi affermat jekk jiġi affermat ir-reset tal-power up (POWER_ON_RESET_N)
   o EXT_RESET_OUT jiġi affermat jekk jiġi affermat FAB_RESET_N
   o EXT_RESET_OUT jiġi affermat jekk jiġi affermat l-irrisettjar tal-qawwa (POWER_ON_RESET_N) jew FAB_RESET_N
   – Speċifika l-Apparat Voltage. Il-valur magħżul għandu jaqbel mal-voltage inti għażilt fil-kaxxa ta 'djalogu Libero Settings Settings.
   – Iċċekkja l-kaxxi xierqa biex tindika liema periferali qed tuża fid-disinn tiegħek.
   – Speċifika l-ħin tal-issettjar tal-memorja DDR esterna. Dan huwa l-valur massimu għall-memorji DDR kollha użati fl-applikazzjoni tiegħek (MDDR u FDDR). Irreferi għad-datasheet tal-bejjiegħ tal-memorja esterna DDR biex tikkonfigura dan il-parametru. 200us huwa valur default tajjeb għal memorji DDR2 u DDR3 li jaħdmu f'200MHz. Dan huwa parametru importanti ħafna biex jiggarantixxi simulazzjoni ta 'ħidma u sistema ta' ħidma fuq is-silikon. Valur mhux korrett għall-ħin tas-saldu jista' jirriżulta fi żbalji ta' simulazzjoni. Irreferi għad-datasheet tal-bejjiegħ tal-memorja DDR biex tikkonfigura dan il-parametru.
   – Għal kull blokka SERDES fid-disinn tiegħek, iċċekkja l-kaxxi xierqa biex tindika jekk:
   o Jintuża PCIe
   o Huwa meħtieġ appoġġ għal PCIe Hot Reset
   o Huwa meħtieġ appoġġ għal PCIe L2/P2

Nota: Jekk qed tuża l-090 die(M2S090) u d-disinn tiegħek juża SERDESIF, m'għandekx għalfejn tiċċekkja l-ebda waħda mill-kaxxi ta' kontroll li ġejjin: 'Użat għal PCIe', 'Inkludi appoġġ PCIe HotReset' u 'Inkludi appoġġ PCIe L2/P2'. Jekk qed tuża xi apparat mhux 090 u qed tuża blokk SERDESIF wieħed jew aktar, trid tiċċekkja l-erba’ kaxxi ta’ kontroll kollha taħt it-taqsima SERDESIF xierqa.
Nota: Għal dettalji dwar l-għażliet disponibbli għalik f'dan il-konfiguratur, irreferi għall-Manwal tal-CoreResetP.

Figura 3-4 • CoreResetPConfigurator

25/50MHz Oxxillatur Instanzjazzjoni
CoreConfigP u CoreResetP huma ċċekkjati mill-oxxillatur RC 25/50MHz fuq iċ-ċippa. Int trid tistjanzja Oxxillatur 25/50MHz u qabbadha ma 'dawn il-qlub.

1. Instanzja l-qalba tal-Oxxillaturi taċ-Ċippa fis-SmartDesign tiegħek (tipikament dak fejn l-MSS huwa instanzjat). Din il-qalba tista' tinstab fil-Katalgu Libero taħt Clock & Management.
2. Ikkonfigura din il-qalba b'tali mod li l-oxxillatur RC imexxi d-drapp FPGA, kif muri fil-Figura 3-5.

Figura 3-5 • Konfiguratur tal-Oxxillaturi taċ-Ċippa

Reset tas-Sistema (SYSRESET) Instanzjazzjoni
Il-makro SYSRESET jipprovdi funzjonalità ta' reset fil-livell tal-apparat għad-disinn tiegħek. Is-sinjal tal-ħruġ POWER_ON_RESET_N jiġi affermat/de-assert kull meta ċ-ċippa titħaddem jew il-pin estern DEVRST_N jiġi affermat/de-asserted (Figura 3-6).
Instanzja l-makro SYSRESET fis-SmartDesign tiegħek (tipikament dak fejn l-MSS huwa instanzjat). Din il-makro tista' tinstab fil-Katalgu Libero taħt Macro Library. L-ebda konfigurazzjoni ta' din il-makro mhi meħtieġa.

Figura 3-6 • SYSRESET Makro

Konnettività ġenerali
Wara li tkun ippreżentajt u kkonfigurat il-qlub MSS, FDDR, SERDESIF, OSC, SYSRESET, CoreConfigP u CoreResetP fid-disinn tiegħek, trid tikkonnettjahom biex tifforma s-subsistema tal-Inizjalizzazzjoni Periferali. Biex tissimplifika d-deskrizzjoni tal-konnettività f'dan id-dokument, hija maqsuma fil-konnettività tal-passaġġ tad-dejta tal-konfigurazzjoni konformi mal-APB3 assoċjata mal-CoreConfigP u l-konnessjonijiet relatati mal-CoreResetP.
Konnettività tal-Mogħdija tad-Data tal-Konfigurazzjoni
Figura 3-7 turi kif tikkonnettja l-CoreConfigP mas-sinjali MSS FIC_2 u l-interfaces tal-konfigurazzjoni konformi APB3 tal-periferali.
Tabella 3-1 • Konfigurazzjoni tad-Data Path Port/BIF Konnessjonijiet

MINN Interface tal-Port/Xarabank (BIF)/ Komponent	TO Interface tal-Port/Xarabank (BIF)/Komponent
APB S PRESET N/ CoreConfigP	APB S PRESET N/ SDIF<0/1/2/3>	APB S PRESET N/ FDDR	MDDR APB S PRESE TN/MSS
APB S PCLK/ CoreConfigP	APB S PCLK/SDIF	APB S PCLK/FDDR	MDDR APB S POLK/ MSS
MDDR APBmslave/ CoreConfig			MDDR APB SLAVE (BIF)/MSS
SDIF<0/1/2/ 3> APBmslave/Config	APB SLAVE (BIF)/ SDIF<0/1/2/3>
FDDR APBmslave		APB SLAVE (BIF)/ FDDR
FIC 2 APBmmaster/ CoreConfigP			FIC 2 APB MASTER/ MSS

Figura 3-7 • Konnettività tas-Sub-Sistema FIC_2 APB3

Arloġġi u Resets Konnettività
Il-Figura 3-8 turi kif tikkonnettja l-CoreResetP mas-sorsi esterni tar-reset u s-sinjali tar-reset tal-qalba tal-periferali. Juri wkoll kif tikkonnettja l-CoreResetP mas-sinjali tal-istatus tas-sinkronizzazzjoni tal-arloġġ tal-periferali (sinjali tal-lock PLL). Barra minn hekk, juri kif il-CoreConfigP u l-CoreResetP huma konnessi.

Figura 3-8 • Konnettività tas-Sub-Sistema Core SF2Reset

Ħolqien u Kumpilazzjoni tal-Applikazzjoni tal-Firmware

Meta tesporta l-firmware minn LiberoSoC (Disinn Flow Window > Export Firmware > Export Firmware), Libero jiġġenera dan li ġej files fil- /firmware/drivers_config/ sys_config folder:

• sys_config.c – Fih l-istrutturi tad-dejta li jżommu l-valuri għar-reġistri periferali.
• sys_config.h – Fih id-dikjarazzjonijiet #define li jispeċifikaw liema periferali jintużaw fid-disinn u jeħtieġ li jiġu inizjalizzati.
• sys_config_mddr_define.h – Fih id-dejta tal-konfigurazzjoni tal-kontrollur MDDR imdaħħla fil-kaxxa tad-djalogu tal-Konfigurazzjoni tar-Reġistri.
• sys_config_fddr_define.h – Fih id-dejta tal-konfigurazzjoni tal-kontrollur FDDR imdaħħla fil-kaxxa ta’ dialog Konfigurazzjoni tar-Reġistri.
• sys_config_mss_clocks.h – Dan file fih il-frekwenzi tal-arloġġ tal-MSS kif definiti fil-konfiguratur MSS CCC. Dawn il-frekwenzi jintużaw mill-kodiċi CMSIS biex jipprovdu informazzjoni korretta tal-arloġġ lil ħafna mis-sewwieqa tal-MSS li għandu jkollhom aċċess għall-frekwenza tal-Arloġġ Periferali (PCLK) tagħhom (eż., id-diviżuri tar-rata tal-baud MSS UART huma funzjoni tar-rata tal-baud u l-frekwenza tal-PCLK). ).
• sys_config_SERDESIF_ .c – Fih is-SERDESIF_ irreġistra d-dejta tal-konfigurazzjoni pprovduta matul is-SERDESIF_ konfigurazzjoni tal-blokki fil-ħolqien tad-disinn.
• sys_config_SERDESIF_ .h – Fih id-dikjarazzjonijiet #define li jispeċifikaw in-numru ta’ pari ta’ konfigurazzjoni tar-reġistru u n-numru tal-karreġġjata li jeħtieġ li jiġi mistħarreġ għal PMA_READY (biss fil-modalità PCIe).

Dawn files huma meħtieġa biex il-kodiċi CMSIS jikkompila kif suppost u jkun fih informazzjoni dwar id-disinn attwali tiegħek, inkluża d-dejta tal-konfigurazzjoni periferali u l-informazzjoni tal-konfigurazzjoni tal-arloġġ għall-MSS.
Teditjax dawn files manwalment; huma maħluqa għad-direttorji tal-komponenti/periferali korrispondenti kull darba li jiġu ġġenerati l-komponenti SmartDesign li fihom il-periferali rispettivi. Jekk isiru xi bidliet fid-dejta tal-konfigurazzjoni ta' xi wieħed mill-periferali, għandek bżonn terġa' tesporta l-proġetti tal-firmware sabiex il-firmware aġġornat files (ara l-lista hawn fuq) huma esportati lejn il- / firmware/drivers_config/sys_config folder.
Meta tesporta l-firmware, Libero SoC joħloq il-proġetti tal-firmware: librerija fejn il-konfigurazzjoni tad-disinn tiegħek files u sewwieqa huma kkompilati.
Jekk tiċċekkja l-proġett Oħloq checkbox meta tesporta l-firmware, jinħoloq proġett tas-software SoftConsole/IAR/Keil biex iżomm il-proġett tal-applikazzjoni fejn tista’ teditja l-main.c u l-utent C/H files. Iftaħ il-proġett SoftConSole/IAR/Keil biex tikkompila l-kodiċi CMSIS b'mod korrett u agħmel l-applikazzjoni tal-firmware tiegħek ikkonfigurata sew biex taqbel mad-disinn tal-ħardwer tiegħek.

BFM Files Użat għas-Simulazzjoni tad-Disinn

Meta tiġġenera l-komponenti SmartDesign li fihom il-periferali assoċjati mad-disinn tiegħek, is-simulazzjoni files li jikkorrispondu mal-periferali rispettivi huma ġġenerati fil- /direttorju ta' simulazzjoni:

• test.bfm – BFM tal-ogħla livell file li l-ewwel tiġi esegwita waqt kwalunkwe simulazzjoni li teżerċita l-proċessur SmartFusion2 MSS Cortex-M3. Hija tesegwixxi peripheral_init.bfm u user.bfm, f'dik l-ordni.
• MDDR_init.bfm – Jekk id-disinn tiegħek juża l-MDDR, Libero jiġġenera dan file; fiha kmandi tal-kitba BFM li jissimulaw kitba tad-dejta tar-reġistru tal-konfigurazzjoni tal-MSS DDR li daħħalt (bl-użu tal-kaxxa tad-djalogu Edit Reġistri jew fil-GUI MSS_MDDR) fir-reġistri tal-Kontrollur MSS DDR.
• FDDR_init.bfm – Jekk id-disinn tiegħek juża l-FDDR, Libero jiġġenera dan file; fiha kmandi tal-kitba BFM li jissimulaw kitbiet tad-dejta tar-reġistru tal-konfigurazzjoni tad-Tessili DDR li daħħalt (bl-użu tal-kaxxa tad-djalogu Edit Reġistri jew fil-GUI tal-FDDR) fir-reġistri tal-Kontrollur tad-DDR tat-Tessili.
• SERDESIF_ _init.bfm – Jekk id-disinn tiegħek juża blokka SERDESIF waħda jew aktar, Libero jiġġenera dan file għal kull wieħed mis-SERDESIF_ blokki użati; fih kmandi tal-kitba BFM li jissimulaw kitba tad-dejta tar-reġistru tal-konfigurazzjoni SERDESIF li daħħalt (bl-użu tal-kaxxa ta’ dialog Edit Reġistri jew fis-SERDESIF_ GUI) fis-SERDESIF_ reġistri. Jekk il-blokk SERDESIF huwa kkonfigurat bħala PCIe, dan file għandha wkoll xi dikjarazzjonijiet #define li jikkontrollaw l-eżekuzzjoni tal-fażijiet tal-konfigurazzjoni tar-reġistru 2 f'ordni perfetta.
• user.bfm – Fih il-kmandi tal-utent. Dawn il-kmandi jiġu esegwiti wara li jitlesta peripheral_init.bfm. Editja dan file biex iddaħħal il-kmandi tal-BFM tiegħek.
• SERDESIF_ _user.bfm – Fih il-kmandi tal-utent. Editja dan file biex tidħol il-kmandi tal-BFM tiegħek. Uża dan jekk ikkonfigurajt SERDESIF_ blokk fil-mod ta 'simulazzjoni BFM PCIe u bħala master AXI/AHBLite. Jekk ikkonfigurajt SERDESIF_ blokk fil-modalità ta 'simulazzjoni RTL, ma jkollokx bżonn dan file.

Meta tinvoka simulazzjoni kull darba, iż-żewġ simulazzjoni li ġejjin files huma maħluqa mill-ġdid għall- / direttorju ta' simulazzjoni b'kontenut aġġornat:

• subsistema.bfm – Fih id-dikjarazzjonijiet #define għal kull periferali użat fid-disinn tiegħek, li jispeċifikaw is-sezzjoni partikolari tal-periferali_init.bfm li għandha tiġi eżegwita li tikkorrispondi għal kull periferali.
• operipheral_init.bfm – Fih il-proċedura BFM li timita l-funzjoni CMSIS:: SystemInit() titħaddem fuq il-Cortex-M3 qabel ma tidħol fil-proċedura main(). Tikkopja d-dejta tal-konfigurazzjoni għal kwalunkwe periferali użat fid-disinn għar-reġistri korretti tal-konfigurazzjoni tal-periferali u mbagħad jistenna li l-periferali kollha jkunu lesti qabel ma tasserixxi li tista 'tuża dawn il-periferali. Hija tesegwixxi MDDR_init.bfm u FDDR_init.bfm.

Bl-użu ta 'dawn iġġenerat files, il-kontrolluri DDR fid-disinn tiegħek huma kkonfigurati awtomatikament, jissimulaw dak li jiġri fuq apparat SmartFusion2. Tista' teditja l-user.bfm file biex iżżid xi kmandi meħtieġa biex tissimula d-disinn tiegħek (Cortex-M3 huwa l-kaptan). Dawn il-kmandi jiġu esegwiti wara li l-periferali jkunu ġew inizjalizzati. Teditjax it-test.bfm, subsystem.bfm, peripheral_init.bfm, MDDR_init.bfm, FDDR_init.bfm files u s-SERDESIF_ _init.bfm files.

Appoġġ għall-Prodott

Microsemi SoC Products Group jappoġġja l-prodotti tiegħu b’diversi servizzi ta’ appoġġ, inkluż Customer Service, Customer Technical Support Center, a websit, posta elettronika, u uffiċċji tal-bejgħ madwar id-dinja.
Dan l-appendiċi fih informazzjoni dwar kif tikkuntattja lill-Microsemi SoC Products Group u tuża dawn is-servizzi ta’ appoġġ.
Servizz tal-Klijent
Ikkuntattja lis-Servizz tal-Klijent għal appoġġ mhux tekniku tal-prodott, bħall-ipprezzar tal-prodott, titjib tal-prodott, informazzjoni ta’ aġġornament, status tal-ordni, u awtorizzazzjoni.
Mill-Amerika ta’ Fuq, ċempel 800.262.1060
Mill-bqija tad-dinja, ċempel 650.318.4460
Fax, minn kullimkien fid-dinja, 408.643.6913
Ċentru ta' Appoġġ Tekniku tal-Klijent
Il-Microsemi SoC Products Group jimpjega ċ-Ċentru ta' Appoġġ Tekniku għall-Klijent tiegħu b'inġiniera b'ħiliet għolja li jistgħu jgħinu biex iwieġbu l-mistoqsijiet dwar il-ħardwer, is-softwer u d-disinn tiegħek dwar il-Prodotti SoC Microsemi. Iċ-Ċentru ta' Appoġġ Tekniku tal-Klijent iqatta' ħafna ħin joħloq noti ta' applikazzjoni, tweġibiet għal mistoqsijiet komuni taċ-ċiklu tad-disinn, dokumentazzjoni ta' kwistjonijiet magħrufa, u diversi FAQs. Għalhekk, qabel ma tikkuntattjana, jekk jogħġbok żur ir-riżorsi online tagħna. Huwa probabbli ħafna li diġà weġibna l-mistoqsijiet tiegħek.
Appoġġ Tekniku
Żur l-Appoġġ għall-Klijent websit (www.microsemi.com/soc/support/search/default.aspx) għal aktar informazzjoni u appoġġ. Ħafna tweġibiet disponibbli fuq it-tiftix web riżorsi jinkludu dijagrammi, illustrazzjonijiet, u links għal riżorsi oħra fuq il- websit.
Websit
Tista' tfittex varjetà ta' informazzjoni teknika u mhux teknika fuq il-paġna ewlenija tas-SoC, fuq www.microsemi.com/soc.
Tikkuntattja liċ-Ċentru ta' Appoġġ Tekniku tal-Klijent
Inġiniera b'ħiliet għolja persunal iċ-Ċentru ta 'Appoġġ Tekniku. Iċ-Ċentru ta' Appoġġ Tekniku jista' jiġi kkuntattjat bl-email jew permezz tal-Microsemi SoC Products Group websit.
Email
Tista' tikkomunika l-mistoqsijiet tekniċi tiegħek fl-indirizz elettroniku tagħna u tirċievi tweġibiet lura bl-email, bil-faks jew bit-telefon. Ukoll, jekk għandek problemi ta 'disinn, tista' tibgħat email id-disinn tiegħek files biex jirċievu assistenza.
Aħna nissorveljaw kontinwament il-kont tal-email matul il-ġurnata. Meta tibgħat it-talba tiegħek lilna, jekk jogħġbok kun żgur li tinkludi l-isem sħiħ tiegħek, l-isem tal-kumpanija, u l-informazzjoni ta 'kuntatt tiegħek għall-ipproċessar effiċjenti tat-talba tiegħek.
L-indirizz elettroniku tal-appoġġ tekniku huwa soc_tech@microsemi.com.
Il-Każijiet Tiegħi
Il-klijenti tal-Microsemi SoC Products Group jistgħu jissottomettu u jsegwu każijiet tekniċi onlajn billi jmorru fuq Il-Każijiet Tiegħi.
Barra l-Istati Uniti
Klijenti li jeħtieġu assistenza barra miż-żoni tal-ħin tal-Istati Uniti jistgħu jew jikkuntattjaw l-appoġġ tekniku permezz tal-email (soc_tech@microsemi.com) jew ikkuntattja uffiċċju tal-bejgħ lokali. Listi tal-uffiċċju tal-bejgħ jistgħu jinstabu fuq www.microsemi.com/soc/company/contact/default.aspx.
Appoġġ Tekniku ITAR
Għal appoġġ tekniku fuq FPGAs RH u RT li huma regolati mir-Regolamenti Internazzjonali tat-Traffiku fl-Armi (ITAR), ikkuntattjana permezz soc_tech_itar@microsemi.com. Alternattivament, fi ħdan il-Każijiet Tiegħi, agħżel Iva fil-lista drop-down ITAR. Għal lista kompluta ta' Microsemi FPGAs regolati mill-ITAR, żur l-ITAR web paġna.
Microsemi Corporation (NASDAQ: MSCC) toffri portafoll komprensiv ta’ soluzzjonijiet ta’ semikondutturi għal: aerospazjali, difiża u sigurtà; intrapriża u komunikazzjonijiet; u s-swieq tal-enerġija industrijali u alternattivi. Il-prodotti jinkludu apparati analogi u RF ta 'prestazzjoni għolja u ta' affidabbiltà għolja, ċirkwiti integrati ta 'sinjali mħallta u RF, SoCs customizable, FPGAs, u sottosistemi kompluti. Microsemi għandha kwartjieri ġenerali f'Aliso Viejo, Calif. Tgħallem aktar fuq www.microsemi.com.
© 2014 Microsemi Corporation. Id-drittijiet kollha riżervati. Microsemi u l-logo Microsemi huma trademarks ta’ Microsemi Corporation. It-trademarks u l-marki tas-servizz l-oħra kollha huma l-proprjetà tas-sidien rispettivi tagħhom.

5-02-00384-1/08.14Kwartieri Ġenerali Korporattivi Microsemi
One Enterprise, Aliso Viejo CA 92656 USA
Fl-Istati Uniti: +1 949-380-6100
Bejgħ: +1 949-380-6136
Fax: +1 949-215-4996

Dokumenti / Riżorsi

Kontrollur Microsemi SmartFusion2 DDR u Kontrollur Serial ta 'Veloċità Għolja [pdfGwida għall-Utent Kontrollur SmartFusion2 DDR u Kontrollur Serjali ta' Veloċità Għolja, SmartFusion2 DDR, Kontrollur u Kontrollur Serjali ta' Veloċità Għolja, Kontrollur ta' Veloċità Għolja

Referenzi

• Manwal għall-Utent