स्मार्ट फ्युजन २
DDR नियन्त्रक र सीरियल उच्च गति नियन्त्रक
प्रारम्भिक विधि
प्रयोगकर्ता गाइड

परिचय

SmartFusion2 यन्त्र प्रयोग गरेर डिजाइन सिर्जना गर्दा, यदि तपाइँ दुई DDR नियन्त्रकहरू (FDDR वा MDDR) वा कुनै पनि सिरियल हाई स्पीड कन्ट्रोलर (SERDESIF) ब्लकहरू प्रयोग गर्नुहुन्छ भने, तपाइँले रन-टाइम अघि यी ब्लकहरूको कन्फिगरेसन दर्ताहरू सुरु गर्नुपर्छ। तिनीहरू प्रयोग गर्न सकिन्छ। पूर्वका लागिample, DDR नियन्त्रकको लागि, तपाईंले DDR मोड (DDR3/DDR2/LPDDR), PHY चौडाइ, बर्स्ट मोड र ECC सेट गर्नुपर्छ।
त्यसै गरी, PCIe अन्त्य बिन्दुको रूपमा प्रयोग गरिएको SERDESIF ब्लकको लागि, तपाईंले PCIE BAR लाई AXI (वा AHB) विन्डोमा सेट गर्नुपर्छ।
यो कागजातले Libero डिजाइन सिर्जना गर्न आवश्यक चरणहरू वर्णन गर्दछ जसले स्वचालित रूपमा DDR नियन्त्रक र SERDESIF ब्लकहरूलाई पावर अपमा प्रारम्भ गर्दछ। यसले इम्बेडेड डिजाइन प्रवाहमा प्रयोग हुने Libero SOC बाट फर्मवेयर कोड कसरी उत्पन्न गर्ने भनेर पनि वर्णन गर्दछ।
सञ्चालनको सिद्धान्तको विस्तृत विवरण पहिले प्रदान गरिएको छ।
अर्को खण्डले Libero SoC System Builder को प्रयोग गरेर यस्तो डिजाइन कसरी सिर्जना गर्ने भनेर वर्णन गर्दछ, एक शक्तिशाली डिजाइन उपकरण जसले अन्य सुविधाहरूको बीचमा, यदि तपाइँ आफ्नो डिजाइनमा DDR वा SERDESIF ब्लकहरू प्रयोग गर्दै हुनुहुन्छ भने तपाइँको लागि 'प्रारम्भिक' समाधान सिर्जना गर्दछ।
अर्को खण्डले SmartFusion2 प्रणाली निर्माणकर्ता प्रयोग नगरी कसरी पूर्ण 'प्रारम्भिक' समाधान सँगै राख्ने भनेर वर्णन गर्दछ। यदि तपाइँ प्रणाली निर्माणकर्ता प्रयोग गर्न चाहनुहुन्न भने के गर्न आवश्यक छ भनेर व्याख्या गर्न मद्दत गर्दछ, र प्रणाली निर्माणकर्ता उपकरणले तपाइँको लागि वास्तवमा के उत्पन्न गर्दछ भनेर वर्णन गर्दछ। यो खण्ड ठेगाना:

• DDR नियन्त्रक र SERDESIF कन्फिगरेसन दर्ताका लागि कन्फिगरेसन डाटाको सिर्जना
• विभिन्न ASIC कन्फिगरेसन दर्ताहरूमा कन्फिगरेसन डाटा स्थानान्तरण गर्न आवश्यक FPGA तर्कको सिर्जना

अन्तमा हामी उत्पन्न गरिएको वर्णन गर्दछौं fileसम्बन्धित छ:

• फर्मवेयर 'प्रारम्भिककरण' समाधानको सिर्जना।
• DDR 'प्रारम्भिककरण' समाधानको लागि डिजाइनको सिमुलेशन।

DDR नियन्त्रक र SERDESIF कन्फिगरेसन दर्ताहरूको बारेमा विवरणहरूको लागि, सन्दर्भ गर्नुहोस् Microsemi SmartFusion2 उच्च गति सिरियल र DDR इन्टरफेस प्रयोगकर्ता गाइड।

सञ्चालन सिद्धान्त

परिधीय प्रारम्भिक समाधानले निम्न प्रमुख घटकहरू प्रयोग गर्दछ:

• CMSIS SystemInit() प्रकार्य, जो Cortex-M3 मा चल्छ र प्रारम्भिक प्रक्रिया अर्केस्ट्रेट गर्दछ।
• CoreConfigP सफ्ट आईपी कोर, जसले बाह्य उपकरणहरूको कन्फिगरेसन दर्ताहरू प्रारम्भ गर्दछ।
• CoreResetP सफ्ट आईपी कोर, जसले MSS, DDR नियन्त्रकहरू, र SERDESIF ब्लकहरूको रिसेट अनुक्रम प्रबन्ध गर्दछ।

परिधीय प्रारम्भिक प्रक्रिया निम्नानुसार काम गर्दछ:

1. रिसेट गरेपछि, Cortex-M3 ले CMSIS SystemInit() प्रकार्य चलाउँछ। अनुप्रयोगको मुख्य() प्रकार्य कार्यान्वयन हुनु अघि यो प्रकार्य स्वचालित रूपमा कार्यान्वयन हुन्छ।
   CoreResetP आउटपुट सिग्नल MSS_HPMS_READY प्रारम्भिक प्रक्रियाको सुरुमा जोडिएको छ, यसले संकेत गर्दछ कि MSS र सबै बाह्य उपकरणहरू (MDDR बाहेक) सञ्चारको लागि तयार छन्।
2. SystemInit() प्रकार्यले MSS FIC_2 APB3 बस मार्फत DDR नियन्त्रकहरू र SERDESIF कन्फिगरेसन दर्ताहरूमा कन्फिगरेसन डाटा लेख्छ। यो इन्टरफेस FPGA कपडामा स्थापित सफ्ट CoreConfigP कोरसँग जोडिएको छ।
3. सबै दर्ताहरू कन्फिगर गरिसकेपछि, SystemInit() प्रकार्यले दर्ता कन्फिगरेसन चरण पूरा भएको संकेत गर्न CoreConfigP नियन्त्रण दर्ताहरूमा लेख्छ; CoreConfigP आउटपुट संकेतहरू CONFIG1_DONE र CONIG2_DONE त्यसपछि दाबी गरिन्छ।
   त्यहाँ दर्ता कन्फिगरेसनका दुई चरणहरू छन् (CONFIG1 र CONFIG2) डिजाइनमा प्रयोग गरिएका बाह्य उपकरणहरूमा निर्भर गर्दछ।
4. यदि एक वा दुबै MDDR/FDDR प्रयोग गरिन्छ, र कुनै पनि SERDESIF ब्लकहरू डिजाइनमा प्रयोग गरिएको छैन भने, त्यहाँ एउटा मात्र दर्ता कन्फिगरेसन चरण छ। दुबै CoreConfigP आउटपुट संकेतहरू CONFIG1_DONE र CONIG2_DONE कुनै पनि पर्खाइ/ढिलाइ बिना एक पछि अर्को दाबी गरिन्छ।
   यदि गैर-PCIe मोडमा एक वा बढी SERDESIF ब्लकहरू डिजाइनमा प्रयोग गरिन्छ भने, त्यहाँ दर्ता कन्फिगरेसनको एक चरण मात्र हुन्छ। CONFIG1_DONE र CONIG2_DONE कुनै पनि पर्खाइ/ढिलाइ बिना एक पछि अर्को दाबी गरिन्छ।
   यदि PCIe मोडमा एक वा बढी SERDESIF ब्लकहरू डिजाइनमा प्रयोग गरिन्छ भने, त्यहाँ दर्ता कन्फिगरेसनका दुई चरणहरू छन्। CONFIG1_DONE दर्ता कन्फिगरेसनको पहिलो चरण पूरा भएपछि दाबी गरिएको छ। SERDESIF प्रणाली र लेन दर्ताहरू यस चरणमा कन्फिगर गरिएका छन्। यदि SERDESIF लाई गैर-PCIE मोडमा कन्फिगर गरिएको छ भने, CONFIG2_DONE संकेत पनि तुरुन्तै दाबी गरिन्छ।
5. दर्ता कन्फिगरेसनको दोस्रो चरण त्यसपछि पछ्याउँछ (यदि SERDESIF PCIE मोडमा कन्फिगर गरिएको छ)। दोस्रो चरणमा घटेका विभिन्न घटनाहरू निम्न छन्:
   - CoreResetP ले PHY_RESET_N र CORE_RESET_N सङ्केतहरूलाई प्रत्येक SERDESIF ब्लकहरू प्रयोग गर्न मिल्ने दाबी गर्छ। सबै SERDESIF ब्लकहरू रिसेट भइसकेपछि यसले आउटपुट सिग्नल SDIF_RELEASED पनि दाबी गर्छ। यो SDIF_RELEASED संकेत CoreConfigP लाई संकेत गर्न प्रयोग गरिन्छ कि SERDESIF कोर रिसेट बाहिर छ र दर्ता कन्फिगरेसनको दोस्रो चरणको लागि तयार छ।
   - एक पटक SDIF_RELEASED संकेत दाबी गरेपछि, SystemInit() प्रकार्यले उपयुक्त SERDESIF लेनमा PMA_READY को दावीको लागि मतदान सुरु गर्दछ। एक पटक PMA_READY दाबी गरिसकेपछि, SERDESIF दर्ताहरू (PCIE दर्ताहरू) को दोस्रो सेट SystemInit() प्रकार्यद्वारा कन्फिगर/लिखित हुन्छन्।
6. सबै PCIE दर्ताहरू कन्फिगर भएपछि, SystemInit() प्रकार्यले दर्ता कन्फिगरेसनको दोस्रो चरण पूरा भएको संकेत गर्न CoreConfigP नियन्त्रण दर्ताहरूमा लेख्छ; CoreConfigP आउटपुट सिग्नल CONIG2_DONE त्यसपछि दाबी गरिएको छ।
7. माथिको संकेत दावी/de-assserts बाहेक, CoreResetP ले निम्न प्रकार्यहरू प्रदर्शन गरेर विभिन्न ब्लकहरूको प्रारम्भिकता व्यवस्थापन गर्दछ:
   - FDDR कोर रिसेट डि-एसर्ट गर्दै
   - SERDESIF ब्लक PHY र CORE रिसेटहरू डि-एसर्टिङ
   - FDDR PLL (FPLL) लक संकेत को निगरानी। FPLL ले FDDR AXI/AHBLite डाटा इन्टरफेस र FPGA कपडाले सही रूपमा सञ्चार गर्न सक्छ भन्ने ग्यारेन्टी गर्न लक गरेको हुनुपर्छ।
   - SERDESIF ब्लक PLL (SPLL) लक संकेतहरूको निगरानी। SERDESIF ब्लक AXI/AHBLite इन्टरफेस (PCIe मोड) वा XAUI इन्टरफेसले FPGA कपडासँग राम्ररी सञ्चार गर्न सक्छ भनी ग्यारेन्टी गर्न SPLL लक गरिएको हुनुपर्छ।
   - बाह्य DDR सम्झनाहरू बसोबास गर्न र DDR नियन्त्रकहरू द्वारा पहुँच गर्न तयार हुनको लागि प्रतिक्षा गर्दै।
8. जब सबै बाह्य उपकरणहरूले आफ्नो प्रारम्भिकता पूरा गरे, CoreResetP ले INIT_DONE संकेतलाई जोड दिन्छ; CoreConfigP आन्तरिक दर्ता INIT_DONE त्यसपछि दाबी गरिन्छ।
   यदि एक वा दुवै MDDR/FDDR प्रयोग गरिन्छ, र DDR प्रारम्भिक समय पुग्यो भने, CoreResetP आउटपुट सिग्नल DDR_READY माथी छ। यो संकेत DDR_READY को दाबी DDR (MDDR/FDDR) संचारको लागि तयार छ भन्ने संकेतको रूपमा निगरानी गर्न सकिन्छ।
   यदि एक वा बढी SERDESIF ब्लकहरू प्रयोग गरिन्छ, र दर्ता कन्फिगरेसनको दोस्रो चरण सफलतापूर्वक पूरा भयो भने, CoreResetP आउटपुट सिग्नल SDIF_READY माथी छ। यस संकेतको दावी SDIF_READY सबै SERDESIF ब्लकहरू सञ्चारको लागि तयार छन् भन्ने संकेतको रूपमा निगरानी गर्न सकिन्छ।
9. SystemInit() प्रकार्य, जुन INIT_DONE को लागि प्रतिक्षा गरिएको छ, पूरा हुन्छ, र अनुप्रयोगको मुख्य() प्रकार्य कार्यान्वयन हुन्छ। त्यस समयमा, सबै प्रयोग गरिएका DDR नियन्त्रकहरू र SERDESIF ब्लकहरू प्रारम्भ गरिएका छन्, र फर्मवेयर अनुप्रयोग र FPGA कपडा तर्कले तिनीहरूसँग विश्वसनीय रूपमा सञ्चार गर्न सक्छ।

यस कागजातमा वर्णन गरिएको पद्धति अनुप्रयोगको मुख्य() प्रकार्य अघि कार्यान्वयन गरिएको प्रणाली प्रारम्भिक कोडको भागको रूपमा प्रारम्भिक प्रक्रियालाई कार्यान्वयन गर्ने Cortex-M3 मा निर्भर गर्दछ।
FDDR/MDDR, SEREDES (गैर-PCIe मोड) र SERDES (PCIe मोड) को प्रारम्भिक चरणहरूको लागि चित्र 1-1, चित्र 1-2 र चित्र 1-3 मा प्रवाह चार्टहरू हेर्नुहोस्।
चित्र १-४ ले परिधीय प्रारम्भिक समय रेखाचित्र देखाउँछ।

चित्र १-३ • SERDESIF (PCIe) प्रारम्भिक प्रवाह चार्ट
यस कागजातमा वर्णन गरिएको प्रारम्भिक प्रक्रियाले तपाइँलाई प्रारम्भिक प्रक्रियाको क्रममा Cortex-M3 चलाउन आवश्यक छ, यदि तपाइँ Cortex-M3 मा कुनै पनि कोड चलाउने योजना बनाउँदै हुनुहुन्छ। तपाईंले आधारभूत फर्मवेयर अनुप्रयोग सिर्जना गर्नुपर्छ जसले केही गर्दैन (एक साधारण लूप, पूर्वका लागिample) र इम्बेडेड Non Volatile Memory (eNVM) मा कार्यान्वयनयोग्य लोड गर्नुहोस् ताकि Cortex-M3 बुट हुँदा DDR नियन्त्रकहरू र SERDESIF ब्लकहरू प्रारम्भ हुन्छन्।

DDR र SERDESIF ब्लकहरू प्रयोग गरेर डिजाइन सिर्जना गर्न प्रणाली निर्माणकर्ता प्रयोग गर्दै

SmartFusion2 प्रणाली निर्माणकर्ता एक शक्तिशाली डिजाइन उपकरण हो जसले तपाईंलाई आफ्नो प्रणाली-स्तर आवश्यकताहरू क्याप्चर गर्न र ती आवश्यकताहरू कार्यान्वयन गर्ने डिजाइन उत्पादन गर्न मद्दत गर्दछ। प्रणाली निर्माणकर्ताको एक धेरै महत्त्वपूर्ण कार्य पेरिफेरल प्रारम्भिक उप-प्रणालीको स्वचालित सिर्जना हो। "DDR र SERDESIF ब्लकहरू प्रयोग गरेर डिजाइन सिर्जना गर्न SmartDesign को प्रयोग" पृष्ठ 17 मा प्रणाली निर्माणकर्ता बिना यस्तो समाधान कसरी सिर्जना गर्ने भनेर विस्तृत रूपमा वर्णन गर्दछ।
यदि तपाइँ प्रणाली निर्माणकर्ता प्रयोग गर्दै हुनुहुन्छ भने, तपाइँले तपाइँको DDR नियन्त्रकहरू र SERDESIF ब्लकहरू पावर अपमा सुरु गर्ने डिजाइन सिर्जना गर्न निम्न कार्यहरू गर्नुपर्दछ:

1. यन्त्र सुविधाहरू पृष्ठमा (चित्र 2-1), कुन DDR नियन्त्रकहरू प्रयोग गरिन्छ र तपाईंको डिजाइनमा कतिवटा SERDESIF ब्लकहरू प्रयोग गरिन्छ निर्दिष्ट गर्नुहोस्।
2. मेमोरी पृष्ठमा, DDR (DDR2/DDR3/LPDDR) को प्रकार र तपाईंको बाह्य DDR मेमोरीहरूको लागि कन्फिगरेसन डेटा निर्दिष्ट गर्नुहोस्। विवरणहरूको लागि मेमोरी पृष्ठ खण्ड हेर्नुहोस्।
3. Peripherals पृष्ठमा, AHBLite/AXI को रूपमा कन्फिगर गरिएको कपडा मास्टरहरू फेब्रिक DDR सबसिस्टम र/वा MSS DDR FIC सबसिस्टम (वैकल्पिक) मा थप्नुहोस्।
4. घडी सेटिङहरू पृष्ठमा, DDR उप-प्रणालीहरूको लागि घडी आवृत्तिहरू निर्दिष्ट गर्नुहोस्।
5. आफ्नो डिजाइन विनिर्देश पूरा गर्नुहोस् र समाप्त क्लिक गर्नुहोस्। यसले 'प्रारम्भिकता' समाधानको लागि आवश्यक तर्क सहित प्रणाली निर्माणकर्ताले सिर्जना गरेको डिजाइन उत्पन्न गर्छ।
6. यदि तपाइँ SERDESIF ब्लकहरू प्रयोग गर्दै हुनुहुन्छ भने, तपाइँले तपाइँको डिजाइनमा SERDESIF ब्लकहरू इन्स्ट्याट गर्नुपर्दछ र तिनीहरूको प्रारम्भिक पोर्टहरू प्रणाली निर्माणकर्ताले उत्पन्न कोरमा जडान गर्नुपर्छ।

प्रणाली निर्माणकर्ता उपकरण सुविधाहरू पृष्ठ
यन्त्र सुविधाहरू पृष्ठमा, कुन DDR नियन्त्रकहरू (MDDR र/वा FDDR) प्रयोग गरिन्छ र तपाईंको डिजाइनमा कतिवटा SERDESIF ब्लकहरू प्रयोग गरिन्छ निर्दिष्ट गर्नुहोस् (चित्र 2-1)।

चित्र २-१ • प्रणाली निर्माणकर्ता उपकरण सुविधाहरू पृष्ठ

प्रणाली निर्माणकर्ता मेमोरी पृष्ठ
MSS DDR (MDDR) वा Fabric DDR (FDDR) प्रयोग गर्न, ड्रप-डाउन सूचीबाट मेमोरी प्रकार चयन गर्नुहोस् (चित्र 2-2)।

चित्र २-२ • MSS बाह्य मेमोरी

तपाईंले गर्नुपर्छ:

1. DDR प्रकार (DDR2, DDR3 वा LPDDR) चयन गर्नुहोस्।
2. DDR मेमोरी सेटलिङ समय परिभाषित गर्नुहोस्। सही मेमोरी सेटिङ समय सेट गर्न आफ्नो बाह्य DDR मेमोरी निर्दिष्टीकरणहरू परामर्श गर्नुहोस्। यदि मेमोरी सेटलिङ समय सही रूपमा सेट गरिएको छैन भने DDR मेमोरी सही रूपमा सुरु गर्न असफल हुन सक्छ।
3. या त DDR दर्ता कन्फिगरेसन डाटा आयात गर्नुहोस् वा आफ्नो DDR मेमोरी प्यारामिटरहरू सेट गर्नुहोस्। विवरणहरूको लागि, सन्दर्भ गर्नुहोस् Microsemi SmartFusion2 उच्च गति सिरियल र DDR इन्टरफेस प्रयोगकर्ता गाइड.

यो डाटा DDR दर्ता BFM र फर्मवेयर कन्फिगरेसन उत्पन्न गर्न प्रयोग गरिन्छ fileपृष्ठ 26 र "BFM" मा "फर्मवेयर अनुप्रयोग सिर्जना गर्ने र कम्पाइल गर्ने" मा वर्णन गरिएको छ। Fileपृष्ठ २७ मा डिजाइनको अनुकरण गर्न प्रयोग गरिएको छ। DDR नियन्त्रक कन्फिगरेसन दर्ताका विवरणहरूको लागि, हेर्नुहोस् Microsemi SmartFusion2 उच्च गति सिरियल र DDR इन्टरफेस प्रयोगकर्ता गाइड।
एक पूर्वampकन्फिगरेसन को ले file वाक्य रचना चित्र २-३ मा देखाइएको छ। यसमा प्रयोग गरिएको दर्ता नामहरू file मा वर्णन गरिएको जस्तै हो Microsemi SmartFusion2 उच्च गति सिरियल र DDR इन्टरफेस प्रयोगकर्ता गाइड

चित्र २-३ • कन्फिगरेसन File वाक्य रचना पूर्वample
प्रणाली निर्माणकर्ता बाह्य सामग्री पृष्ठ
पेरिफेरल पृष्ठमा, प्रत्येक DDR नियन्त्रकको लागि एउटा छुट्टै उपप्रणाली सिर्जना गरिएको छ (FDDR को लागि कपडा DDR सबसिस्टम र MDDR को लागि MSS DDR FIC सबसिस्टम)। तपाईंले DDR नियन्त्रकहरूमा कपडा मास्टर पहुँच सक्षम गर्न यी प्रत्येक उपप्रणालीहरूमा फेब्रिक AMBA मास्टर (AXI/AHBLite को रूपमा कन्फिगर गरिएको) कोर थप्न सक्नुहुन्छ। पुस्तामा, प्रणाली निर्माणकर्ताले स्वचालित रूपमा बस कोरहरू (AMBA मास्टर थपिएको प्रकारको आधारमा) इन्स्ट्यान्टियट गर्दछ र उपयुक्त पिन समूहहरू अन्तर्गत बस कोरको मास्टर BIF र घडी र सम्बन्धित सबसिस्टमहरू (FDDR/MDDR) रिसेट पिनहरू उजागर गर्दछ। शीर्ष। तपाईले गर्नुपर्ने भनेको BIF लाई उपयुक्त फेब्रिक मास्टर कोरमा जडान गर्नु हो जुन तपाईले डिजाइनमा इन्स्ट्यान्ट गर्नुहुनेछ। MDDR को मामला मा, यो MSS DDR FIC उपप्रणाली मा एक Fabric AMBA मास्टर कोर थप्न वैकल्पिक छ; Cortex-M3 यस उपप्रणालीमा पूर्वनिर्धारित मास्टर हो। चित्र २-४ ले प्रणाली निर्माणकर्ता पेरिफेरल पृष्ठ देखाउँछ।

चित्र २-४ • प्रणाली निर्माणकर्ता पेरिफेरल पृष्ठ

प्रणाली निर्माणकर्ता घडी सेटिङ पृष्ठ
घडी सेटिङ पृष्ठमा, प्रत्येक DDR नियन्त्रकको लागि, तपाईंले प्रत्येक DDR (MDDR र/वा FDDR) उप-प्रणालीसँग सम्बन्धित घडी आवृत्तिहरू निर्दिष्ट गर्नुपर्छ।
MDDR को लागि, तपाईंले निर्दिष्ट गर्नुपर्छ:

• MDDR_CLK - यो घडीले DDR नियन्त्रकको अपरेटिङ फ्रिक्वेन्सी निर्धारण गर्छ र तपाईंले आफ्नो बाह्य DDR मेमोरी चलाउन चाहेको घडीको आवृत्तिसँग मेल खानुपर्छ। यो घडी M3_CLK (Cortex-M3 र MSS मुख्य घडी, चित्र 2-5) को बहुविध रूपमा परिभाषित गरिएको छ। MDDR_CLK 333 MHz भन्दा कम हुनुपर्छ।
• DDR_FIC_CLK - यदि तपाईंले FPGA कपडाबाट MDDR पहुँच गर्न रोज्नुभएको छ भने, तपाईंले DDR_FIC_CLK निर्दिष्ट गर्न आवश्यक छ। यो घडी फ्रिक्वेन्सी MDDR_CLK को अनुपातको रूपमा परिभाषित गरिएको छ र MDDR पहुँच गर्ने FPGA कपडा उप-प्रणाली चलिरहेको आवृत्तिसँग मेल खानुपर्छ।

चित्र २-५ • Cortex-M2 र MSS मुख्य घडी; MDDR घडीहरू

FDDR को लागि, तपाईंले निर्दिष्ट गर्नुपर्छ:

• FDDR_CLK - DDR नियन्त्रकको अपरेटिङ फ्रिक्वेन्सी निर्धारण गर्दछ र घडीको फ्रिक्वेन्सीसँग मेल खानुपर्छ जसमा तपाईं आफ्नो बाह्य DDR मेमोरी चलाउन चाहनुहुन्छ। ध्यान दिनुहोस् कि यो घडी M3_CLK (MSS र Cortex-M3 घडी, चित्र 2-5) को बहुविध रूपमा परिभाषित गरिएको छ। FDDR_CLK 20 MHz र 333 MHz भित्र हुनुपर्छ।
• FDDR_SUBSYSTEM_CLK - यो घडी फ्रिक्वेन्सी FDDR_CLK को अनुपातको रूपमा परिभाषित गरिएको छ र FDDR पहुँच गर्ने FPGA कपडा उप-प्रणाली चलिरहेको आवृत्तिसँग मेल खानुपर्छ।

चित्र २-६ • कपडाको DDR घडीहरू
SERDESIF कन्फिगरेसन
SERDESIF ब्लकहरू प्रणाली निर्माणकर्ताले जेनेरेट गरिएको डिजाइनमा इन्स्ट्यान्टेटेड छैनन्। यद्यपि, सबै SERDESIF ब्लकहरूका लागि, प्रारम्भिक संकेतहरू प्रणाली निर्माणकर्ता कोरको इन्टरफेसमा उपलब्ध छन् र चित्रा 2-7 मा देखाइए अनुसार पदानुक्रमको अर्को स्तरमा SERDESIF कोरहरूमा जडान गर्न सकिन्छ।चित्र २-७ • SERDESIF परिधीय प्रारम्भिक जडान जडान
DDR कन्फिगरेसन दर्ताहरू जस्तै, प्रत्येक SERDES ब्लकमा पनि कन्फिगरेसन दर्ताहरू छन् जुन रनटाइममा लोड हुनुपर्छ। तपाइँ या त यी दर्ता मानहरू आयात गर्न सक्नुहुन्छ वा तपाइँको PCIe वा EPCS प्यारामिटरहरू प्रविष्ट गर्न उच्च गति सिरियल इन्टरफेस कन्फिगुरेटर (चित्र 2-8) प्रयोग गर्न सक्नुहुन्छ र दर्ता मानहरू तपाइँको लागि स्वचालित रूपमा गणना गरिन्छ। विवरणहरूको लागि, सन्दर्भ गर्नुहोस् SERDES कन्फिगुरेटर प्रयोगकर्ता गाइड.चित्र १-१ • उच्च गति सीरियल इन्टरफेस कन्फिगरेटर
एकचोटि तपाईंले आफ्नो प्रयोगकर्ता तर्कलाई प्रणाली निर्माणकर्ता ब्लक र SERDES ब्लकसँग एकीकृत गरिसकेपछि, तपाईंले आफ्नो उच्च स्तरको SmartDesign उत्पन्न गर्न सक्नुहुन्छ। यसले सबै HDL र BFM उत्पन्न गर्दछ fileआफ्नो डिजाइन लागू गर्न र अनुकरण गर्न आवश्यक छ। त्यसपछि तपाइँ बाँकी डिजाइन प्रवाहको साथ अगाडि बढ्न सक्नुहुन्छ।

DDR र SERDESIF ब्लकहरू प्रयोग गरेर डिजाइन सिर्जना गर्न SmartDesign प्रयोग गर्दै

यस खण्डले SmartFusion2 प्रणाली निर्माणकर्ता प्रयोग नगरी कसरी पूर्ण 'प्रारम्भिक' समाधान सँगै राख्ने भनेर वर्णन गर्दछ। यदि तपाइँ प्रणाली निर्माणकर्ता प्रयोग गर्न चाहनुहुन्न भने तपाईले के गर्नुपर्छ भनेर बुझ्न मद्दत गर्नु लक्ष्य हो। यो खण्डले प्रणाली निर्माणकर्ता उपकरणले वास्तवमा तपाइँको लागि के उत्पन्न गर्छ भनेर पनि वर्णन गर्दछ। यस खण्डले कसरी वर्णन गर्दछ:

• DDR नियन्त्रक र SERDESIF कन्फिगरेसन दर्ताहरूको लागि कन्फिगरेसन डेटा इनपुट गर्नुहोस्।
• DDR नियन्त्रकहरू र SERDESIF कन्फिगरेसन दर्ताहरूमा कन्फिगरेसन डाटा स्थानान्तरण गर्न आवश्यक फेब्रिक कोरहरू इन्स्ट्यान्टिएट गर्नुहोस् र जडान गर्नुहोस्।

DDR नियन्त्रक कन्फिगरेसन
MSS DDR (MDDR) र Fabric DDR (FDDR) नियन्त्रकहरू बाह्य DDR मेमोरी कन्फिगरेसन आवश्यकताहरू (DDR मोड, PHY चौडाइ, बर्स्ट मोड, ECC, आदि) सँग मेल खाने गतिशील रूपमा (रनटाइममा) कन्फिगर गरिनुपर्छ। MDDR/FDDR कन्फिगरेटरमा प्रविष्ट गरिएको डाटा CMSIS SystemInit() प्रकार्यद्वारा DDR नियन्त्रक कन्फिगरेसन दर्ताहरूमा लेखिएको छ। विभिन्न प्रकारका कन्फिगरेसन डाटा प्रविष्ट गर्न कन्फिगुरेटरसँग तीन फरक ट्याबहरू छन्:

• सामान्य डाटा (DDR मोड, डाटा चौडाई, घडी आवृत्ति, ECC, कपडा इन्टरफेस, ड्राइभ शक्ति)
• मेमोरी प्रारम्भिक डेटा (बर्स्ट लम्बाइ, बर्स्ट अर्डर, समय मोड, विलम्बता, आदि)
• मेमोरी टाइमिङ डाटा

तपाईंको बाह्य DDR मेमोरीको विशिष्टतालाई सन्दर्भ गर्नुहोस् र तपाईंको बाह्य DDR मेमोरीको आवश्यकताहरू मिलाउन DDR नियन्त्रक कन्फिगर गर्नुहोस्।
DDR कन्फिगरेसनमा विवरणहरूको लागि, सन्दर्भ गर्नुहोस् SmartFusion2 MSS DDR कन्फिगरेसन प्रयोगकर्ता गाइड।
SERDESIF कन्फिगरेसन
SERDES कन्फिगर गर्न कन्फिगरेटर खोल्न SmartDesign क्यानभासमा SERDES ब्लकमा डबल-क्लिक गर्नुहोस् (चित्र 3-1)। तपाइँ या त यी दर्ता मानहरू आयात गर्न सक्नुहुन्छ वा तपाइँको PCIe वा EPCS प्यारामिटरहरू प्रविष्ट गर्न SERDES कन्फिगरेटर प्रयोग गर्न सक्नुहुन्छ र दर्ता मानहरू तपाइँको लागि स्वचालित रूपमा गणना गरिन्छ। विवरणहरूको लागि, सन्दर्भ गर्नुहोस् SERDES कन्फिगुरेटर प्रयोगकर्ता गाइड.चित्र १-१ • उच्च गति सीरियल इन्टरफेस कन्फिगरेटर
FPGA डिजाइन प्रारम्भिक उप-प्रणाली सिर्जना गर्दै
DDR र SERDESIF ब्लकहरू प्रारम्भ गर्न, तपाईंले FPGA कपडामा प्रारम्भिक सबसिस्टम सिर्जना गर्नुपर्छ। FPGA कपडा प्रारम्भिकरण उपप्रणालीले Cortex-M3 बाट DDR र SERDESIF कन्फिगरेसन दर्ताहरूमा डाटा सार्छ, यी ब्लकहरू सञ्चालन हुन आवश्यक रिसेट अनुक्रमहरू प्रबन्ध गर्दछ र यी ब्लकहरू तपाईंको बाँकी डिजाइनसँग सञ्चार गर्न तयार हुँदा संकेतहरू गर्दछ। प्रारम्भिक उपप्रणाली सिर्जना गर्न, तपाईंले:

• MSS भित्र FIC_2 कन्फिगर गर्नुहोस्
• Instantiate र CoreConfigP र CoreResetP कोरहरू कन्फिगर गर्नुहोस्
• अन-चिप 25/50MHz RC ओसिलेटर स्थापना गर्नुहोस्
• प्रणाली रिसेट (SYSRESET) म्याक्रो इन्स्ट्याट गर्नुहोस्
• यी कम्पोनेन्टहरूलाई प्रत्येक परिधीयको कन्फिगरेसन इन्टरफेसहरू, घडीहरू, रिसेटहरू र PLL लक पोर्टहरूमा जडान गर्नुहोस्।

MSS FIC_2 APB कन्फिगरेसन
MSS FIC_2 कन्फिगर गर्न:

1. MSS कन्फिगरेटरबाट FIC_2 कन्फिगरेटर संवाद बक्स खोल्नुहोस् (चित्र 3-2)।
2. Cortex-M3 प्रयोग गरेर बाह्य उपकरणहरू प्रारम्भ गर्नुहोस् चयन गर्नुहोस्।
3. तपाइँको प्रणालीमा निर्भर गर्दै, निम्न मध्ये एक वा दुबै चेकबक्सहरू जाँच गर्नुहोस्:
   - एमएसएस डीडीआर
   - कपडा DDR र/वा SERDES ब्लकहरू
4. ठीक क्लिक गर्नुहोस् र MSS उत्पन्न गर्न अगाडि बढ्नुहोस् (तपाईँले आफ्नो डिजाइन आवश्यकताहरूमा MSS पूर्ण रूपमा कन्फिगर नगरेसम्म यो कार्य स्थगित गर्न सक्नुहुन्छ)। FIC_2 पोर्टहरू (FIC_2_APB_MASTER, FIC_2_APB_M_PCLK र FIC_2_APB_M_RESET_N) अब MSS इन्टरफेसमा प्रकट भएका छन् र CoreConfigP र CoreResetP कोरहरूमा जडान गर्न सकिन्छ।

चित्र ३-२ • MSS FIC_3 कन्फिगुरेटर

CoreConfigP
CoreConfigP कन्फिगर गर्न:

1. CoreConfigP लाई आफ्नो SmartDesign मा इन्स्ट्यान्टिएट गर्नुहोस् (सामान्यतया जहाँ MSS इन्स्ट्यान्टियट हुन्छ)।
   यो कोर Libero Catalog मा फेला पार्न सकिन्छ (पेरिफेरल अन्तर्गत)।
2. कन्फिगरेटर खोल्नको लागि कोरमा डबल-क्लिक गर्नुहोस्।
3. कुन बाह्य उपकरणहरू प्रारम्भ गर्न आवश्यक छ भनेर निर्दिष्ट गर्न कोर कन्फिगर गर्नुहोस् (चित्र 3-3)

चित्र ३-३ • CoreConfigP संवाद बाकस

CoreResetP
CoreResetP कन्फिगर गर्न:

1. CoreResetP लाई आफ्नो SmartDesign मा इन्स्ट्यान्टिएट गर्नुहोस् (सामान्यतया जहाँ MSS इन्स्ट्यान्टियट हुन्छ)।
   यो कोर पेरिफेरल अन्तर्गत Libero क्याटलगमा फेला पार्न सकिन्छ।
2. कन्फिगुरेटर खोल्नको लागि SmartDesign Canvas भित्रको कोरमा डबल क्लिक गर्नुहोस् (चित्र ३-४)।
3. यसमा कोर कन्फिगर गर्नुहोस्:
   - बाह्य रिसेट व्यवहार निर्दिष्ट गर्नुहोस् (EXT_RESET_OUT दाबी गरिएको)। चार विकल्प मध्ये एक छान्नुहोस्:
   o EXT_RESET_OUT कहिल्यै दाबी गरिएको छैन
   o EXT_RESET_OUT दाबी गरिन्छ यदि पावर अप रिसेट (POWER_ON_RESET_N) दाबी गरिएको छ
   o EXT_RESET_OUT दाबी गरिन्छ यदि FAB_RESET_N दाबी गरिएको छ
   o EXT_RESET_OUT दाबी गरिन्छ यदि पावर अप रिसेट (POWER_ON_RESET_N) वा FAB_RESET_N दाबी गरिएको छ
   - यन्त्र भोल्युम निर्दिष्ट गर्नुहोस्tage चयन गरिएको मान भोल्युमसँग मिल्नुपर्छtage तपाईंले Libero परियोजना सेटिङ संवाद बक्समा चयन गर्नुभयो।
   - तपाईले तपाइँको डिजाइनमा कुन बाह्य उपकरणहरू प्रयोग गरिरहनु भएको छ भनेर संकेत गर्न उपयुक्त चेकबक्सहरू जाँच गर्नुहोस्।
   - बाह्य DDR मेमोरी सेटिङ समय निर्दिष्ट गर्नुहोस्। यो तपाईको एप्लिकेसन (MDDR र FDDR) मा प्रयोग गरिएका सबै DDR मेमोरीहरूको लागि अधिकतम मान हो। यो प्यारामिटर कन्फिगर गर्न बाह्य DDR मेमोरी विक्रेता डाटाशीटलाई सन्दर्भ गर्नुहोस्। 200us 2MHz मा चलिरहेको DDR3 र DDR200 मेमोरीहरूको लागि राम्रो पूर्वनिर्धारित मान हो। यो एक काम सिमुलेशन र सिलिकन मा एक काम प्रणाली ग्यारेन्टी गर्न एक धेरै महत्त्वपूर्ण प्यारामिटर हो। सेटलिङ समयको लागि गलत मानले सिमुलेशन त्रुटिहरू हुन सक्छ। यो प्यारामिटर कन्फिगर गर्न DDR मेमोरी विक्रेता डाटाशीटलाई सन्दर्भ गर्नुहोस्।
   - तपाईंको डिजाइनमा प्रत्येक SERDES ब्लकको लागि, उपयुक्त बक्सहरू जाँच गर्नुहोस् कि संकेत गर्नुहोस्:
   o PCIe प्रयोग गरिन्छ
   o PCIe हट रिसेटको लागि समर्थन आवश्यक छ
   o PCIe L2/P2 को लागि समर्थन आवश्यक छ

नोट: यदि तपाइँ 090 die(M2S090) प्रयोग गर्दै हुनुहुन्छ र तपाइँको डिजाइनले SERDESIF प्रयोग गर्दछ भने, तपाइँले निम्न मध्ये कुनै पनि चेकबक्स जाँच गर्नु पर्दैन: 'PCIe को लागी प्रयोग गरिएको', 'PCIe HotReset समर्थन समावेश गर्नुहोस्' र 'PCIe L2/P2 समर्थन समावेश गर्नुहोस्'। यदि तपाइँ कुनै पनि गैर-090 यन्त्र प्रयोग गर्दै हुनुहुन्छ र एक वा बढी SERDESIF ब्लकहरू प्रयोग गर्दै हुनुहुन्छ भने, तपाइँले उपयुक्त SERDESIF खण्ड अन्तर्गत सबै चार चेकबक्सहरू जाँच गर्नुपर्छ।
नोट: यस कन्फिगरेटरमा तपाईलाई उपलब्ध विकल्पहरूको विवरणहरूको लागि, CoreResetP ह्यान्डबुकलाई सन्दर्भ गर्नुहोस्।

चित्र ३-४ • CoreResetPCconfigurator

25/50MHz ओसिलेटर स्थापना
CoreConfigP र CoreResetP अन-चिप 25/50MHz RC ओसिलेटर द्वारा घडी गरिएको छ। तपाईंले 25/50MHz ओसिलेटरलाई इन्स्ट्यान्टेट गर्नुपर्छ र यसलाई यी कोरहरूमा जडान गर्नुपर्छ।

1. तपाईंको SmartDesign मा चिप ओसिलेटर कोर इन्स्ट्यान्टिएट गर्नुहोस् (सामान्यतया जहाँ MSS इन्स्ट्यान्टियट गरिएको छ)। यो कोर घडी र व्यवस्थापन अन्तर्गत Libero सूचीमा फेला पार्न सकिन्छ।
2. यो कोर कन्फिगर गर्नुहोस् कि RC ओसिलेटरले FPGA कपडा चलाउँछ, चित्र 3-5 मा देखाइएको छ।

चित्र ३-५ • चिप ओसिलेटर कन्फिगुरेटर

प्रणाली रिसेट (SYSRESET) स्थापना
SYSRESET म्याक्रोले तपाईंको डिजाइनमा उपकरण स्तर रिसेट कार्यक्षमता प्रदान गर्दछ। POWER_ON_RESET_N आउटपुट सिग्नल जब पनि चिप पावर अप हुन्छ वा बाह्य पिन DEVRST_N एसर्टेड/डि-एसर्टेड हुन्छ (चित्र 3-6)।
SYSRESET म्याक्रोलाई आफ्नो SmartDesign मा इन्स्ट्यान्टिएट गर्नुहोस् (सामान्यतया जहाँ MSS इन्स्ट्यान्टियट हुन्छ)। यो म्याक्रो म्याक्रो लाइब्रेरी अन्तर्गत Libero क्याटलगमा फेला पार्न सकिन्छ।यस म्याक्रोको कुनै कन्फिगरेसन आवश्यक छैन।

चित्र ३-६ • SYSRESET म्याक्रो

समग्र जडान
तपाईंले आफ्नो डिजाइनमा MSS, FDDR, SERDESIF, OSC, SYSRESET, CoreConfigP र CoreResetP कोरहरू इन्स्ट्यान्टिएट र कन्फिगर गरेपछि, तपाईंले तिनीहरूलाई परिधीय प्रारम्भिक सबसिस्टम बनाउनको लागि जडान गर्न आवश्यक छ। यस कागजातमा जडान विवरणलाई सरल बनाउन, यसलाई CoreConfigP र CoreResetP सम्बन्धित जडानहरूसँग सम्बन्धित APB3 अनुरूप कन्फिगरेसन डेटा मार्ग जडानमा विभाजन गरिएको छ।
कन्फिगरेसन डाटा पथ जडान
चित्र 3-7 ले CoreConfigP लाई MSS FIC_2 संकेतहरू र बाह्य APB3 अनुरूप कन्फिगरेसन इन्टरफेसहरूमा कसरी जडान गर्ने भनेर देखाउँछ।
तालिका २-१ • कन्फिगरेसन डाटा पथ पोर्ट/BIF जडानहरू

बाट पोर्ट/बस इन्टरफेस (BIF) / कम्पोनेन्ट	TO पोर्ट/बस इन्टरफेस (BIF)/कम्पोनेन्ट
APB S PRESET N/ CoreConfigP	APB S प्रिसेट N/ SDIF<0/1/2/3>	एपीबी एस प्रिसेट N/ FDDR	MDDR APB S PRESE TN/MSS
APB S PCLK/ CoreConfigP	APB S PCLK/SDIF	APB S PCLK/FDDR	MDDR APB S POLK/ MSS
MDDR APBmslave/ CoreConfig			MDDR APB स्लेभ (BIF)/MSS
SDIF<0/1/2/ 3> APBmslave/कन्फिग	APB स्लेभ (BIF)/ SDIF<0/1/2/3>
FDDR APBmslave		APB स्लेभ (BIF) / FDDR
FIC 2 APBmmaster/ CoreConfigP			FIC 2 APB मास्टर/ एमएसएस

चित्र ३-७ • FIC_3 APB7 उप-प्रणाली जडान

घडीहरू र जडान रिसेटहरू
चित्र 3-8 ले बाह्य रिसेट स्रोतहरू र बाह्य रिसेट संकेतहरूमा CoreResetP कसरी जडान गर्ने भनेर देखाउँछ। यसले CoreResetP लाई कसरी परिधिको घडी सिङ्क्रोनाइजेसन स्थिति संकेतहरू (PLL लक संकेतहरू) मा जडान गर्ने भनेर पनि देखाउँछ। थप रूपमा, यसले CoreConfigP र CoreResetP कसरी जोडिएको छ भनेर देखाउँछ।

चित्र ३-८ • कोर SF3 रिसेट उप-प्रणाली जडान

फर्मवेयर अनुप्रयोग सिर्जना र कम्पाइल गर्दै

जब तपाइँ LiberoSoC (डिजाइन फ्लो विन्डो> निर्यात फर्मवेयर> निर्यात फर्मवेयर) बाट फर्मवेयर निर्यात गर्नुहुन्छ, Libero ले निम्न उत्पन्न गर्दछ। fileमा छ /firmware/drivers_config/sys_config फोल्डर:

• sys_config.c - परिधीय दर्ताका लागि मानहरू राख्ने डेटा संरचनाहरू समावेश गर्दछ।
• sys_config.h - #define कथनहरू समावेश गर्दछ जसले निर्दिष्ट गर्दछ कि कुन परिधीयहरू डिजाइनमा प्रयोग गरिन्छ र सुरु गर्न आवश्यक छ।
• sys_config_mddr_define.h - दर्ता कन्फिगरेसन संवाद बक्समा प्रविष्ट गरिएको MDDR नियन्त्रक कन्फिगरेसन डेटा समावेश गर्दछ।
• sys_config_fddr_define.h - दर्ता कन्फिगरेसन संवाद बक्समा प्रविष्ट गरिएको FDDR नियन्त्रक कन्फिगरेसन डेटा समावेश गर्दछ।
• sys_config_mss_clocks.h - यो file MSS CCC कन्फिगरेटरमा परिभाषित गरिए अनुसार MSS घडी फ्रिक्वेन्सीहरू समावेश गर्दछ। यी फ्रिक्वेन्सीहरू CMSIS कोडद्वारा धेरै MSS ड्राइभरहरूलाई सही घडी जानकारी प्रदान गर्न प्रयोग गरिन्छ जसमा तिनीहरूको परिधीय घडी (PCLK) फ्रिक्वेन्सीमा पहुँच हुनुपर्छ (जस्तै, MSS UART बाउड रेट डिभाइजरहरू बाउड दर र PCLK फ्रिक्वेन्सीको कार्य हुन्। )।
• sys_config_SERDESIF_ .c - SERDESIF_ समावेश गर्दछ SERDESIF_ को समयमा प्रदान गरिएको कन्फिगरेसन डाटा दर्ता गर्नुहोस् डिजाइन निर्माणमा ब्लक कन्फिगरेसन।
• sys_config_SERDESIF_ .h - #define कथनहरू समावेश गर्दछ जसले दर्ता कन्फिगरेसन जोडीहरूको संख्या र लेन नम्बर निर्दिष्ट गर्दछ जुन PMA_READY (PCIe मोडमा मात्र) को लागि पोल गर्न आवश्यक छ।

यी fileCMSIS कोडलाई राम्रोसँग कम्पाइल गर्न र MSS को लागि परिधीय कन्फिगरेसन डाटा र घडी कन्फिगरेसन जानकारी सहित तपाईंको हालको डिजाइनको बारेमा जानकारी समावेश गर्न आवश्यक छ।
यी सम्पादन नगर्नुहोस् files म्यानुअल रूपमा; प्रत्येक पटक सम्बन्धित परिधीयहरू समावेश भएका SmartDesign कम्पोनेन्टहरू उत्पन्न हुँदा तिनीहरू सम्बन्धित कम्पोनेन्ट/पेरिफेरल डाइरेक्टरीहरूमा सिर्जना हुन्छन्। यदि कुनै पनि परिधिको कन्फिगरेसन डेटामा कुनै परिवर्तनहरू बनाइएका छन् भने, तपाईंले फर्मवेयर परियोजनाहरू पुन: निर्यात गर्न आवश्यक छ ताकि अद्यावधिक फर्मवेयर files (माथिको सूची हेर्नुहोस्) मा निर्यात गरिन्छ / firmware/drivers_config/sys_config फोल्डर।
जब तपाइँ फर्मवेयर निर्यात गर्नुहुन्छ, Libero SoC ले फर्मवेयर परियोजनाहरू सिर्जना गर्दछ: एउटा पुस्तकालय जहाँ तपाइँको डिजाइन कन्फिगरेसन files र चालकहरू संकलित छन्।
यदि तपाइँ परियोजना सिर्जना गर्नुहोस् जाँच गर्नुहोस् तपाईंले फर्मवेयर निर्यात गर्दा चेक बाकस, सफ्टवेयर SoftConsole/IAR/Keil प्रोजेक्ट एप प्रोजेक्ट होल्ड गर्न सिर्जना गरिन्छ जहाँ तपाईं main.c र प्रयोगकर्ता C/H सम्पादन गर्न सक्नुहुन्छ। files CMSIS कोड सही रूपमा कम्पाइल गर्न SoftConSole/IAR/Keil परियोजना खोल्नुहोस् र तपाईंको हार्डवेयर डिजाइनसँग मेल खाने फर्मवेयर अनुप्रयोगलाई ठीकसँग कन्फिगर गर्नुहोस्।

BFM Files डिजाइन सिमुलेट गर्न प्रयोग गरिन्छ

जब तपाइँ तपाइँको डिजाइन संग सम्बन्धित बाह्य तत्वहरू समावेश भएको SmartDesign कम्पोनेन्टहरू उत्पन्न गर्नुहुन्छ, सिमुलेशन fileसम्बन्धित परिधीयहरु संग सम्बन्धित मा उत्पन्न गरिन्छ /सिमुलेशन निर्देशिका:

• test.bfm - शीर्ष-स्तर BFM file जुन SmartFusion2 MSS Cortex-M3 प्रोसेसरको अभ्यास गर्ने कुनै पनि सिमुलेशनको समयमा पहिलो पटक कार्यान्वयन हुन्छ। यसले peripheral_init.bfm र user.bfm लाई त्यस क्रममा कार्यान्वयन गर्छ।
• MDDR_init.bfm - यदि तपाईंको डिजाइनले MDDR प्रयोग गर्दछ भने, Libero ले यो उत्पन्न गर्दछ file; यसले BFM लेख्ने आदेशहरू समावेश गर्दछ जुन तपाईंले प्रविष्ट गर्नुभएको MSS DDR कन्फिगरेसन दर्ता डेटाको लेखनलाई (सम्पादन दर्ता संवाद बाकस वा MSS_MDDR GUI मा) MSS DDR नियन्त्रक दर्ताहरूमा नक्कल गर्दछ।
• FDDR_init.bfm - यदि तपाईंको डिजाइनले FDDR प्रयोग गर्छ भने, Libero ले यो उत्पन्न गर्छ file; यसले BFM लेखन आदेशहरू समावेश गर्दछ जुन तपाईंले प्रविष्ट गर्नुभएको Fabric DDR कन्फिगरेसन दर्ता डेटाको लेखहरू (Edit Registers dialogbox वा FDDR GUI मा) Fabric DDR कन्ट्रोलर दर्ताहरूमा नक्कल गर्दछ।
• SERDESIF_ _init.bfm - यदि तपाईंको डिजाइनले एक वा बढी SERDESIF ब्लकहरू प्रयोग गर्दछ भने, Libero ले यो उत्पन्न गर्दछ file प्रत्येक SERDESIF_ को लागि प्रयोग गरिएका ब्लकहरू; यसले BFM लेख्ने आदेशहरू समावेश गर्दछ जुन तपाईंले प्रविष्ट गर्नुभएको SERDESIF कन्फिगरेसन दर्ता डेटाको लेखहरू अनुकरण गर्दछ (सम्पादन दर्ताहरू संवाद बाकस प्रयोग गरेर वा SERDESIF_ मा। GUI) SERDESIF_ मा दर्ता गर्दछ। यदि SERDESIF ब्लक PCIe को रूपमा कन्फिगर गरिएको छ, यो file साथै केहि #define कथनहरू छन् जसले 2 दर्ता कन्फिगरेसन चरणहरूको कार्यान्वयनलाई पूर्ण क्रममा नियन्त्रण गर्दछ।
• user.bfm - प्रयोगकर्ता आदेशहरू समावेश गर्दछ। यी आदेशहरू peripheral_init.bfm पूरा भएपछि कार्यान्वयन गरिन्छ। यसलाई सम्पादन गर्नुहोस् file आफ्नो BFM आदेशहरू प्रविष्ट गर्न।
• SERDESIF_ _user.bfm - प्रयोगकर्ता आदेशहरू समावेश गर्दछ। यसलाई सम्पादन गर्नुहोस् file आफ्नो BFM आदेशहरू प्रविष्ट गर्न। यदि तपाईंले SERDESIF_ कन्फिगर गर्नुभएको छ भने यसलाई प्रयोग गर्नुहोस् BFM PCIe सिमुलेशन मोडमा र AXI/AHBLite मास्टरको रूपमा ब्लक गर्नुहोस्। यदि तपाईंले SERDESIF_ कन्फिगर गर्नुभएको छ भने RTL सिमुलेशन मोडमा ब्लक गर्नुहोस्, तपाईंलाई यसको आवश्यकता पर्दैन file.

जब तपाइँ प्रत्येक पटक सिमुलेशन आह्वान गर्नुहुन्छ, निम्न दुई सिमुलेशन files मा पुन: सिर्जना गरिन्छ / सिमुलेशन निर्देशिका अद्यावधिक सामग्री संग:

• subsystem.bfm - तपाइँको डिजाइनमा प्रयोग गरिएको प्रत्येक परिधीयको लागि #define कथनहरू समावेश गर्दछ, जसले प्रत्येक परिधीयसँग सम्बद्ध कार्यान्वयन गर्न peripheral_init.bfm को विशेष खण्ड निर्दिष्ट गर्दछ।
• operipheral_init.bfm - CMSIS:: SystemInit() प्रकार्यको अनुकरण गर्ने BFM प्रक्रिया समावेश गर्दछ जुन तपाइँले मुख्य() प्रक्रियामा प्रवेश गर्नु अघि Cortex-M3 मा चल्छ। यसले डिजाइनमा प्रयोग गरिएको कुनै पनि परिधिको लागि सही परिधीय कन्फिगरेसन रेजिस्टरहरूमा कन्फिगरेसन डाटा प्रतिलिपि गर्दछ र त्यसपछि तपाइँ यी बाह्य उपकरणहरू प्रयोग गर्न सक्नुहुन्छ भनेर दाबी गर्नु अघि सबै परिधीयहरू तयार हुनको लागि पर्खन्छ। यसले MDDR_init.bfm र FDDR_init.bfm कार्यान्वयन गर्छ।

यी उत्पादनहरू प्रयोग गरेर files, तपाईंको डिजाइनमा DDR नियन्त्रकहरू स्वचालित रूपमा कन्फिगर गरिएका छन्, SmartFusion2 यन्त्रमा के हुन्छ भनेर अनुकरण गर्दै। तपाईं user.bfm सम्पादन गर्न सक्नुहुन्छ file तपाईंको डिजाइन अनुकरण गर्न आवश्यक कुनै पनि आदेशहरू थप्न (Cortex-M3 मास्टर हो)। यी आदेशहरू परिधीयहरू प्रारम्भ गरिसकेपछि कार्यान्वयन गरिन्छ। test.bfm, subsystem.bfm, peripheral_init.bfm, MDDR_init.bfm, FDDR_init.bfm सम्पादन नगर्नुहोस् files र SERDESIF_ _init.bfm files.

उत्पादन समर्थन

Microsemi SoC Product Group ले आफ्ना उत्पादनहरूलाई ग्राहक सेवा, ग्राहक प्राविधिक सहायता केन्द्र, ए सहित विभिन्न समर्थन सेवाहरू प्रदान गर्दछ। webसाइट, इलेक्ट्रोनिक मेल, र विश्वव्यापी बिक्री कार्यालयहरू।
यस परिशिष्टमा Microsemi SoC उत्पादन समूहलाई सम्पर्क गर्ने र यी समर्थन सेवाहरू प्रयोग गर्ने बारे जानकारी समावेश छ।
ग्राहक सेवा
गैर-प्राविधिक उत्पादन समर्थनको लागि ग्राहक सेवालाई सम्पर्क गर्नुहोस्, जस्तै उत्पादन मूल्य निर्धारण, उत्पादन अपग्रेडहरू, अद्यावधिक जानकारी, अर्डर स्थिति, र प्राधिकरण।
उत्तर अमेरिकाबाट, कल गर्नुहोस् 800.262.1060
बाँकी संसारबाट, कल गर्नुहोस् 650.318.4460
फ्याक्स, संसारको कुनै पनि ठाउँबाट, 408.643.6913
ग्राहक प्राविधिक सहयोग केन्द्र
Microsemi SoC Products Group ले आफ्नो ग्राहक प्राविधिक सहयोग केन्द्रमा उच्च दक्ष इन्जिनियरहरू राख्छ जसले तपाइँको हार्डवेयर, सफ्टवेयर, र Microsemi SoC उत्पादनहरू बारे डिजाइन प्रश्नहरूको जवाफ दिन मद्दत गर्न सक्छ। ग्राहक प्राविधिक सहयोग केन्द्रले एप्लिकेसन नोटहरू, साधारण डिजाइन चक्र प्रश्नहरूको जवाफ, ज्ञात मुद्दाहरूको कागजात, र विभिन्न FAQहरू सिर्जना गर्न धेरै समय खर्च गर्दछ। त्यसोभए, तपाईंले हामीलाई सम्पर्क गर्नु अघि, कृपया हाम्रो अनलाइन स्रोतहरूमा जानुहोस्। यो धेरै सम्भव छ कि हामीले पहिले नै तपाइँका प्रश्नहरूको जवाफ दिएका छौं।
प्राविधिक समर्थन
ग्राहक समर्थन मा जानुहोस् webसाइट (www.microsemi.com/soc/support/search/default.aspx) थप जानकारी र समर्थनको लागि। खोजीयोग्यमा धेरै जवाफहरू उपलब्ध छन् web संसाधनमा रेखाचित्र, चित्रण, र अन्य स्रोतहरूमा लिङ्कहरू समावेश छन् webसाइट।
Webसाइट
तपाईं SoC गृह पृष्ठमा विभिन्न प्राविधिक र गैर-प्राविधिक जानकारी ब्राउज गर्न सक्नुहुन्छ www.microsemi.com/soc.
ग्राहक प्राविधिक सहयोग केन्द्रमा सम्पर्क गर्दै
प्राविधिक सहयोग केन्द्रमा उच्च दक्ष इन्जिनियर कर्मचारीहरू। प्राविधिक सहायता केन्द्रलाई इमेल वा Microsemi SoC उत्पादन समूह मार्फत सम्पर्क गर्न सकिन्छ webसाइट।
इमेल
तपाईंले आफ्नो प्राविधिक प्रश्नहरू हाम्रो इमेल ठेगानामा सञ्चार गर्न सक्नुहुन्छ र इमेल, फ्याक्स वा फोनद्वारा जवाफहरू प्राप्त गर्न सक्नुहुन्छ। साथै, यदि तपाइँसँग डिजाइन समस्या छ भने, तपाइँ तपाइँको डिजाइन इमेल गर्न सक्नुहुन्छ files सहयोग प्राप्त गर्न।
हामी दिनभर इमेल खाताको निरन्तर निगरानी गर्छौं। हामीलाई तपाईंको अनुरोध पठाउँदा, कृपया तपाईंको अनुरोधको प्रभावकारी प्रक्रियाको लागि तपाईंको पूरा नाम, कम्पनीको नाम, र तपाईंको सम्पर्क जानकारी समावेश गर्न निश्चित हुनुहोस्।
प्राविधिक समर्थन इमेल ठेगाना हो soc_tech@microsemi.com.
मेरा केसहरू
माइक्रोसेमी एसओसी उत्पादन समूहका ग्राहकहरूले अनलाइनमा गएर प्राविधिक केसहरू पेश गर्न र ट्र्याक गर्न सक्छन् मेरा केसहरू.
अमेरिका बाहिर
अमेरिकी समय क्षेत्र बाहिरको सहयोग चाहिने ग्राहकहरूले या त इमेल मार्फत प्राविधिक सहयोगलाई सम्पर्क गर्न सक्छन् (soc_tech@microsemi.comवा स्थानीय बिक्री कार्यालयमा सम्पर्क गर्नुहोस्। बिक्री कार्यालय सूची मा पाउन सकिन्छ www.microsemi.com/soc/company/contact/default.aspx.
ITAR प्राविधिक समर्थन
अन्तर्राष्ट्रिय ट्राफिक इन आर्म्स रेगुलेसन (ITAR) द्वारा नियन्त्रित RH र RT FPGA मा प्राविधिक सहयोगको लागि, हामीलाई मार्फत सम्पर्क गर्नुहोस्। soc_tech_itar@microsemi.com। वैकल्पिक रूपमा, मेरा केसहरू भित्र, ITAR ड्रप-डाउन सूचीमा हो चयन गर्नुहोस्। ITAR-नियमित Microsemi FPGAs को पूर्ण सूचीको लागि, ITAR मा जानुहोस् web पृष्ठ।
माइक्रोसेमी कर्पोरेशन (NASDAQ: MSCC) ले अर्धचालक समाधानहरूको विस्तृत पोर्टफोलियो प्रदान गर्दछ: एयरोस्पेस, रक्षा र सुरक्षा; उद्यम र संचार; र औद्योगिक र वैकल्पिक ऊर्जा बजार। उत्पादनहरूमा उच्च-प्रदर्शन, उच्च-विश्वसनीयता एनालग र RF उपकरणहरू, मिश्रित संकेत र RF एकीकृत सर्किटहरू, अनुकूलन योग्य SoCs, FPGAs, र पूर्ण उपप्रणालीहरू समावेश छन्। Microsemi मुख्यालय Aliso Viejo, Calif मा छ। मा थप जान्नुहोस् www.microsemi.com.
© 2014 माइक्रोसेमी निगम। सबै अधिकार सुरक्षित। माइक्रोसेमी र माइक्रोसेमी लोगो माइक्रोसेमी कर्पोरेशनका ट्रेडमार्क हुन्। अन्य सबै ट्रेडमार्क र सेवा चिन्हहरू तिनीहरूका सम्बन्धित मालिकहरूको सम्पत्ति हुन्।

5-02-00384-1/08.14माइक्रोसेमी कर्पोरेट मुख्यालय
एक उद्यम, Aliso Viejo CA 92656 USA
संयुक्त राज्य अमेरिका भित्र: +1 ८००-५५५-०१९९
बिक्री: +1 ८००-५५५-०१९९
फ्याक्स: +1 ८००-५५५-०१९९

कागजातहरू / स्रोतहरू

Microsemi SmartFusion2 DDR नियन्त्रक र सीरियल उच्च गति नियन्त्रक [pdf] प्रयोगकर्ता गाइड SmartFusion2 DDR नियन्त्रक र क्रमिक उच्च गति नियन्त्रक, SmartFusion2 DDR, नियन्त्रक र क्रमिक उच्च गति नियन्त्रक, उच्च गति नियन्त्रक

सन्दर्भहरू

• प्रयोगकर्ता पुस्तिका