SmartFusion2
DDR Controller ak Serial High Speed ​​Controller
Metodoloji inisyalizasyon
Gid itilizatè

Entwodiksyon

Lè w ap kreye yon konsepsyon lè l sèvi avèk yon aparèy SmartFusion2, si w itilize youn nan de kontwolè DDR yo (FDDR oswa MDDR) oswa nenpòt nan blòk kontwolè Serial High Speed ​​(SERDESIF), ou dwe inisyalize rejis konfigirasyon blòk sa yo nan moman an kouri anvan. yo ka itilize. Pou egzanpample, pou kontwolè DDR a, ou dwe mete mòd DDR (DDR3/DDR2/LPDDR), lajè PHY, mòd pete ak ECC.
Menm jan an tou, pou blòk SERDESIF yo itilize kòm yon pwen final PCIe, ou dwe mete PCIE BAR nan fenèt AXI (oswa AHB).
Dokiman sa a dekri etap ki nesesè pou kreye yon konsepsyon Libero ki otomatikman inisyalize kontwolè DDR a ak blòk SERDESIF lè yo leve. Li dekri tou ki jan yo jenere kòd firmwèr nan Libero SOC ki itilize nan koule nan konsepsyon entegre.
Yon deskripsyon detaye sou teyori operasyon yo bay an premye.
Pwochen seksyon an dekri kijan pou kreye yon konsepsyon konsa lè l sèvi avèk Libero SoC System Builder, yon zouti konsepsyon pwisan ki, pami lòt karakteristik, kreye solisyon 'inisyalizasyon' pou ou si w ap itilize blòk DDR oswa SERDESIF nan konsepsyon ou.
Pwochen seksyon an dekri kijan pou mete yon solisyon konplè 'inisyalizasyon' ansanm san yo pa itilize SmartFusion2 System Builder. Sa a ede eksplike sa ki bezwen fè si ou pa vle sèvi ak System Builder, epi tou dekri ki sa zouti nan System Builder aktyèlman jenere pou ou. Seksyon sa a adrese:

• Kreyasyon done konfigirasyon pou kontwolè DDR ak anrejistreman konfigirasyon SERDESIF
• Kreyasyon lojik FPGA oblije transfere done konfigirasyon yo nan diferan rejis konfigirasyon ASIC yo

Finalman nou dekri pwodwi a files ki gen rapò ak:

• Kreyasyon solisyon 'inisyalizasyon' firmwèr.
• Simulation nan konsepsyon an pou solisyon an 'inisyalizasyon' DDR.

Pou plis detay sou kontwolè DDR a ak anrejistreman konfigirasyon SERDESIF, al gade nan Microsemi SmartFusion2 High Speed ​​Serial ak DDR Interfaces Gid itilizatè a.

Teyori nan operasyon

Solisyon inisyalizasyon periferik la itilize pi gwo konpozan sa yo:

• Fonksyon CMSIS SystemInit(), ki kouri sou Cortex-M3 a epi ki òganize pwosesis inisyalizasyon an.
• CoreConfigP mou IP nwayo a, ki inisyalize rejis konfigirasyon periferik yo.
• CoreResetP mou IP nwayo a, ki jere sekans reset MSS, DDR contrôleur, ak blòk SERDESIF.

Pwosesis inisyalizasyon periferik la ap travay jan sa a:

1. Lè reset, Cortex-M3 la kouri fonksyon CMSIS SystemInit(). Fonksyon sa a otomatikman egzekite anvan fonksyon prensipal () aplikasyon an egzekite.
   Siyal pwodiksyon CoreResetP MSS_HPMS_READY afime nan kòmansman pwosesis inisyalizasyon an, ki endike ke MSS la ak tout periferik yo (eksepte MDDR) yo pare pou kominikasyon.
2. Fonksyon SystemInit() ekri done konfigirasyon nan kontwolè DDR yo ak anrejistreman konfigirasyon SERDESIF atravè otobis MSS FIC_2 APB3 la. Koòdone sa a konekte ak nwayo CoreConfigP mou ki enstansye nan twal FPGA la.
3. Apre tout rejis yo konfigirasyon, fonksyon SystemInit() ekri nan rejis kontwòl CoreConfigP yo pou endike fini faz konfigirasyon rejis la; Lè sa a, siyal pwodiksyon CoreConfigP CONFIG1_DONE ak CONIG2_DONE yo deklare.
   Gen de faz nan konfigirasyon anrejistreman (CONFIG1 ak CONFIG2) depann sou periferik yo itilize nan konsepsyon an.
4. Si yo itilize youn oswa toude nan MDDR/FDDR, epi pa gen youn nan blòk SERDESIF yo itilize nan konsepsyon an, gen yon sèl faz konfigirasyon enskri. Tou de siyal pwodiksyon CoreConfigP CONFIG1_DONE ak CONIG2_DONE yo afime youn apre lòt san okenn tann/reta.
   Si youn oswa plizyè blòk SERDESIF nan mòd ki pa PCIe yo itilize nan konsepsyon an, gen yon sèl faz nan konfigirasyon enskri. CONFIG1_DONE ak CONIG2_DONE yo afime youn apre lòt san okenn tann/reta.
   Si youn oswa plizyè blòk SERDESIF nan mòd PCIe yo itilize nan konsepsyon an, gen de faz nan konfigirasyon enskri. CONFIG1_DONE afime apre premye faz konfigirasyon anrejistreman an fini. Sistèm SERDESIF ak rejis liy yo konfigirasyon nan faz sa a. Si SERDESIF konfigirasyon nan yon mòd ki pa PCIE, siyal CONFIG2_DONE tou afime imedyatman.
5. Dezyèm faz nan konfigirasyon enskri apre sa a (si SERDESIF se configuré nan mòd PCIE). Sa ki annapre yo se diferan evènman ki rive nan dezyèm faz la:
   – CoreResetP de-afime PHY_RESET_N ak CORE_RESET_N siyal ki koresponn ak chak nan blòk SERDESIF yo itilize yo. Li afime tou yon siyal pwodiksyon SDIF_RELEASED apre tout blòk SERDESIF yo soti nan reset. Yo itilize siyal SDIF_RELEASED sa a pou endike CoreConfigP ke nwayo SERDESIF la pa reset epi li pare pou dezyèm faz konfigirasyon anrejistreman an.
   – Yon fwa yo deklare siyal SDIF_RELEASED la, fonksyon SystemInit() la kòmanse sondaj pou reklamasyon PMA_READY sou liy SERDESIF ki apwopriye a. Yon fwa yo deklare PMA_READY, dezyèm seri rejis SERDESIF (rejis PCIE) yo konfigure/ekri pa fonksyon SystemInit().
6. Apre tout rejis PCIE yo konfigirasyon, fonksyon SystemInit() ekri nan rejis kontwòl CoreConfigP yo pou endike fini dezyèm faz konfigirasyon rejis la; Lè sa a, siyal pwodiksyon CoreConfigP CONIG2_DONE afime.
7. Apa de afimasyon/de-afimasyon siyal ki anwo yo, CoreResetP tou jere inisyalizasyon divès blòk yo lè li fè fonksyon sa yo:
   – De-afime reset debaz FDDR la
   – De-afime blòk SERDESIF PHY ak CORE reset yo
   – Siveyans siyal fèmen FDDR PLL (FPLL). FPLL la dwe fèmen pou garanti koòdone done FDDR AXI/AHBLite ak twal FPGA la ka kominike kòrèkteman.
   – Siveyans siyal fèmen SERDESIF blòk PLL (SPLL). SPLL a dwe fèmen pou garanti ke SERDESIF bloke koòdone AXI/AHBLite (mòd PCIe) oswa koòdone XAUI ka kominike byen ak twal FPGA la.
   – Ap tann pou memwa DDR ekstèn yo rezoud epi pare pou kontwolè DDR yo jwenn aksè.
8. Lè tout periferik yo fini inisyalizasyon yo, CoreResetP afime siyal INIT_DONE la; Lè sa a, rejis entèn CoreConfigP INIT_DONE deklare.
   Si yo itilize youn oswa toude MDDR/FDDR, epi yo rive nan tan inisyalizasyon DDR a, siyal pwodiksyon CoreResetP DDR_READY afime. Afimasyon siyal DDR_READY sa a ka kontwole kòm yon endikasyon ke DDR a (MDDR/FDDR) pare pou kominikasyon.
   Si yo itilize youn oswa plis blòk SERDESIF, epi dezyèm faz konfigirasyon anrejistreman an konplete avèk siksè, siyal pwodiksyon CoreResetP SDIF_READY afime. Afimasyon siyal sa a SDIF_READY ka kontwole kòm yon endikasyon ke tout blòk SERDESIF yo pare pou kominikasyon.
9. Fonksyon SystemInit() ki te ap tann pou INIT_DONE afime, konplete, epi aplikasyon prensipal () fonksyon an egzekite. Nan epòk sa a, tout kontwolè DDR yo itilize ak blòk SERDESIF yo te inisyalize, ak aplikasyon firmwèr la ak lojik twal FPGA ka kominike avèk yo.

Metodoloji ki dekri nan dokiman sa a depann sou Cortex-M3 ki egzekite pwosesis inisyalizasyon an kòm yon pati nan kòd inisyalizasyon sistèm lan egzekite anvan fonksyon prensipal aplikasyon an.
Gade Tablo Flux yo nan Figi 1-1, Figi 1-2 ak Figi 1-3 pou etap Inisyalizasyon FDDR/MDDR, SEREDES (mòd ki pa PCIe) ak SERDES (mòd PCIe).
Figi 1-4 montre yon dyagram distribisyon periferik inisyalizasyon.

Figi 1-3 • Diagram Inisyalizasyon SERDESIF (PCIe).
Pwosedi inisyalizasyon ki dekri nan dokiman sa a mande pou w kouri Cortex-M3 pandan pwosesis inisyalizasyon an, menm si w pa planifye pou w kouri nenpòt kòd sou Cortex-M3 la. Ou dwe kreye yon aplikasyon firmwèr debaz ki pa fè anyen (yon bouk senp, pou egzanpample) ak chaje ki ègzekutabl nan entegre memwa ki pa volatil (eNVM) pou kontwolè DDR yo ak blòk SERDESIF yo inisyalize lè bòt Cortex-M3 yo.

Sèvi ak System Builder pou kreye yon konsepsyon lè l sèvi avèk blòk DDR ak SERDESIF

SmartFusion2 System Builder se yon zouti konsepsyon pwisan ki ede w pran kondisyon sistèm ou yo epi pwodui yon konsepsyon ki aplike kondisyon sa yo. Yon fonksyon trè enpòtan nan System Builder se kreyasyon otomatik sou-sistèm Inisyalizasyon Periferik la. “Sèvi ak SmartDesign pou kreye yon konsepsyon lè l sèvi avèk blòk DDR ak SERDESIF” nan paj 17 dekri an detay kijan pou kreye yon solisyon konsa san System Builder la.
Si w ap itilize System Builder, ou dwe fè travay sa yo pou kreye yon konsepsyon ki inisyalize kontwolè DDR ou yo ak blòk SERDESIF ou yo lè yo monte kouran:

1. Nan paj Karakteristik Aparèy la (Figi 2-1), presize ki kontwolè DDR yo itilize ak konbyen blòk SERDESIF yo itilize nan konsepsyon ou.
2. Nan paj memwa a, presize kalite DDR (DDR2/DDR3/LPDDR) ak done konfigirasyon pou memwa DDR ekstèn ou yo. Gade seksyon Paj memwa pou plis detay.
3. Nan paj periferik la, ajoute mèt twal ki konfigirasyon kòm AHBLite/AXI nan Sous-sistèm DDR ak/oswa MSS DDR FIC (si ou vle).
4. Nan paj Anviwònman Revèy la, presize frekans revèy yo pou sub-sistèm DDR yo.
5. Konplete spesifikasyon konsepsyon ou epi klike sou Fini. Sa a jenere konsepsyon System Builder kreye, ki gen ladan lojik ki nesesè pou solisyon 'inisyalizasyon' la.
6. Si w ap itilize blòk SERDESIF, ou dwe enstansye blòk SERDESIF yo nan konsepsyon ou a epi konekte pò inisyalizasyon yo ak pò yo nan sistèm Builder ki te pwodwi nwayo a.

Sistèm Builder Aparèy Karakteristik Paj
Nan paj Karakteristik Aparèy la, presize ki kontwolè DDR (MDDR ak/oswa FDDR) yo itilize ak konbyen blòk SERDESIF yo itilize nan konsepsyon ou a (Figi 2-1).

Figi 2-1 • Paj Karakteristik Aparèy Builder Sistèm

Paj memwa System Builder
Pou itilize MSS DDR (MDDR) oswa Fabric DDR (FDDR), chwazi Kalite memwa a nan lis ki dewoule a (Figi 2-2).

Figi 2-2 • MSS memwa ekstèn

Ou dwe:

1. Chwazi kalite DDR (DDR2, DDR3 oswa LPDDR).
2. Defini tan an rezoud memwa DDR. Konsilte Espesifikasyon memwa DDR ekstèn ou a pou fikse tan kòrèk memwa. Memwa DDR a ka echwe pou inisyalize kòrèkteman si tan an rezoud memwa pa kòrèkteman fikse.
3. Swa enpòte done konfigirasyon enskri DDR yo oswa mete paramèt memwa DDR ou yo. Pou plis detay, al gade nan Microsemi SmartFusion2 High Speed ​​Serial ak DDR Interfaces Gid itilizatè a.

Done sa yo itilize pou jenere BFM rejis DDR ak konfigirasyon firmwèr la filejan sa dekri nan “Kreye ak Konpile Aplikasyon Firmware” nan paj 26 ak “BFM Files Itilize pou Simulation konsepsyon an” nan paj 27. Pou plis detay sou rejis konfigirasyon kontwolè DDR, al gade nan Microsemi SmartFusion2 High Speed ​​Serial ak DDR Interfaces Gid itilizatè a.
Yon ansyenample nan konfigirasyon an file sentaks yo montre nan Figi 2-3. Non anrejistre yo itilize nan sa a file se menm jan ak sa ki dekri nan la Microsemi SmartFusion2 High Speed ​​Serial ak DDR Interfaces Gid itilizatè a

Figi 2-3 • Konfigirasyon File Sentaks Egzample
System Builder Periferik Paj
Nan paj periferik la, pou chak kontwolè DDR yo kreye yon sous-sistèm separe (Subsystem DDR twal pou FDDR ak MSS DDR FIC Subsystem pou MDDR). Ou ka ajoute yon Mèt Fabric AMBA (konfigirasyon kòm AXI/AHBLite) nwayo nan chak nan subsistèm sa yo pou pèmèt aksè mèt twal nan kontwolè DDR yo. Apre jenerasyon, System Builder otomatikman enstansye nwayo otobis yo (selon kalite AMBA Master te ajoute) epi li ekspoze mèt BIF nwayo otobis la ak revèy ak reset broch nan subsistèm korespondan yo (FDDR/MDDR) anba gwoup pin ki apwopriye yo. tèt. Tout sa ou dwe fè se konekte BIF yo ak nwayo ki apwopriye Fabric Master ke ou ta enstansye nan konsepsyon an. Nan ka MDDR, li opsyonèl pou ajoute yon nwayo Fabric AMBA Master nan MSS DDR FIC Subsystem; Cortex-M3 se yon mèt default sou subsistèm sa a. Figi 2-4 montre paj System Builder Peripherals.

Figi 2-4 • Paj System Builder Peripherals

Sistèm Builder Clock Settings Paj
Nan paj Paramèt Revèy la, pou chak kontwolè DDR, ou dwe presize frekans revèy ki gen rapò ak chak sub-sistèm DDR (MDDR ak/oswa FDDR).
Pou MDDR, ou dwe presize:

• MDDR_CLK - Revèy sa a detèmine frekans fonksyònman Kontwolè DDR a epi li ta dwe matche ak frekans revèy ou vle memwa DDR ekstèn ou a kouri. Revèy sa a defini kòm yon miltip M3_CLK (Cortex-M3 ak MSS Main Clock, Figi 2-5). MDDR_CLK dwe mwens pase 333 MHz.
• DDR_FIC_CLK - Si ou te chwazi jwenn aksè tou nan MDDR a soti nan twal la FPGA, ou bezwen presize DDR_FIC_CLK la. Frekans revèy sa a defini antanke rapò MDDR_CLK a epi li ta dwe matche ak frekans sou-sistèm twal FPGA ki gen aksè a MDDR a ap kouri.

Figi 2-5 • Cortex-M3 ak MSS Main Clock; Revèy MDDR

Pou FDDR, ou dwe presize:

• FDDR_CLK - Detèmine frekans fonksyònman DDR Kontwolè a epi li ta dwe matche ak frekans revèy ou vle memwa DDR ekstèn ou a kouri. Remake byen ke revèy sa a defini kòm yon miltip nan M3_CLK (MSS ak Cortex-M3 revèy, Figi 2-5). FDDR_CLK dwe nan 20 MHz ak 333 MHz.
• FDDR_SUBSYSTEM_CLK - Frekans revèy sa a defini antanke yon rapò FDDR_CLK epi li ta dwe matche ak frekans sou-sistèm twal FPGA ki gen aksè a FDDR la ap kouri.

Figi 2-6 • Twal DDR Clocks
Konfigirasyon SERDESIF
Blòk SERDESIF yo pa enstansye nan konsepsyon System Builder ki te pwodwi. Sepandan, pou tout blòk SERDESIF yo, siyal inisyalizasyon yo disponib nan koòdone nwayo System Builder epi yo ka konekte ak nwayo SERDESIF yo nan pwochen nivo yerachi a, jan yo montre nan Figi 2-7.Figi 2-7 • Koneksyon Inisyalizasyon Periferik SERDESIF
Menm jan ak rejis konfigirasyon DDR yo, chak blòk SERDES gen rejis konfigirasyon tou ki dwe chaje nan tan an ekzekite. Ou ka swa enpòte valè rejis sa yo oswa itilize Konfigirasyon Entèfas Serial High Speed ​​(Figi 2-8) pou antre nan paramèt PCIe oswa EPCS ou yo epi yo kalkile valè rejis yo otomatikman pou ou. Pou plis detay, al gade nan Gid Itilizatè SERDES Configurator.Figi 2-8 • High Speed ​​Serial Interface Configurator
Yon fwa ou te entegre lojik itilizatè ou an ak blòk System Builder ak blòk SERDES, ou ka jenere SmartDesign nivo siperyè ou. Sa a jenere tout HDL ak BFM files ki nesesè pou aplike ak simulation konsepsyon ou. Lè sa a, ou ka kontinye ak rès la nan Design Flow la.

Sèvi ak SmartDesign pou kreye yon konsepsyon lè l sèvi avèk blòk DDR ak SERDESIF

Seksyon sa a dekri kijan pou mete yon solisyon konplè 'inisyalizasyon' ansanm san yo pa itilize SmartFusion2 System Builder. Objektif la se ede w konprann sa ou dwe fè si ou pa vle sèvi ak System Builder la. Seksyon sa a dekri tou ki sa zouti System Builder aktyèlman jenere pou ou. Seksyon sa a dekri kijan pou:

• Antre done konfigirasyon pou kontwolè DDR ak rejis konfigirasyon SERDESIF.
• Enstansye epi konekte Nwayo twal ki nesesè pou transfere done konfigirasyon yo nan kontwolè DDR yo ak rejis konfigirasyon SERDESIF yo.

Konfigirasyon kontwolè DDR
Kontwolè MSS DDR (MDDR) ak Fabric DDR (FDDR) yo dwe konfigirasyon dinamik (nan ègzekutabl) pou matche ak egzijans konfigirasyon memwa DDR ekstèn yo (mòd DDR, lajè PHY, mòd pete, ECC, elatriye). Done yo antre nan konfigirateur MDDR/FDDR ekri nan rejis konfigirasyon kontwolè DDR yo pa fonksyon CMSIS SystemInit(). Configurator a gen twa onglet diferan pou antre diferan kalite done konfigirasyon:

• Done jeneral (mòd DDR, lajè done, frekans revèy, ECC, entèfas twal, fòs kondwi)
• Done inisyalizasyon memwa (longè pete, lòd pete, mòd distribisyon, latansi, elatriye)
• Done tan memwa

Al gade nan espesifikasyon memwa DDR ekstèn ou a epi konfigirasyon DDR Controller la pou matche ak egzijans memwa DDR ekstèn ou a.
Pou plis detay sou konfigirasyon DDR, al gade nan SmartFusion2 MSS DDR Konfigirasyon Gid Itilizatè.
Konfigirasyon SERDESIF
Double-klike sou blòk SERDES nan twal SmartDesign la pou ouvri Configurator la pou konfigirasyon SERDES la (Figi 3-1). Ou ka swa enpòte valè enskri sa yo oswa itilize konfigirateur SERDES pou antre nan paramèt PCIe oswa EPCS ou yo epi yo kalkile valè enskri yo otomatikman pou ou. Pou plis detay, al gade nan Gid Itilizatè SERDES Configurator.Figi 3-1 • High Speed ​​Serial Interface Configurator
Kreye sou-sistèm inisyalizasyon konsepsyon FPGA
Pou inisyalize blòk DDR ak SERDESIF, ou dwe kreye subsistèm inisyalizasyon nan twal FPGA. Sous-sistèm inisyalizasyon twal FPGA la deplase done ki soti nan Cortex-M3 nan anrejistreman konfigirasyon DDR ak SERDESIF, jere sekans reset ki nesesè pou blòk sa yo fonksyone epi siyal lè blòk sa yo pare pou kominike ak rès konsepsyon ou. Pou kreye subsistèm inisyalizasyon an, ou dwe:

• Konfigure FIC_2 andedan MSS la
• Enstansye ak konfigirasyon nwayo CoreConfigP ak CoreResetP yo
• Enstansye sou-chip 25/50MHz RC osilator la
• Enstansye Macro Reyajiste Sistèm (SYSRESET).
• Konekte eleman sa yo nan koòdone konfigirasyon chak periferik, revèy, reset ak pò PLL fèmen

MSS FIC_2 APB Konfigirasyon
Pou konfigirasyon MSS FIC_2:

1. Louvri bwat dyalòg FIC_2 konfigirasyon an nan konfigirasyon MSS la (Figi 3-2).
2. Chwazi Inisyalize periferik lè l sèvi avèk Cortex-M3.
3. Tou depan de sistèm ou an, tcheke youn oswa toude nan kaz sa yo:
   – MSS DDR
   – Twal DDR ak/oswa blòk SERDES
4. Klike sou OK epi kontinye jenere MSS la (ou ka ranvwaye aksyon sa a jiskaske ou fin konfigirasyon MSS la nèt ak kondisyon konsepsyon ou). Pò FIC_2 yo (FIC_2_APB_MASTER, FIC_2_APB_M_PCLK ak FIC_2_APB_M_RESET_N) yo ekspoze kounye a nan koòdone MSS la epi yo ka konekte ak CoreConfigP ak CoreResetP nwayo yo.

Figi 3-2 • MSS FIC_2 Configurator

CoreConfigP
Pou konfigirasyon CoreConfigP:

1. Enstansye CoreConfigP nan SmartDesign ou a (tipikman youn nan kote MSS la enstansye).
   Nwayo sa a ka jwenn nan Katalòg Libero (anba Periferik).
2. Double-klike sou nwayo a yo louvri konfigirateur la.
3. Konfigure nwayo a pou presize ki periferik yo bezwen inisyalize (Figi 3-3)

Figi 3-3 • Bwat dyalòg CoreConfigP

CoreResetP
Pou konfigirasyon CoreResetP:

1. Enstansye CoreResetP nan SmartDesign ou a (tipikman youn nan kote MSS la enstansye).
   Nwayo sa a ka jwenn nan Katalòg Libero, anba Periferik.
2. Double-klike sou nwayo ki andedan SmartDesign Canvas la pou ouvri Konfigirasyon an (Figi 3-4).
3. Konfigure nwayo a pou:
   – Espesifye konpòtman an reset ekstèn (EXT_RESET_OUT afime). Chwazi youn nan kat opsyon:
   o EXT_RESET_OUT pa janm afime
   o EXT_RESET_OUT afime si yo reinitialize pouvwa (POWER_ON_RESET_N)
   o EXT_RESET_OUT afime si FAB_RESET_N afime
   o EXT_RESET_OUT afime si reset pouvwa (POWER_ON_RESET_N) oswa FAB_RESET_N afime
   – Espesifye Aparèy la Voltage. Valè a chwazi ta dwe matche ak voltage ou te chwazi nan bwat dyalòg Paramèt Pwojè Libero.
   – Tcheke kaz ki apwopriye yo pou endike ki periferik w ap itilize nan konsepsyon ou.
   – Espesifye tan ekstèn DDR pou mete memwa. Sa a se valè maksimòm pou tout memwa DDR yo itilize nan aplikasyon w lan (MDDR ak FDDR). Ale nan fèy done vandè memwa DDR ekstèn pou konfigirasyon paramèt sa a. 200us se yon bon valè default pou memwa DDR2 ak DDR3 kouri nan 200MHz. Sa a se yon paramèt trè enpòtan pou garanti yon simulation k ap travay ak yon sistèm k ap travay sou Silisyòm. Yon valè kòrèk pou tan an regleman ka lakòz erè simulation. Gade fichye done vandè memwa DDR pou konfigirasyon paramèt sa a.
   – Pou chak blòk SERDES nan konsepsyon ou a, tcheke kare ki apwopriye yo pou endike si:
   o Yo itilize PCIe
   o Sipò pou PCIe Hot Reset obligatwa
   o Sipò pou PCIe L2/P2 obligatwa

Nòt: Si w ap itilize 090 die(M2S090) epi konsepsyon ou a sèvi ak SERDESIF, ou pa bezwen tcheke nenpòt nan kaz sa yo: 'Itilize pou PCIe', 'Enkli sipò PCIe HotReset' ak 'Enkli sipò PCIe L2/P2'. Si w ap itilize nenpòt aparèy ki pa 090 epi w ap itilize youn oswa plis blòk SERDESIF, ou dwe tcheke tout kat kaz anba seksyon SERDESIF ki apwopriye a.
Nòt: Pou plis detay sou opsyon ki disponib pou ou nan konfigirasyon sa a, al gade nan Manyèl CoreResetP.

Figi 3-4 • CoreResetPConfigurator

25/50MHz osilator enstantasyon
CoreConfigP ak CoreResetP yo revèy pa osilator RC 25/50MHz sou-chip la. Ou dwe enstanye yon osilator 25/50MHz epi konekte li nan nwayo sa yo.

1. Enstansye nwayo Chip Oscillators nan SmartDesign ou a (tipikman youn nan kote MSS la enstansye). Nwayo sa a ka jwenn nan Katalòg Libero anba Revèy & Jesyon.
2. Konfigure nwayo sa a konsa ke osilateur RC a kondui twal FPGA a, jan yo montre nan Figi 3-5.

Figi 3-5 • Chip Oscillators Configurator

Sistèm Reyajiste (SYSRESET) Enstantasyon
Makro SYSRESET la bay fonksyon reset nivo aparèy nan konsepsyon ou. Siyal pwodiksyon POWER_ON_RESET_N yo afime/de-afime chak fwa chip la mache oswa peny ekstèn DEVRST_N a afime/de-afime (Figi 3-6).
Enstansye makro a SYSRESET nan SmartDesign ou a (tipikman youn nan kote MSS la enstansye). Ou ka jwenn makro sa a nan Katalòg Libero anba Macro Library. Pa gen konfigirasyon makro sa a nesesè.

Figi 3-6 • SYSRESET Macro

Koneksyon an jeneral
Apre ou fin enstansye ak konfigirasyon nwayo MSS, FDDR, SERDESIF, OSC, SYSRESET, CoreConfigP ak CoreResetP nan konsepsyon ou a, ou bezwen konekte yo pou fòme subsistèm Inisyalizasyon Periferik la. Pou senplifye deskripsyon koneksyon an nan dokiman sa a, li kase nan koneksyon chemen done konfigirasyon ki konfòm APB3 ki asosye ak CoreConfigP ak CoreResetP koneksyon ki gen rapò.
Koneksyon Done Path Konfigirasyon
Figi 3-7 montre kijan pou konekte CoreConfigP ak siyal MSS FIC_2 yo ak koòdone konfigirasyon APB3 periferik yo.
Tablo 3-1 • Konfigirasyon Done Path Port/BIF Koneksyon

SOTI Entèfas pò/otobis (BIF)/ Konpozan	POU Pò/Entèfas Otobis (BIF)/Konpozan
APB S PRESET N/ CoreConfigP	APB S PRESET N/ SDIF<0/1/2/3>	APB S PRESET N/ FDDR	MDDR APB S PRESE TN/MSS
APB S PCLK/ CoreConfigP	APB S PCLK/SDIF	APB S PCLK/FDDR	MDDR APB S POLK/ MSS
MDDR APBmslave/ CoreConfig			MDDR APB ESCLAV (BIF)/MSS
SDIF<0/1/2/ 3> APBmslave/Config	APB ESCLAV (BIF)/ SDIF<0/1/2/3>
FDDR APBmslave		APB ESCLAV (BIF)/ FDDR
FIC 2 APBmmaster/ CoreConfigP			FIC 2 APB MÈT/ MSS

Figi 3-7 • Koneksyon Sou-Sistèm FIC_2 APB3

Revèy ak Reset Koneksyon
Figi 3-8 montre kijan pou konekte CoreResetP ak sous reset ekstèn yo ak siyal reset debaz periferik yo. Li montre tou ki jan yo konekte CoreResetP a ak siyal estati senkronizasyon revèy periferik yo (siyal fèmen PLL). Anplis de sa, li montre kouman CoreConfigP ak CoreResetP yo konekte.

Figi 3-8 • Koneksyon Sou-Sistèm Nwayo SF2Reset

Kreye ak Konpile Aplikasyon Firmware la

Lè w ekspòte firmwèr la soti nan LiberoSoC (Design Flow Window > Export Firmware > Export Firmware), Libero jenere sa ki annapre yo. files nan /firmware/drivers_config/ sys_config katab:

• sys_config.c – Gen estrikti done ki kenbe valè pou rejis periferik yo.
• sys_config.h – Gen deklarasyon #define ki presize ki periferik yo itilize nan konsepsyon an epi ki bezwen inisyalize.
• sys_config_mddr_define.h – Gen done konfigirasyon kontwolè MDDR ki te antre nan bwat dyalòg Registers Configuration.
• sys_config_fddr_define.h – Gen done konfigirasyon kontwolè FDDR yo antre nan bwat dyalòg Registers Configuration.
• sys_config_mss_clocks.h – Sa a file gen frekans revèy MSS jan yo defini nan konfigirasyon MSS CCC la. Kòd CMSIS la itilize frekans sa yo pou bay enfòmasyon revèy kòrèk pou anpil chofè MSS ki dwe gen aksè a frekans revèy periferik yo (PCLK) yo (pa egzanp, divizè vitès baud MSS UART yo se yon fonksyon vitès baud ak frekans PCLK). ).
• sys_config_SERDESIF_ .c – Gen SERDESIF_ la enskri done konfigirasyon yo bay pandan SERDESIF_ la konfigirasyon blòk nan kreyasyon konsepsyon.
• sys_config_SERDESIF_ .h – Gen deklarasyon #define ki espesifye kantite pè konfigirasyon enskri ak nimewo liy ki bezwen sondaj pou PMA_READY (sèlman nan mòd PCIe).

Sa yo fileYo nesesè pou kòd CMSIS la konpile byen epi li genyen enfòmasyon konsènan konsepsyon ou ye kounye a, ki gen ladan done konfigirasyon periferik ak enfòmasyon konfigirasyon revèy pou MSS la.
Pa edite sa yo files manyèlman; yo kreye yo nan korespondan eleman/anyè periferik yo chak fwa yo pwodwi eleman SmartDesign ki gen periferik respektif yo. Si yo fè nenpòt chanjman nan done konfigirasyon nenpòt nan periferik yo, ou bezwen re-ekspòte pwojè firmwèr yo pou ke firmwèr yo mete ajou. files (gade lis ki pi wo a) yo ekspòte nan la / firmwèr/drivers_config/sys_config katab.
Lè ou ekspòte firmwèr la, Libero SoC kreye pwojè firmwèr yo: yon bibliyotèk kote konfigirasyon konsepsyon ou a files ak chofè yo konpile.
Si ou tcheke Kreye pwojè a kaz lè ou ekspòte firmwèr la, yo kreye yon pwojè lojisyèl SoftConsole/IAR/Keil pou kenbe pwojè aplikasyon an kote ou ka edite main.c ak itilizatè C/H. files. Louvri pwojè SoftConSole/IAR/Keil pou konpile kòd CMSIS la kòrèkteman epi fè aplikasyon firmwèr ou byen konfigirasyon pou matche ak konsepsyon pyès ki nan konpitè ou.

BFM Files Itilize pou Simulation konsepsyon an

Lè ou jenere eleman SmartDesign ki gen periferik ki asosye ak konsepsyon ou, simulation la files ki koresponn ak periferik respektif yo pwodwi nan la /anyè simulation:

• tès.bfm - BFM siperyè file ki premye egzekite pandan nenpòt simulation ki fè egzèsis SmartFusion2 MSS Cortex-M3 processeur a. Li egzekite peripheral_init.bfm ak user.bfm, nan lòd sa a.
• MDDR_init.bfm – Si konsepsyon ou itilize MDDR a, Libero jenere sa a file; li genyen kòmandman ekri BFM ki simule ekri done rejis konfigirasyon MSS DDR ou te antre (sèvi ak bwat dyalòg Edit Registers oswa nan MSS_MDDR GUI) nan rejis MSS DDR Controller yo.
• FDDR_init.bfm – Si konsepsyon ou itilize FDDR a, Libero jenere sa a file; li genyen kòmandman ekri BFM ki simule ekri done anrejistreman konfigirasyon Fabric DDR ou te antre (sèvi ak bwat dyalòg Edit Registers oswa nan FDDR GUI) nan rejis Fabric DDR Controller yo.
• SERDESIF_ _init.bfm – Si konsepsyon ou itilize youn oswa plis blòk SERDESIF, Libero jenere sa a file pou chak nan SERDESIF_ blòk yo itilize; li genyen kòmandman ekri BFM ki simule ekri done rejis konfigirasyon SERDESIF ou te antre (sèvi ak bwat dyalòg Edit Registers oswa nan SERDESIF_). GUI) nan SERDESIF_ la anrejistre. Si blòk SERDESIF la configuré kòm PCIe, sa a file tou gen kèk #define deklarasyon ki kontwole ekzekisyon an nan 2 faz konfigirasyon rejis yo nan lòd pafè.
• user.bfm - Gen kòmandman itilizatè yo. Yo egzekite kòmandman sa yo apre peripheral_init.bfm fini. Edite sa file pou antre kòmandman BFM ou yo.
• SERDESIF_ _user.bfm - Gen kòmandman itilizatè yo. Edite sa file pou antre kòmandman BFM ou yo. Sèvi ak sa a si ou te konfigirasyon SERDESIF_ blòk nan mòd simulation BFM PCIe ak kòm yon mèt AXI/AHBLite. Si ou te konfiguré SERDESIF_ blòk nan mòd simulation RTL, ou pa pral bezwen sa a file.

Lè ou envoke simulation chak fwa, de simulation sa yo files yo re-kreye nan la / anyè simulation ak kontni mete ajou:

• subsystem.bfm – Gen deklarasyon #define pou chak periferik yo itilize nan konsepsyon ou a, ki espesifye seksyon an patikilye nan periferik_init.bfm yo dwe egzekite ki koresponn ak chak periferik.
• operipheral_init.bfm – Gen pwosedi BFM ki imite fonksyon CMSIS:: SystemInit() kouri sou Cortex-M3 la anvan ou antre nan pwosedi prensipal la. Li kopye done yo konfigirasyon pou nenpòt periferik yo itilize nan konsepsyon an nan rejis konfigirasyon periferik ki kòrèk yo epi li tann pou tout periferik yo pare anvan yo deklare ke ou ka itilize periferik sa yo. Li egzekite MDDR_init.bfm ak FDDR_init.bfm.

Sèvi ak sa yo pwodwi files, contrôleur yo DDR nan konsepsyon ou yo konfigirasyon otomatikman, similye sa ki ta rive sou yon aparèy SmartFusion2. Ou ka modifye user.bfm la file ajoute nenpòt kòmandman obligatwa pou simulation konsepsyon ou a (Cortex-M3 se mèt la). Kòmandman sa yo egzekite apre yo fin inisyalize periferik yo. Pa modifye test.bfm, subsystem.bfm, peripheral_init.bfm, MDDR_init.bfm, FDDR_init.bfm. files ak SERDESIF_ la _init.bfm files.

Sipò pou pwodwi

Microsemi SoC Products Group apiye pwodwi li yo ak divès kalite sèvis sipò, tankou Sèvis Kliyan, Sant Sipò Teknik Kliyan, yon websit, lapòs elektwonik, ak biwo lavant atravè lemond.
Anèks sa a gen enfòmasyon sou kontakte Microsemi SoC Products Group epi itilize sèvis sipò sa yo.
Sèvis Kliyan
Kontakte Sèvis Kliyan pou sipò pwodwi ki pa teknik, tankou pri pwodwi, amelyorasyon pwodwi, enfòmasyon aktyalizasyon, estati lòd, ak otorizasyon.
Soti nan Amerik di Nò, rele 800.262.1060
Soti nan rès mond lan, rele 650.318.4460
Fakse, soti nan nenpòt kote nan mond lan, 408.643.6913
Sant sipò teknik pou kliyan
Microsemi SoC Products Group bay Sant Sipò Teknik Kliyan li a ak enjenyè ki gen anpil ladrès ki ka ede reponn kesyon pyès ki nan konpitè, lojisyèl, ak konsepsyon ou sou pwodwi Microsemi SoC. Sant Sipò Teknik Kliyan an pase anpil tan pou kreye nòt aplikasyon, repons pou kesyon sik konsepsyon komen yo, dokimantasyon sou pwoblèm li te ye, ak plizyè FAQ. Se konsa, anvan ou kontakte nou, tanpri vizite resous sou entènèt nou yo. Li trè posib nou te deja reponn kesyon ou yo.
Sipò teknik
Vizite Sipò Kliyan an websit (www.microsemi.com/soc/support/search/default.aspx) pou plis enfòmasyon ak sipò. Anpil repons disponib sou rechèch la web resous gen ladan dyagram, ilistrasyon, ak lyen ki mennen nan lòt resous sou la websit.
Websit
Ou ka browse yon varyete enfòmasyon teknik ak enfòmasyon ki pa teknik sou paj lakay SoC, nan www.microsemi.com/soc.
Kontakte Sant Sipò Teknik Kliyan an
Enjenyè trè kalifye anplwaye Sant Sipò Teknik la. Ou ka kontakte Sant Sipò Teknik la pa imèl oswa atravè Microsemi SoC Products Group la websit.
Imèl
Ou ka kominike kesyon teknik ou yo nan adrès imel nou an epi resevwa repons pa imel, faks, oswa telefòn. Epitou, si ou gen pwoblèm konsepsyon, ou ka imèl konsepsyon ou files pou resevwa asistans.
Nou toujou ap kontwole kont imel la pandan tout jounen an. Lè w ap voye demann ou a ba nou, tanpri asire w ke w mete non konplè w, non konpayi w, ak enfòmasyon kontak w pou w ka byen trete demann ou an.
Adrès imel sipò teknik la se soc_tech@microsemi.com.
Ka mwen yo
Kliyan Microsemi SoC Products Group ka soumèt epi swiv ka teknik sou entènèt lè yo ale nan Ka mwen yo.
Deyò peyi Etazini
Kliyan ki bezwen asistans deyò zòn lè Etazini yo ka swa kontakte sipò teknik pa imel (soc_tech@microsemi.com) oswa kontakte yon biwo lavant lokal. Ou ka jwenn lis biwo lavant yo nan www.microsemi.com/soc/company/contact/default.aspx.
Sipò teknik ITAR
Pou sipò teknik sou FPGA RH ak RT ki reglemante pa Règleman Trafik Entènasyonal nan Zam (ITAR), kontakte nou via soc_tech_itar@microsemi.com. Altènativman, nan Ka mwen yo, chwazi Wi nan lis deroulant ITAR la. Pou jwenn yon lis konplè Microsemi FPGA ki reglemante ITAR, vizite ITAR la web paj.
Microsemi Corporation (NASDAQ: MSCC) ofri yon dosye konplè nan solisyon semi-conducteurs pou: ayewospasyal, defans ak sekirite; antrepriz ak kominikasyon; ak mache enèji endistriyèl ak altènatif. Pwodwi yo gen ladan aparèy analòg ak RF wo-pèfòmans, segondè fyab, siyal melanje ak sikwi entegre RF, SoCs customizable, FPGA, ak subsystems konplè. Microsemi gen biwo santral li nan Aliso Viejo, Kalifòni. Aprann plis nan www.microsemi.com.
© 2014 Microsemi Corporation. Tout dwa rezève. Microsemi ak logo Microsemi a se mak komèsyal Microsemi Corporation. Tout lòt mak komèsyal ak mak sèvis yo se pwopriyete pwopriyetè respektif yo.

5-02-00384-1/08.14Katye Jeneral Microsemi Corporate
One Enterprise, Aliso Viejo CA 92656 USA
Nan peyi Etazini: +1 949-380-6100
Komèsyal: +1 949-380-6136
Faks: +1 949-215-4996

Dokiman / Resous

Microsemi SmartFusion2 DDR Controller ak Serial High Speed ​​Controller [pdfGid Itilizatè SmartFusion2 DDR Controller ak Serial High Speed ​​Controller, SmartFusion2 DDR, Controller and Serial High Speed ​​Controller, High Speed ​​Controller

Referans

• Manyèl itilizatè