સ્માર્ટફ્યુઝન2
ડીડીઆર કંટ્રોલર અને સીરીયલ હાઇ સ્પીડ કંટ્રોલર
પ્રારંભિક પદ્ધતિ
વપરાશકર્તા માર્ગદર્શિકા

પરિચય

SmartFusion2 ઉપકરણનો ઉપયોગ કરીને ડિઝાઇન બનાવતી વખતે, જો તમે બેમાંથી એક DDR નિયંત્રક (FDDR અથવા MDDR) અથવા કોઈપણ સીરીયલ હાઇ સ્પીડ કંટ્રોલર (SERDESIF) બ્લોકનો ઉપયોગ કરો છો, તો તમારે રન-ટાઇમ પહેલાં આ બ્લોક્સના રૂપરેખાંકન રજીસ્ટરને આરંભ કરવો આવશ્યક છે. તેઓ વાપરી શકાય છે. માજી માટેample, DDR નિયંત્રક માટે, તમારે DDR મોડ (DDR3/DDR2/LPDDR), PHY પહોળાઈ, બર્સ્ટ મોડ અને ECC સેટ કરવું આવશ્યક છે.
એ જ રીતે, PCIe એન્ડપોઇન્ટ તરીકે ઉપયોગમાં લેવાતા SERDESIF બ્લોક માટે, તમારે PCIE BAR ને AXI (અથવા AHB) વિન્ડો પર સેટ કરવું આવશ્યક છે.
આ દસ્તાવેજ Libero ડિઝાઇન બનાવવા માટે જરૂરી પગલાંઓનું વર્ણન કરે છે જે પાવર અપ પર DDR નિયંત્રક અને SERDESIF બ્લોક્સને આપમેળે પ્રારંભ કરે છે. તે Libero SOC માંથી ફર્મવેર કોડ કેવી રીતે જનરેટ કરવો તેનું પણ વર્ણન કરે છે જેનો ઉપયોગ એમ્બેડેડ ડિઝાઇન ફ્લોમાં થાય છે.
કામગીરીના સિદ્ધાંતનું વિગતવાર વર્ણન પ્રથમ પ્રદાન કરવામાં આવ્યું છે.
આગળનો વિભાગ વર્ણવે છે કે Libero SoC સિસ્ટમ બિલ્ડરનો ઉપયોગ કરીને આવી ડિઝાઇન કેવી રીતે બનાવવી, એક શક્તિશાળી ડિઝાઇન ટૂલ જે, અન્ય સુવિધાઓની સાથે, જો તમે તમારી ડિઝાઇનમાં DDR અથવા SERDESIF બ્લોક્સનો ઉપયોગ કરી રહ્યાં હોવ તો તમારા માટે 'પ્રારંભિક' સોલ્યુશન બનાવે છે.
આગળનો વિભાગ SmartFusion2 સિસ્ટમ બિલ્ડરનો ઉપયોગ કર્યા વિના સંપૂર્ણ 'પ્રારંભિક' સોલ્યુશનને એકસાથે કેવી રીતે મૂકવું તેનું વર્ણન કરે છે. જો તમે સિસ્ટમ બિલ્ડરનો ઉપયોગ કરવા માંગતા ન હોવ તો શું કરવાની જરૂર છે તે સમજાવવામાં આ મદદ કરે છે, અને સિસ્ટમ બિલ્ડર ટૂલ ખરેખર તમારા માટે શું જનરેટ કરે છે તેનું પણ વર્ણન કરે છે. આ વિભાગ સંબોધે છે:

• DDR નિયંત્રક અને SERDESIF રૂપરેખાંકન રજીસ્ટર માટે રૂપરેખાંકન ડેટાની રચના
• રૂપરેખાંકન ડેટાને વિવિધ ASIC રૂપરેખાંકન રજિસ્ટરમાં સ્થાનાંતરિત કરવા માટે જરૂરી FPGA તર્કની રચના

છેલ્લે અમે બનાવેલ વર્ણન કરીએ છીએ fileઆનાથી સંબંધિત છે:

• ફર્મવેર 'ઇન્શિયલાઇઝેશન' સોલ્યુશનની રચના.
• ડીડીઆર 'ઇન્શિયલાઇઝેશન' સોલ્યુશન માટે ડિઝાઇનનું સિમ્યુલેશન.

DDR નિયંત્રક અને SERDESIF રૂપરેખાંકન રજીસ્ટર વિશે વિગતો માટે, નો સંદર્ભ લો માઈક્રોસેમી સ્માર્ટફ્યુઝન2 હાઈ સ્પીડ સીરીયલ અને ડીડીઆર ઈન્ટરફેસ યુઝર ગાઈડ.

ઓપરેશનનો સિદ્ધાંત

પેરિફેરલ પ્રારંભિક ઉકેલ નીચેના મુખ્ય ઘટકોનો ઉપયોગ કરે છે:

• CMSIS SystemInit() ફંક્શન, જે Cortex-M3 પર ચાલે છે અને શરૂઆતની પ્રક્રિયાનું આયોજન કરે છે.
• CoreConfigP સોફ્ટ IP કોર, જે પેરિફેરલ્સના રૂપરેખાંકન રજિસ્ટરને પ્રારંભ કરે છે.
• CoreResetP સોફ્ટ IP કોર, જે MSS, DDR નિયંત્રકો અને SERDESIF બ્લોક્સના રીસેટ ક્રમનું સંચાલન કરે છે..

પેરિફેરલ પ્રારંભિક પ્રક્રિયા નીચે પ્રમાણે કાર્ય કરે છે:

1. રીસેટ કર્યા પછી, Cortex-M3 CMSIS SystemInit() ફંક્શન ચલાવે છે. એપ્લિકેશનનું મુખ્ય() ફંક્શન એક્ઝિક્યુટ થાય તે પહેલાં આ ફંક્શન આપમેળે એક્ઝિક્યુટ થાય છે.
   CoreResetP આઉટપુટ સિગ્નલ MSS_HPMS_READY પ્રારંભિક પ્રક્રિયાની શરૂઆતમાં ભારપૂર્વક જણાવવામાં આવે છે, જે દર્શાવે છે કે MSS અને તમામ પેરિફેરલ્સ (MDDR સિવાય) સંચાર માટે તૈયાર છે.
2. SystemInit() ફંક્શન MSS FIC_2 APB3 બસ દ્વારા DDR નિયંત્રકો અને SERDESIF રૂપરેખાંકન રજીસ્ટરમાં રૂપરેખાંકન ડેટા લખે છે. આ ઈન્ટરફેસ FPGA ફેબ્રિકમાં ઈન્સ્ટન્ટેટેડ સોફ્ટ CoreConfigP કોર સાથે જોડાયેલ છે.
3. બધા રજીસ્ટરો રૂપરેખાંકિત થયા પછી, SystemInit() ફંક્શન રજિસ્ટર રૂપરેખાંકન તબક્કાની પૂર્ણતા સૂચવવા માટે CoreConfigP નિયંત્રણ રજીસ્ટરને લખે છે; CoreConfigP આઉટપુટ સિગ્નલો CONFIG1_DONE અને CONIG2_DONE પછી ભારપૂર્વક જણાવવામાં આવે છે.
   ડિઝાઇનમાં વપરાતા પેરિફેરલના આધારે રજિસ્ટર રૂપરેખાંકનના બે તબક્કાઓ (CONFIG1 અને CONFIG2) છે.
4. જો એક અથવા બંને MDDR/FDDR નો ઉપયોગ કરવામાં આવ્યો હોય, અને કોઈ પણ SERDESIF બ્લોકનો ઉપયોગ ડિઝાઇનમાં કરવામાં આવતો નથી, તો ત્યાં ફક્ત એક જ રજિસ્ટર રૂપરેખાંકન તબક્કો છે. બંને CoreConfigP આઉટપુટ સિગ્નલો CONFIG1_DONE અને CONIG2_DONE કોઈપણ રાહ/વિલંબ વિના એક પછી એક ભારપૂર્વક જણાવવામાં આવે છે.
   જો બિન-PCIe મોડમાં એક અથવા વધુ SERDESIF બ્લોક્સનો ઉપયોગ ડિઝાઇનમાં કરવામાં આવે છે, તો રજિસ્ટર ગોઠવણીનો માત્ર એક જ તબક્કો છે. CONFIG1_DONE અને CONIG2_DONE કોઈપણ રાહ/વિલંબ કર્યા વિના એક પછી એક ભારપૂર્વક જણાવવામાં આવે છે.
   જો ડિઝાઇનમાં PCIe મોડમાં એક અથવા વધુ SERDESIF બ્લોકનો ઉપયોગ કરવામાં આવ્યો હોય, તો રજિસ્ટર રૂપરેખાંકનના બે તબક્કાઓ છે. રજિસ્ટર રૂપરેખાંકનનો પ્રથમ તબક્કો પૂર્ણ થયા પછી CONFIG1_DONE ની ખાતરી કરવામાં આવે છે. SERDESIF સિસ્ટમ અને લેન રજિસ્ટર આ તબક્કામાં ગોઠવેલ છે. જો SERDESIF નોન-PCIE મોડમાં ગોઠવેલ હોય, તો CONFIG2_DONE સિગ્નલ પણ તરત જ ભારપૂર્વક આપવામાં આવે છે.
5. રજિસ્ટર રૂપરેખાંકનનો બીજો તબક્કો પછી અનુસરે છે (જો SERDESIF PCIE મોડમાં ગોઠવેલ હોય). બીજા તબક્કામાં બનેલી વિવિધ ઘટનાઓ નીચે મુજબ છે.
   - CoreResetP PHY_RESET_N અને CORE_RESET_N સિગ્નલોને ઉપયોગમાં લેવાતા દરેક SERDESIF બ્લોકને અનુરૂપ છે. તે આઉટપુટ સિગ્નલ SDIF_RELEASED નો પણ દાવો કરે છે પછી બધા SERDESIF બ્લોક્સ રીસેટની બહાર છે. આ SDIF_RELEASED સિગ્નલનો ઉપયોગ CoreConfigP ને સૂચવવા માટે થાય છે કે SERDESIF કોર રીસેટની બહાર છે અને રજિસ્ટર ગોઠવણીના બીજા તબક્કા માટે તૈયાર છે.
   - એકવાર SDIF_RELEASED સિગ્નલનો દાવો કરવામાં આવે તે પછી, SystemInit() ફંક્શન યોગ્ય SERDESIF લેન પર PMA_READY ના નિવેદન માટે મતદાન શરૂ કરે છે. એકવાર PMA_READY ની ખાતરી થઈ જાય, SERDESIF રજિસ્ટરનો બીજો સેટ (PCIE રજિસ્ટર) SystemInit() ફંક્શન દ્વારા રૂપરેખાંકિત/લેખવામાં આવે છે.
6. બધા PCIE રજિસ્ટર રૂપરેખાંકિત થયા પછી, SystemInit() ફંક્શન રજિસ્ટર રૂપરેખાંકનના બીજા તબક્કાની પૂર્ણતાને સૂચવવા માટે CoreConfigP નિયંત્રણ રજિસ્ટરને લખે છે; CoreConfigP આઉટપુટ સિગ્નલ CONIG2_DONE પછી ભારપૂર્વક જણાવવામાં આવે છે.
7. ઉપરોક્ત સિગ્નલ દાવાઓ/ડિ-એસેર્શન્સ સિવાય, CoreResetP નીચેના કાર્યો કરીને વિવિધ બ્લોકની શરૂઆતનું સંચાલન પણ કરે છે:
   - FDDR કોર રીસેટને ડી-એસર્ટીંગ
   - SERDESIF બ્લોક્સ PHY અને CORE રીસેટને ડી-એસર્ટીંગ
   - FDDR PLL (FPLL) લૉક સિગ્નલનું નિરીક્ષણ. FDDR AXI/AHBLite ડેટા ઇન્ટરફેસ અને FPGA ફેબ્રિક યોગ્ય રીતે વાતચીત કરી શકે છે તેની બાંયધરી આપવા માટે FPLL એ લૉક કરેલ હોવું જોઈએ.
   - SERDESIF બ્લોક PLL (SPLL) લોક સિગ્નલોનું મોનિટરિંગ. SERDESIF બ્લોક્સ AXI/AHBLite ઈન્ટરફેસ (PCIe મોડ) અથવા XAUI ઈન્ટરફેસ FPGA ફેબ્રિક સાથે યોગ્ય રીતે વાતચીત કરી શકે છે તેની બાંયધરી આપવા માટે SPLL એ લૉક કરેલ હોવું જોઈએ.
   - બાહ્ય DDR યાદો સ્થાયી થવાની અને DDR નિયંત્રકો દ્વારા ઍક્સેસ કરવા માટે તૈયાર થવાની રાહ જોઈ રહ્યાં છીએ.
8. જ્યારે તમામ પેરિફેરલ્સ તેમની શરૂઆત પૂર્ણ કરી લે છે, ત્યારે CoreResetP INIT_DONE સિગ્નલનો દાવો કરે છે; CoreConfigP આંતરિક રજિસ્ટર INIT_DONE પછી ખાતરી આપવામાં આવે છે.
   જો એક અથવા બંને MDDR/FDDR નો ઉપયોગ કરવામાં આવે છે, અને DDR આરંભનો સમય પહોંચી ગયો છે, તો CoreResetP આઉટપુટ સિગ્નલ DDR_READY ભારપૂર્વક જણાવવામાં આવે છે. આ સિગ્નલ DDR_READY ની ખાતરી એ સંકેત તરીકે દેખરેખ રાખી શકાય છે કે DDR (MDDR/FDDR) સંચાર માટે તૈયાર છે.
   જો એક અથવા વધુ SERDESIF બ્લોક્સનો ઉપયોગ કરવામાં આવે છે, અને રજિસ્ટર રૂપરેખાંકનનો બીજો તબક્કો સફળતાપૂર્વક પૂર્ણ થાય છે, તો CoreResetP આઉટપુટ સિગ્નલ SDIF_READY ભારપૂર્વક જણાવવામાં આવે છે. આ સિગ્નલ SDIF_READY ના નિવેદનને સંકેત તરીકે મોનિટર કરી શકાય છે કે તમામ SERDESIF બ્લોક્સ સંચાર માટે તૈયાર છે.
9. SystemInit() ફંક્શન, જે INIT_DONE ની ખાતરી કરવા માટે રાહ જોઈ રહ્યું છે, તે પૂર્ણ થાય છે, અને એપ્લિકેશનનું મુખ્ય() કાર્ય એક્ઝિક્યુટ થાય છે. તે સમયે, બધા વપરાયેલ DDR નિયંત્રકો અને SERDESIF બ્લોક્સ શરૂ કરવામાં આવ્યા છે, અને ફર્મવેર એપ્લિકેશન અને FPGA ફેબ્રિક લોજિક તેમની સાથે વિશ્વસનીય રીતે વાતચીત કરી શકે છે.

આ દસ્તાવેજમાં વર્ણવેલ પદ્ધતિ એપ્લીકેશનના મુખ્ય()ફંક્શન પહેલાં એક્ઝિક્યુટ કરવામાં આવેલ સિસ્ટમ ઇનિશિયલાઈઝેશન કોડના ભાગ રૂપે આરંભિક પ્રક્રિયાને અમલમાં મૂકતી Cortex-M3 પર આધાર રાખે છે.
FDDR/MDDR, SEREDES (નોન-PCIe મોડ) અને SERDES (PCIe મોડ) ના પ્રારંભિક પગલાં માટે આકૃતિ 1-1, આકૃતિ 1-2 અને આકૃતિ 1-3 માં ફ્લો ચાર્ટ જુઓ.
આકૃતિ 1-4 પેરિફેરલ ઇનિશિયલાઇઝેશન ટાઇમિંગ ડાયાગ્રામ બતાવે છે.

આકૃતિ 1-3 • SERDESIF (PCIe) પ્રારંભિક ફ્લો ચાર્ટ
આ દસ્તાવેજમાં વર્ણવેલ પ્રારંભિક પ્રક્રિયા માટે તમારે પ્રારંભિક પ્રક્રિયા દરમિયાન Cortex-M3 ચલાવવાની જરૂર છે, પછી ભલે તમે Cortex-M3 પર કોઈપણ કોડ ચલાવવાનું આયોજન ન કરતા હોવ. તમારે એક મૂળભૂત ફર્મવેર એપ્લિકેશન બનાવવી આવશ્યક છે જે કંઈ કરતું નથી (એક સરળ લૂપ, ઉદાહરણ તરીકેample) અને લોડ કે જે એમ્બેડેડ નોન વોલેટાઈલ મેમરી (eNVM) માં એક્ઝિક્યુટેબલ છે જેથી જ્યારે Cortex-M3 બુટ થાય ત્યારે DDR નિયંત્રકો અને SERDESIF બ્લોક્સ શરૂ થાય.

DDR અને SERDESIF બ્લોક્સનો ઉપયોગ કરીને ડિઝાઇન બનાવવા માટે સિસ્ટમ બિલ્ડરનો ઉપયોગ કરવો

SmartFusion2 સિસ્ટમ બિલ્ડર એક શક્તિશાળી ડિઝાઇન ટૂલ છે જે તમને તમારી સિસ્ટમ-સ્તરની આવશ્યકતાઓને કેપ્ચર કરવામાં મદદ કરે છે અને તે જરૂરિયાતોને અમલમાં મૂકતી ડિઝાઇનનું નિર્માણ કરે છે. સિસ્ટમ બિલ્ડરનું એક ખૂબ જ મહત્વપૂર્ણ કાર્ય પેરિફેરલ ઇનિશિયલાઇઝેશન સબ-સિસ્ટમનું સ્વચાલિત નિર્માણ છે. "DDR અને SERDESIF બ્લોક્સનો ઉપયોગ કરીને ડિઝાઇન બનાવવા માટે SmartDesign નો ​​ઉપયોગ કરવો" પૃષ્ઠ 17 પર સિસ્ટમ બિલ્ડર વિના આવા સોલ્યુશન કેવી રીતે બનાવવું તે વિગતવાર વર્ણવે છે.
જો તમે સિસ્ટમ બિલ્ડરનો ઉપયોગ કરી રહ્યાં છો, તો તમારે તમારા DDR નિયંત્રકો અને SERDESIF બ્લોક્સને પાવર અપ પર શરૂ કરતી ડિઝાઇન બનાવવા માટે નીચેના કાર્યો કરવા આવશ્યક છે:

1. ઉપકરણ લક્ષણો પૃષ્ઠ (આકૃતિ 2-1) માં, સ્પષ્ટ કરો કે કયા DDR નિયંત્રકોનો ઉપયોગ થાય છે અને તમારી ડિઝાઇનમાં કેટલા SERDESIF બ્લોક્સનો ઉપયોગ થાય છે.
2. મેમરી પેજમાં, DDR નો પ્રકાર (DDR2/DDR3/LPDDR) અને તમારી બાહ્ય DDR મેમરી માટે રૂપરેખાંકન ડેટાનો ઉલ્લેખ કરો. વિગતો માટે મેમરી પેજ વિભાગ જુઓ.
3. પેરિફેરલ્સ પેજમાં, ફેબ્રિક DDR સબસિસ્ટમ અને/અથવા MSS DDR FIC સબસિસ્ટમ (વૈકલ્પિક)માં AHBLite/AXI તરીકે ગોઠવેલા ફેબ્રિક માસ્ટર્સ ઉમેરો.
4. ઘડિયાળ સેટિંગ્સ પૃષ્ઠમાં, DDR સબ-સિસ્ટમ માટે ઘડિયાળની આવર્તનનો ઉલ્લેખ કરો.
5. તમારી ડિઝાઇન સ્પષ્ટીકરણ પૂર્ણ કરો અને સમાપ્ત ક્લિક કરો. આ સિસ્ટમ બિલ્ડરે બનાવેલ ડિઝાઇન જનરેટ કરે છે, જેમાં 'ઇન્શિયલાઇઝેશન' સોલ્યુશન માટે જરૂરી તર્કનો સમાવેશ થાય છે.
6. જો તમે SERDESIF બ્લોક્સનો ઉપયોગ કરી રહ્યાં છો, તો તમારે તમારી ડિઝાઇનમાં SERDESIF બ્લોક્સને ઇન્સ્ટન્ટિએટ કરવા અને તેમના ઇનિશિયલાઇઝેશન પોર્ટ્સને સિસ્ટમ બિલ્ડર જનરેટ કરેલા કોર સાથે કનેક્ટ કરવા આવશ્યક છે.

સિસ્ટમ બિલ્ડર ઉપકરણ સુવિધાઓ પૃષ્ઠ
ઉપકરણ લક્ષણો પૃષ્ઠમાં, સ્પષ્ટ કરો કે કયા DDR નિયંત્રકો (MDDR અને/અથવા FDDR) નો ઉપયોગ થાય છે અને તમારી ડિઝાઇનમાં કેટલા SERDESIF બ્લોક્સનો ઉપયોગ થાય છે (આકૃતિ 2-1).

આકૃતિ 2-1 • સિસ્ટમ બિલ્ડર ઉપકરણ લક્ષણો પૃષ્ઠ

સિસ્ટમ બિલ્ડર મેમરી પેજ
MSS DDR (MDDR) અથવા ફેબ્રિક DDR (FDDR) નો ઉપયોગ કરવા માટે, ડ્રોપ-ડાઉન સૂચિમાંથી મેમરી પ્રકાર પસંદ કરો (આકૃતિ 2-2).

આકૃતિ 2-2 • MSS બાહ્ય મેમરી

તમારે:

1. DDR પ્રકાર (DDR2, DDR3 અથવા LPDDR) પસંદ કરો.
2. DDR મેમરી સેટલિંગ સમય વ્યાખ્યાયિત કરો. યોગ્ય મેમરી સેટિંગ સમય સેટ કરવા માટે તમારા બાહ્ય DDR મેમરી વિશિષ્ટતાઓની સલાહ લો. DDR મેમરી યોગ્ય રીતે પ્રારંભ કરવામાં નિષ્ફળ થઈ શકે છે જો મેમરી સેટલિંગ સમય યોગ્ય રીતે સેટ ન હોય.
3. ક્યાં તો DDR રજિસ્ટર કન્ફિગરેશન ડેટા આયાત કરો અથવા તમારા DDR મેમરી પેરામીટર્સ સેટ કરો. વિગતો માટે, નો સંદર્ભ લો માઈક્રોસેમી સ્માર્ટફ્યુઝન2 હાઈ સ્પીડ સીરીયલ અને ડીડીઆર ઈન્ટરફેસ યુઝર ગાઈડ.

આ ડેટાનો ઉપયોગ DDR રજિસ્ટર BFM અને ફર્મવેર કન્ફિગરેશન જનરેટ કરવા માટે થાય છે fileપૃષ્ઠ 26 અને "BFM" પર "ફર્મવેર એપ્લિકેશન બનાવવી અને સંકલન કરવું" માં વર્ણવ્યા મુજબ Fileપેજ 27 પર ડિઝાઇનનું અનુકરણ કરવા માટે વપરાય છે. માઈક્રોસેમી સ્માર્ટફ્યુઝન2 હાઈ સ્પીડ સીરીયલ અને ડીડીઆર ઈન્ટરફેસ યુઝર ગાઈડ.
ભૂતપૂર્વampરૂપરેખાંકનનું લે file વાક્યરચના આકૃતિ 2-3 માં બતાવવામાં આવી છે. આમાં વપરાતા રજીસ્ટર નામો file માં વર્ણવેલ સમાન છે માઈક્રોસેમી સ્માર્ટફ્યુઝન2 હાઈ સ્પીડ સીરીયલ અને ડીડીઆર ઈન્ટરફેસ યુઝર ગાઈડ

આકૃતિ 2-3 • રૂપરેખાંકન File સિન્ટેક્સ એક્સample
સિસ્ટમ બિલ્ડર પેરિફેરલ્સ પેજ
પેરિફેરલ્સ પેજમાં, દરેક DDR નિયંત્રક માટે એક અલગ સબસિસ્ટમ બનાવવામાં આવે છે (FDDR માટે ફેબ્રિક DDR સબસિસ્ટમ અને MDDR માટે MSS DDR FIC સબસિસ્ટમ). DDR નિયંત્રકોને ફેબ્રિક માસ્ટર એક્સેસ સક્ષમ કરવા માટે તમે આ દરેક સબસિસ્ટમમાં ફેબ્રિક AMBA માસ્ટર (AXI/AHBLite તરીકે ગોઠવેલ) કોર ઉમેરી શકો છો. જનરેશન પર, સિસ્ટમ બિલ્ડર આપમેળે બસ કોર (એએમબીએ માસ્ટર ઉમેરવામાં આવેલા પ્રકારને આધારે) ઇન્સ્ટન્ટ કરે છે અને બસ કોર અને ઘડિયાળના માસ્ટર BIF ને ઉજાગર કરે છે અને અનુરૂપ સબસિસ્ટમ્સ (FDDR/MDDR) ની પિનને યોગ્ય પિન જૂથો હેઠળ રીસેટ કરે છે. ટોચ તમારે ફક્ત BIF ને યોગ્ય ફેબ્રિક માસ્ટર કોરો સાથે જોડવાનું છે જે તમે ડિઝાઇનમાં ઇન્સ્ટન્ટ કરશો. MDDR ના કિસ્સામાં, MSS DDR FIC સબસિસ્ટમમાં ફેબ્રિક AMBA માસ્ટર કોર ઉમેરવું વૈકલ્પિક છે; Cortex-M3 આ સબસિસ્ટમ પર ડિફોલ્ટ માસ્ટર છે. આકૃતિ 2-4 સિસ્ટમ બિલ્ડર પેરિફેરલ્સ પેજ બતાવે છે.

આકૃતિ 2-4 • સિસ્ટમ બિલ્ડર પેરિફેરલ્સ પેજ

સિસ્ટમ બિલ્ડર ઘડિયાળ સેટિંગ્સ પૃષ્ઠ
ઘડિયાળ સેટિંગ્સ પૃષ્ઠમાં, દરેક DDR નિયંત્રક માટે, તમારે દરેક DDR (MDDR અને/અથવા FDDR) સબ-સિસ્ટમથી સંબંધિત ઘડિયાળની આવર્તનનો ઉલ્લેખ કરવો આવશ્યક છે.
MDDR માટે, તમારે સ્પષ્ટ કરવું આવશ્યક છે:

• MDDR_CLK - આ ઘડિયાળ DDR કંટ્રોલરની ઓપરેટિંગ ફ્રીક્વન્સી નક્કી કરે છે અને તમે તમારી એક્સટર્નલ DDR મેમરી ચાલુ કરવા ઈચ્છો છો તે ઘડિયાળની આવર્તન સાથે મેળ ખાતી હોવી જોઈએ. આ ઘડિયાળ M3_CLK (Cortex-M3 અને MSS મુખ્ય ઘડિયાળ, આકૃતિ 2-5) ના બહુવિધ તરીકે વ્યાખ્યાયિત થયેલ છે. MDDR_CLK 333 MHz કરતાં ઓછું હોવું જોઈએ.
• DDR_FIC_CLK - જો તમે FPGA ફેબ્રિકમાંથી MDDR ને ઍક્સેસ કરવાનું પણ પસંદ કર્યું હોય, તો તમારે DDR_FIC_CLK નો ઉલ્લેખ કરવાની જરૂર છે. આ ઘડિયાળની આવર્તનને MDDR_CLK ના ગુણોત્તર તરીકે વ્યાખ્યાયિત કરવામાં આવી છે અને તે FPGA ફેબ્રિક સબ-સિસ્ટમ જે MDDR ને ઍક્સેસ કરે છે તે આવર્તન સાથે મેળ ખાતી હોવી જોઈએ.

આકૃતિ 2-5 • કોર્ટેક્સ-M3 અને MSS મુખ્ય ઘડિયાળ; MDDR ઘડિયાળો

FDDR માટે, તમારે સ્પષ્ટ કરવું આવશ્યક છે:

• FDDR_CLK - DDR કંટ્રોલરની ઓપરેટિંગ આવર્તન નક્કી કરે છે અને તે ઘડિયાળની આવર્તન સાથે મેળ ખાતી હોવી જોઈએ કે જેના પર તમે તમારી બાહ્ય DDR મેમરીને ચલાવવા માંગો છો. નોંધ કરો કે આ ઘડિયાળ M3_CLK (MSS અને Cortex-M3 ઘડિયાળ, આકૃતિ 2-5) ના બહુવિધ તરીકે વ્યાખ્યાયિત થયેલ છે. FDDR_CLK 20 MHz અને 333 MHz ની અંદર હોવું આવશ્યક છે.
• FDDR_SUBSYSTEM_CLK - આ ઘડિયાળની આવર્તન FDDR_CLK ના ગુણોત્તર તરીકે વ્યાખ્યાયિત કરવામાં આવી છે અને FDDR ને ઍક્સેસ કરતી FPGA ફેબ્રિક સબ-સિસ્ટમ ચાલી રહી છે તે આવર્તન સાથે મેળ ખાતી હોવી જોઈએ.

આકૃતિ 2-6 • ફેબ્રિક DDR ઘડિયાળો
SERDESIF રૂપરેખાંકન
SERDESIF બ્લોક્સ સિસ્ટમ બિલ્ડર દ્વારા જનરેટ કરેલી ડિઝાઇનમાં ઇન્સ્ટન્ટ કરવામાં આવતા નથી. જો કે, તમામ SERDESIF બ્લોક્સ માટે, સિસ્ટમ બિલ્ડર કોરના ઈન્ટરફેસ પર પ્રારંભિક સંકેતો ઉપલબ્ધ છે અને આકૃતિ 2-7 માં બતાવ્યા પ્રમાણે, વંશવેલાના આગલા સ્તર પર SERDESIF કોરો સાથે કનેક્ટ થઈ શકે છે.આકૃતિ 2-7 • SERDESIF પેરિફેરલ ઇનિશિયલાઇઝેશન કનેક્ટિવિટી
DDR રૂપરેખાંકન રજીસ્ટરની જેમ, દરેક SERDES બ્લોકમાં પણ રૂપરેખાંકન રજીસ્ટર હોય છે જે રનટાઈમ પર લોડ થવા જોઈએ. તમે કાં તો આ રજિસ્ટર મૂલ્યો આયાત કરી શકો છો અથવા તમારા PCIe અથવા EPCS પરિમાણો દાખલ કરવા માટે હાઇ સ્પીડ સીરીયલ ઈન્ટરફેસ કન્ફિગ્યુરેટર (આકૃતિ 2-8) નો ઉપયોગ કરી શકો છો અને તમારા માટે રજિસ્ટર મૂલ્યોની આપમેળે ગણતરી કરવામાં આવે છે. વિગતો માટે, નો સંદર્ભ લો SERDES રૂપરેખાકાર વપરાશકર્તાની માર્ગદર્શિકા.આકૃતિ 2-8 • હાઇ સ્પીડ સીરીયલ ઈન્ટરફેસ રૂપરેખાકાર
એકવાર તમે તમારા વપરાશકર્તા તર્કને સિસ્ટમ બિલ્ડર બ્લોક અને SERDES બ્લોક સાથે એકીકૃત કરી લો, પછી તમે તમારું ઉચ્ચ સ્તરનું સ્માર્ટડિઝાઇન જનરેટ કરી શકો છો. આ તમામ HDL અને BFM જનરેટ કરે છે files કે જે તમારી ડિઝાઇનને અમલમાં મૂકવા અને તેનું અનુકરણ કરવા માટે જરૂરી છે. પછી તમે બાકીના ડિઝાઇન ફ્લો સાથે આગળ વધી શકો છો.

DDR અને SERDESIF બ્લોક્સનો ઉપયોગ કરીને ડિઝાઇન બનાવવા માટે SmartDesign નો ​​ઉપયોગ કરવો

આ વિભાગ વર્ણવે છે કે કેવી રીતે SmartFusion2 સિસ્ટમ બિલ્ડરનો ઉપયોગ કર્યા વિના સંપૂર્ણ 'પ્રારંભિક' સોલ્યુશનને એકસાથે મૂકવું. જો તમે સિસ્ટમ બિલ્ડરનો ઉપયોગ કરવા માંગતા ન હોવ તો તમારે શું કરવું જોઈએ તે સમજવામાં તમને મદદ કરવાનો ધ્યેય છે. આ વિભાગ એ પણ વર્ણવે છે કે સિસ્ટમ બિલ્ડર ટૂલ ખરેખર તમારા માટે શું જનરેટ કરે છે. આ વિભાગ વર્ણવે છે કે કેવી રીતે:

• DDR નિયંત્રક અને SERDESIF રૂપરેખાંકન રજીસ્ટર માટે રૂપરેખાંકન ડેટા ઇનપુટ કરો.
• DDR નિયંત્રકો અને SERDESIF રૂપરેખાંકન રજિસ્ટરમાં ગોઠવણી ડેટાને સ્થાનાંતરિત કરવા માટે જરૂરી ફેબ્રિક કોરોને તાત્કાલિક અને કનેક્ટ કરો.

DDR નિયંત્રક રૂપરેખાંકન
MSS DDR (MDDR) અને ફેબ્રિક DDR (FDDR) નિયંત્રકો બાહ્ય DDR મેમરી રૂપરેખાંકન આવશ્યકતાઓ (DDR મોડ, PHY પહોળાઈ, બર્સ્ટ મોડ, ECC, વગેરે) સાથે મેળ કરવા માટે ગતિશીલ રીતે (રનટાઇમ પર) ગોઠવેલા હોવા જોઈએ. MDDR/FDDR રૂપરેખાકારમાં દાખલ કરેલ ડેટા CMSIS SystemInit() ફંક્શન દ્વારા DDR નિયંત્રક રૂપરેખાંકન રજિસ્ટરમાં લખવામાં આવે છે. વિવિધ પ્રકારના રૂપરેખાંકન ડેટા દાખલ કરવા માટે રૂપરેખાકાર પાસે ત્રણ અલગ અલગ ટેબ છે:

• સામાન્ય ડેટા (DDR મોડ, ડેટા પહોળાઈ, ઘડિયાળની આવર્તન, ECC, ફેબ્રિક ઈન્ટરફેસ, ડ્રાઈવ સ્ટ્રેન્થ)
• મેમરી ઇનિશિયલાઇઝેશન ડેટા (બર્સ્ટ લેન્થ, બર્સ્ટ ઓર્ડર, ટાઇમિંગ મોડ, લેટન્સી, વગેરે)
• મેમરી ટાઇમિંગ ડેટા

તમારી બાહ્ય DDR મેમરીની વિશિષ્ટતાઓનો સંદર્ભ લો અને તમારી બાહ્ય DDR મેમરીની આવશ્યકતાઓને મેચ કરવા માટે DDR નિયંત્રકને ગોઠવો.
DDR રૂપરેખાંકન પર વિગતો માટે, નો સંદર્ભ લો SmartFusion2 MSS DDR રૂપરેખાંકન વપરાશકર્તા માર્ગદર્શિકા.
SERDESIF રૂપરેખાંકન
SERDES (આકૃતિ 3-1) ને ગોઠવવા માટે રૂપરેખાકારને ખોલવા માટે SmartDesign કેનવાસમાં SERDES બ્લોક પર બે વાર ક્લિક કરો. તમે કાં તો આ રજિસ્ટર મૂલ્યો આયાત કરી શકો છો અથવા તમારા PCIe અથવા EPCS પરિમાણો દાખલ કરવા માટે SERDES રૂપરેખાકારનો ઉપયોગ કરી શકો છો અને તમારા માટે રજિસ્ટર મૂલ્યોની આપમેળે ગણતરી કરવામાં આવે છે. વિગતો માટે, નો સંદર્ભ લો SERDES રૂપરેખાકાર વપરાશકર્તાની માર્ગદર્શિકા.આકૃતિ 3-1 • હાઇ સ્પીડ સીરીયલ ઈન્ટરફેસ રૂપરેખાકાર
FPGA ડિઝાઇન ઇનિશિયલાઇઝેશન સબ-સિસ્ટમ બનાવવી
DDR અને SERDESIF બ્લોક્સને પ્રારંભ કરવા માટે, તમારે FPGA ફેબ્રિકમાં પ્રારંભિક સબસિસ્ટમ બનાવવી આવશ્યક છે. FPGA ફેબ્રિક ઇનિશિયલાઇઝેશન સબસિસ્ટમ Cortex-M3 થી DDR અને SERDESIF રૂપરેખાંકન રજિસ્ટરમાં ડેટા ખસેડે છે, આ બ્લોક્સને કાર્યરત કરવા માટે જરૂરી રીસેટ સિક્વન્સનું સંચાલન કરે છે અને જ્યારે આ બ્લોક્સ તમારી બાકીની ડિઝાઇન સાથે વાતચીત કરવા માટે તૈયાર હોય ત્યારે સંકેત આપે છે. પ્રારંભિક સબસિસ્ટમ બનાવવા માટે, તમારે:

• MSS ની અંદર FIC_2 ને ગોઠવો
• CoreConfigP અને CoreResetP કોરોને ઇન્સ્ટન્ટ અને કન્ફિગર કરો
• ઓન-ચિપ 25/50MHz RC ઓસિલેટરને ઇન્સ્ટન્ટ કરો
• સિસ્ટમ રીસેટ (SYSRESET) મેક્રોને ત્વરિત કરો
• આ ઘટકોને દરેક પેરિફેરલના રૂપરેખાંકન ઈન્ટરફેસ, ઘડિયાળો, રીસેટ્સ અને PLL લોક પોર્ટ સાથે જોડો

MSS FIC_2 APB ગોઠવણી
MSS FIC_2 ને ગોઠવવા માટે:

1. MSS રૂપરેખાકારમાંથી FIC_2 રૂપરેખાકાર સંવાદ બોક્સ ખોલો (આકૃતિ 3-2).
2. Cortex-M3 નો ઉપયોગ કરીને પ્રારંભિક પેરિફેરલ્સ પસંદ કરો.
3. તમારી સિસ્ટમ પર આધાર રાખીને, નીચેનામાંથી એક અથવા બંને ચેકબોક્સને ચેક કરો:
   - એમએસએસ ડીડીઆર
   - ફેબ્રિક DDR અને/અથવા SERDES બ્લોક્સ
4. ઓકે ક્લિક કરો અને MSS જનરેટ કરવા માટે આગળ વધો (જ્યાં સુધી તમે MSS ને તમારી ડિઝાઇન આવશ્યકતાઓ માટે સંપૂર્ણપણે ગોઠવી ન લો ત્યાં સુધી તમે આ ક્રિયાને સ્થગિત કરી શકો છો). FIC_2 પોર્ટ્સ (FIC_2_APB_MASTER, FIC_2_APB_M_PCLK અને FIC_2_APB_M_RESET_N) હવે MSS ઇન્ટરફેસ પર ખુલ્લા છે અને CoreConfigP અને CoreResetP કોરો સાથે કનેક્ટ કરી શકાય છે.

આકૃતિ 3-2 • MSS FIC_2 કન્ફિગ્યુરેટર

CoreConfigP
CoreConfigP ને ગોઠવવા માટે:

1. તમારા સ્માર્ટડિઝાઇનમાં CoreConfigP ને ઇન્સ્ટન્ટ કરો (સામાન્ય રીતે જ્યાં MSS ઇન્સ્ટન્ટ કરવામાં આવે છે).
   આ કોર લિબેરો કેટલોગ (પેરિફેરલ્સ હેઠળ) માં મળી શકે છે.
2. રૂપરેખાકાર ખોલવા માટે કોર પર ડબલ-ક્લિક કરો.
3. કયા પેરિફેરલ્સને પ્રારંભ કરવાની જરૂર છે તે સ્પષ્ટ કરવા માટે કોરને ગોઠવો (આકૃતિ 3-3)

આકૃતિ 3-3 • CoreConfigP ડાયલોગ બોક્સ

CoreResetP
CoreResetP ને ગોઠવવા માટે:

1. CoreResetP ને તમારા સ્માર્ટડિઝાઇનમાં ઇન્સ્ટન્ટિએટ કરો (સામાન્ય રીતે જ્યાં MSS ઇન્સ્ટન્ટ કરવામાં આવે છે).
   આ કોર પેરિફેરલ્સ હેઠળ લિબેરો કેટલોગમાં મળી શકે છે.
2. રૂપરેખાકાર (આકૃતિ 3-4) ખોલવા માટે સ્માર્ટડિઝાઇન કેનવાસની અંદરના કોર પર બે વાર ક્લિક કરો.
3. કોરને આના પર ગોઠવો:
   - બાહ્ય રીસેટ વર્તન સ્પષ્ટ કરો (EXT_RESET_OUT ભારપૂર્વક). ચાર વિકલ્પોમાંથી એક પસંદ કરો:
   o EXT_RESET_OUT ક્યારેય ભારપૂર્વક જણાવવામાં આવતું નથી
   o જો પાવર અપ રીસેટ (POWER_ON_RESET_N) ભારપૂર્વક કરવામાં આવે તો EXT_RESET_OUT ભારપૂર્વક જણાવવામાં આવે છે
   o EXT_RESET_OUT જો FAB_RESET_N ભારપૂર્વક જણાવવામાં આવે તો
   o EXT_RESET_OUT જો પાવર અપ રીસેટ (POWER_ON_RESET_N) અથવા FAB_RESET_N ભારપૂર્વક કરવામાં આવે તો EXT_RESET_OUT નું સમર્થન કરવામાં આવે છે
   - ઉપકરણ વોલ્યુમ સ્પષ્ટ કરોtagઇ. પસંદ કરેલ મૂલ્ય વોલ્યુમ સાથે મેળ ખાતું હોવું જોઈએtage તમે Libero પ્રોજેક્ટ સેટિંગ્સ સંવાદ બોક્સમાં પસંદ કર્યું છે.
   - તમે તમારી ડિઝાઇનમાં કયા પેરિફેરલ્સનો ઉપયોગ કરી રહ્યાં છો તે દર્શાવવા માટે યોગ્ય ચેકબોક્સ ચેક કરો.
   - બાહ્ય DDR મેમરી સેટિંગ સમયનો ઉલ્લેખ કરો. તમારી એપ્લિકેશન (MDDR અને FDDR) માં વપરાતી તમામ DDR યાદગીરીઓ માટે આ મહત્તમ મૂલ્ય છે. આ પરિમાણને ગોઠવવા માટે બાહ્ય DDR મેમરી વિક્રેતા ડેટાશીટનો સંદર્ભ લો. 200us એ 2MHz પર ચાલતી DDR3 અને DDR200 મેમરી માટે સારી ડિફોલ્ટ મૂલ્ય છે. સિલિકોન પર વર્કિંગ સિમ્યુલેશન અને વર્કિંગ સિસ્ટમની બાંયધરી આપવા માટે આ એક ખૂબ જ મહત્વપૂર્ણ પરિમાણ છે. પતાવટ સમય માટે અયોગ્ય મૂલ્ય સિમ્યુલેશન ભૂલોમાં પરિણમી શકે છે. આ પરિમાણને ગોઠવવા માટે DDR મેમરી વેન્ડર ડેટાશીટનો સંદર્ભ લો.
   - તમારી ડિઝાઇનમાં દરેક SERDES બ્લોક માટે, યોગ્ય બોક્સ ચેક કરો કે શું તે સૂચવવા માટે:
   o PCIe નો ઉપયોગ થાય છે
   o PCIe હોટ રીસેટ માટે આધાર જરૂરી છે
   o PCIe L2/P2 માટે આધાર જરૂરી છે

નોંધ: જો તમે 090 die(M2S090) નો ઉપયોગ કરી રહ્યાં છો અને તમારી ડિઝાઇન SERDESIF નો ઉપયોગ કરે છે, તો તમારે નીચેનામાંથી કોઈપણ ચેકબોક્સને ચેક કરવાની જરૂર નથી: 'PCIe માટે વપરાયેલ', 'PCIe HotReset સપોર્ટ શામેલ કરો' અને 'PCIe L2/P2 સપોર્ટ શામેલ કરો'. જો તમે કોઈપણ બિન-090 ઉપકરણનો ઉપયોગ કરી રહ્યાં છો અને એક અથવા વધુ SERDESIF બ્લોક્સનો ઉપયોગ કરી રહ્યાં છો, તો તમારે યોગ્ય SERDESIF વિભાગ હેઠળ તમામ ચાર ચેકબોક્સને ચેક કરવા પડશે.
નોંધ: આ રૂપરેખાકારમાં તમારા માટે ઉપલબ્ધ વિકલ્પોની વિગતો માટે, CoreResetP હેન્ડબુકનો સંદર્ભ લો.

આકૃતિ 3-4 • CoreResetPCconfigurator

25/50MHz ઓસિલેટર ઇન્સ્ટન્ટેશન
CoreConfigP અને CoreResetP ને ઓન-ચિપ 25/50MHz RC ઓસીલેટર દ્વારા ઘડિયાળ કરવામાં આવે છે. તમારે 25/50MHz ઓસિલેટરને ઇન્સ્ટન્ટ કરીને આ કોરો સાથે કનેક્ટ કરવું આવશ્યક છે.

1. તમારા સ્માર્ટડિઝાઇનમાં ચિપ ઓસિલેટર કોરને ઇન્સ્ટન્ટ કરો (સામાન્ય રીતે જ્યાં MSS ઇન્સ્ટન્ટ કરવામાં આવે છે). આ કોર ક્લોક એન્ડ મેનેજમેન્ટ હેઠળ લિબેરો કેટલોગમાં મળી શકે છે.
2. આ કોરને રૂપરેખાંકિત કરો જેથી RC ઓસિલેટર FPGA ફેબ્રિકને ચલાવે, આકૃતિ 3-5 માં બતાવ્યા પ્રમાણે.

આકૃતિ 3-5 • ચિપ ઓસિલેટર કન્ફિગ્યુરેટર

સિસ્ટમ રીસેટ (SYSRESET) ઇન્સ્ટન્ટિયેશન
SYSRESET મેક્રો તમારી ડિઝાઇન માટે ઉપકરણ સ્તર રીસેટ કાર્યક્ષમતા પ્રદાન કરે છે. POWER_ON_RESET_N આઉટપુટ સિગ્નલ જ્યારે પણ ચિપને પાવર અપ કરવામાં આવે છે અથવા બાહ્ય પિન DEVRST_N એસેર્ટ/ડિ-એસર્ટ કરવામાં આવે છે (આકૃતિ 3-6).
SYSRESET મેક્રોને તમારી સ્માર્ટડિઝાઇનમાં ઇન્સ્ટન્ટ કરો (સામાન્ય રીતે જ્યાં MSS ઇન્સ્ટન્ટ કરવામાં આવે છે). આ મેક્રો મેક્રો લાઇબ્રેરી હેઠળ લિબેરો કેટલોગમાં મળી શકે છે. આ મેક્રોનું કોઈ રૂપરેખાંકન જરૂરી નથી.

આકૃતિ 3-6 • SYSRESET મેક્રો

એકંદરે કનેક્ટિવિટી
તમે તમારી ડિઝાઇનમાં MSS, FDDR, SERDESIF, OSC, SYSRESET, CoreConfigP અને CoreResetP કોરોને ઇન્સ્ટન્ટ અને કન્ફિગર કર્યા પછી, તમારે પેરિફેરલ ઇનિશિયલાઇઝેશન સબસિસ્ટમ બનાવવા માટે તેમને કનેક્ટ કરવાની જરૂર છે. આ દસ્તાવેજમાં કનેક્ટિવિટી વર્ણનને સરળ બનાવવા માટે, તે CoreConfigP અને CoreResetP સંબંધિત જોડાણો સાથે સંકળાયેલ APB3 સુસંગત રૂપરેખાંકન ડેટા પાથ કનેક્ટિવિટીમાં વિભાજિત છે.
રૂપરેખાંકન ડેટા પાથ કનેક્ટિવિટી
આકૃતિ 3-7 બતાવે છે કે CoreConfigP ને MSS FIC_2 સિગ્નલો અને પેરિફેરલ્સના APB3 સુસંગત રૂપરેખાંકન ઇન્ટરફેસ સાથે કેવી રીતે કનેક્ટ કરવું.
કોષ્ટક 3-1 • રૂપરેખાંકન ડેટા પાથ પોર્ટ/BIF જોડાણો

થી પોર્ટ/બસ ઈન્ટરફેસ (BIF)/ ઘટક	TO પોર્ટ/બસ ઈન્ટરફેસ (BIF)/કમ્પોનન્ટ
APB S પ્રીસેટ N/ CoreConfigP	APB S પ્રીસેટ N/ SDIF<0/1/2/3>	એપીબી એસ પ્રીસેટ એન/ FDDR	MDDR APB S PRESE TN/MSS
APB S PCLK/ CoreConfigP	APB S PCLK/SDIF	APB S PCLK/FDDR	MDDR APB S POLK/ MSS
MDDR APBmslave/ CoreConfig			MDDR APB સ્લેવ (BIF)/MSS
SDIF<0/1/2/ 3> APBmslave/રૂપરેખા	APB સ્લેવ (BIF)/ SDIF<0/1/2/3>
FDDR APBmslave		APB સ્લેવ (BIF)/ FDDR
FIC 2 APBmmaster/ CoreConfigP			FIC 2 APB માસ્ટર/ MSS

આકૃતિ 3-7 • FIC_2 APB3 સબ-સિસ્ટમ કનેક્ટિવિટી

ઘડિયાળો અને રીસેટ કનેક્ટિવિટી
આકૃતિ 3-8 બતાવે છે કે CoreResetP ને બાહ્ય રીસેટ સ્ત્રોતો અને પેરિફેરલ્સના કોર રીસેટ સિગ્નલો સાથે કેવી રીતે કનેક્ટ કરવું. તે CoreResetP ને પેરિફેરલ્સના ક્લોક સિંક્રોનાઇઝેશન સ્ટેટસ સિગ્નલો (PLL લોક સિગ્નલો) સાથે કેવી રીતે કનેક્ટ કરવું તે પણ દર્શાવે છે. વધુમાં, તે બતાવે છે કે CoreConfigP અને CoreResetP કેવી રીતે જોડાયેલા છે.

આકૃતિ 3-8 • કોર SF2 રીસેટ સબ-સિસ્ટમ કનેક્ટિવિટી

ફર્મવેર એપ્લિકેશન બનાવવી અને કમ્પાઇલ કરવી

જ્યારે તમે LiberoSoC (ડિઝાઇન ફ્લો વિન્ડો> નિકાસ ફર્મવેર> નિકાસ ફર્મવેર) માંથી ફર્મવેરની નિકાસ કરો છો, ત્યારે Libero નીચેના જનરેટ કરે છે fileમાં s /firmware/drivers_config/sys_config ફોલ્ડર:

• sys_config.c - પેરિફેરલ રજિસ્ટર્સ માટે મૂલ્યો ધરાવતા ડેટા સ્ટ્રક્ચર્સ ધરાવે છે.
• sys_config.h - #define સ્ટેટમેન્ટ્સ ધરાવે છે જે સ્પષ્ટ કરે છે કે ડિઝાઇનમાં કયા પેરિફેરલ્સનો ઉપયોગ થાય છે અને તેને પ્રારંભ કરવાની જરૂર છે.
• sys_config_mddr_define.h - રજીસ્ટર રૂપરેખાંકન સંવાદ બોક્સમાં દાખલ કરેલ MDDR નિયંત્રક રૂપરેખાંકન ડેટા સમાવે છે.
• sys_config_fddr_define.h - રજીસ્ટર રૂપરેખાંકન સંવાદ બોક્સમાં દાખલ કરેલ FDDR નિયંત્રક રૂપરેખાંકન ડેટા સમાવે છે.
• sys_config_mss_clocks.h - આ file MSS CCC રૂપરેખાકારમાં વ્યાખ્યાયિત મુજબ MSS ઘડિયાળની આવર્તન સમાવે છે. આ ફ્રીક્વન્સીઝનો ઉપયોગ CMSIS કોડ દ્વારા ઘણા MSS ડ્રાઇવરોને ઘડિયાળની સાચી માહિતી પૂરી પાડવા માટે કરવામાં આવે છે કે જેની પાસે તેમની પેરિફેરલ ક્લોક (PCLK) ફ્રીક્વન્સીની ઍક્સેસ હોવી આવશ્યક છે (દા.ત., MSS UART બૉડ રેટ ડિવિઝર્સ બૉડ રેટ અને PCLK આવર્તનનું કાર્ય છે. ).
• sys_config_SERDESIF_ .સી - SERDESIF_ સમાવે છે SERDESIF_ દરમિયાન પ્રદાન કરેલ રજીસ્ટર રૂપરેખાંકન ડેટા ડિઝાઇન બનાવટમાં બ્લોક રૂપરેખાંકન.
• sys_config_SERDESIF_ .હ – #define સ્ટેટમેન્ટ્સ ધરાવે છે જે રજીસ્ટર રૂપરેખાંકન જોડીની સંખ્યા અને PMA_READY (ફક્ત PCIe મોડમાં) માટે મતદાન કરવાની જરૂર હોય તે લેન નંબરનો ઉલ્લેખ કરે છે.

આ fileCMSIS કોડને યોગ્ય રીતે કમ્પાઇલ કરવા અને તમારી વર્તમાન ડિઝાઇનને લગતી માહિતી સમાવી લેવા માટે જરૂરી છે, જેમાં પેરિફેરલ કન્ફિગરેશન ડેટા અને MSS માટેની ઘડિયાળ ગોઠવણી માહિતીનો સમાવેશ થાય છે.
આમાં ફેરફાર કરશો નહીં files જાતે; જ્યારે પણ સંબંધિત પેરિફેરલ્સ ધરાવતા SmartDesign ઘટકો જનરેટ થાય છે ત્યારે તે સંબંધિત ઘટક/પેરિફેરલ ડિરેક્ટરીઓમાં બનાવવામાં આવે છે. જો કોઈપણ પેરિફેરલ્સના રૂપરેખાંકન ડેટામાં કોઈપણ ફેરફારો કરવામાં આવે છે, તો તમારે ફર્મવેર પ્રોજેક્ટ્સને ફરીથી નિકાસ કરવાની જરૂર છે જેથી અપડેટ કરેલ ફર્મવેર files (ઉપરની સૂચિ જુઓ) ને નિકાસ કરવામાં આવે છે / firmware/drivers_config/sys_config ફોલ્ડર.
જ્યારે તમે ફર્મવેરની નિકાસ કરો છો, ત્યારે Libero SoC ફર્મવેર પ્રોજેક્ટ્સ બનાવે છે: એક લાઇબ્રેરી જ્યાં તમારી ડિઝાઇન ગોઠવણી files અને ડ્રાઇવરોનું સંકલન કરવામાં આવે છે.
જો તમે બનાવો પ્રોજેક્ટ તપાસો ચેકબોક્સ જ્યારે તમે ફર્મવેરની નિકાસ કરો છો, ત્યારે એપ્લિકેશન પ્રોજેક્ટને પકડી રાખવા માટે સોફ્ટવેર SoftConsole/IAR/Keil પ્રોજેક્ટ બનાવવામાં આવે છે જ્યાં તમે main.c અને વપરાશકર્તા C/H ને સંપાદિત કરી શકો છો. files CMSIS કોડને યોગ્ય રીતે કમ્પાઇલ કરવા માટે SoftConSole/IAR/Keil પ્રોજેક્ટ ખોલો અને તમારી હાર્ડવેર ડિઝાઇનને મેચ કરવા માટે તમારી ફર્મવેર એપ્લિકેશનને યોગ્ય રીતે રૂપરેખાંકિત કરો.

BFM Files ડિઝાઇનનું અનુકરણ કરવા માટે વપરાય છે

જ્યારે તમે તમારી ડિઝાઇન સાથે સંકળાયેલ પેરિફેરલ્સ ધરાવતા સ્માર્ટડિઝાઇન ઘટકો જનરેટ કરો છો, ત્યારે સિમ્યુલેશન fileસંબંધિત પેરિફેરલ્સને અનુરૂપ s માં પેદા થાય છે /સિમ્યુલેશન ડિરેક્ટરી:

• test.bfm - ટોપ-લેવલ BFM file જે SmartFusion2 MSS Cortex-M3 પ્રોસેસરનો ઉપયોગ કરતા કોઈપણ સિમ્યુલેશન દરમિયાન પ્રથમ વખત એક્ઝિક્યુટ કરવામાં આવે છે. તે peripheral_init.bfm અને user.bfm, તે ક્રમમાં ચલાવે છે.
• MDDR_init.bfm - જો તમારી ડિઝાઇન MDDR નો ઉપયોગ કરે છે, તો Libero આ જનરેટ કરે છે file; તે BFM રાઈટ કમાન્ડ ધરાવે છે જે તમે દાખલ કરેલ MSS DDR રૂપરેખાંકન રજીસ્ટર ડેટાનું અનુકરણ કરે છે (એડિટ રજીસ્ટર ડાયલોગબોક્સનો ઉપયોગ કરીને અથવા MSS_MDDR GUI માં) MSS DDR કંટ્રોલર રજિસ્ટરમાં.
• FDDR_init.bfm - જો તમારી ડિઝાઇન FDDR નો ઉપયોગ કરે છે, તો Libero આ જનરેટ કરે છે file; તે BFM રાઈટ કમાન્ડ ધરાવે છે જે ફેબ્રિક ડીડીઆર કંટ્રોલર રજિસ્ટરમાં તમે દાખલ કરેલ ફેબ્રિક ડીડીઆર રૂપરેખાંકન રજીસ્ટર ડેટા (એડિટ રજીસ્ટર ડાયલોગબોક્સ અથવા FDDR GUI નો ઉપયોગ કરીને) લખવાનું અનુકરણ કરે છે.
• SERDESIF_ _init.bfm - જો તમારી ડિઝાઇન એક અથવા વધુ SERDESIF બ્લોકનો ઉપયોગ કરે છે, તો Libero આ જનરેટ કરે છે file દરેક SERDESIF_ માટે વપરાયેલ બ્લોક્સ; તેમાં BFM લખવાના આદેશો છે જે તમે દાખલ કરેલ SERDESIF રૂપરેખાંકન રજીસ્ટર ડેટાના લખાણનું અનુકરણ કરે છે (રજીસ્ટર સંપાદિત કરો સંવાદ બોક્સનો ઉપયોગ કરીને અથવા SERDESIF_ માં GUI) SERDESIF_ માં રજીસ્ટર. જો SERDESIF બ્લોક PCIe તરીકે ગોઠવેલ હોય, તો આ file કેટલાક # વ્યાખ્યાયિત નિવેદનો પણ છે જે સંપૂર્ણ ક્રમમાં 2 રજિસ્ટર રૂપરેખાંકન તબક્કાઓના અમલને નિયંત્રિત કરે છે.
• user.bfm - વપરાશકર્તા આદેશો સમાવે છે. આ આદેશો peripheral_init.bfm પૂર્ણ થયા પછી ચલાવવામાં આવે છે. આમાં ફેરફાર કરો file તમારા BFM આદેશો દાખલ કરવા માટે.
• SERDESIF_ _user.bfm - વપરાશકર્તા આદેશો સમાવે છે. આમાં ફેરફાર કરો file તમારા BFM આદેશો દાખલ કરવા માટે. જો તમે SERDESIF_ ને ગોઠવેલ હોય તો આનો ઉપયોગ કરો BFM PCIe સિમ્યુલેશન મોડમાં અને AXI/AHBLite માસ્ટર તરીકે બ્લોક કરો. જો તમે SERDESIF_ ને ગોઠવ્યું હોય RTL સિમ્યુલેશન મોડમાં બ્લોક કરો, તમારે આની જરૂર પડશે નહીં file.

જ્યારે તમે દર વખતે સિમ્યુલેશનનો ઉપયોગ કરો છો, ત્યારે નીચેના બે સિમ્યુલેશન files ને ફરીથી બનાવવામાં આવે છે અપડેટ કરેલી સામગ્રી સાથે /સિમ્યુલેશન ડિરેક્ટરી:

• subsystem.bfm – તમારી ડિઝાઇનમાં વપરાતા દરેક પેરિફેરલ માટે #define સ્ટેટમેન્ટ સમાવે છે, જે દરેક પેરિફેરલને અનુરૂપ ચલાવવા માટે peripheral_init.bfm ના ચોક્કસ વિભાગનો ઉલ્લેખ કરે છે.
• operipheral_init.bfm - BFM પ્રક્રિયા સમાવે છે જે CMSIS:: SystemInit() ફંક્શનનું અનુકરણ કરે છે જે તમે મુખ્ય() પ્રક્રિયા દાખલ કરો તે પહેલાં Cortex-M3 પર ચાલે છે. તે ડિઝાઇનમાં ઉપયોગમાં લેવાતા કોઈપણ પેરિફેરલ માટેના રૂપરેખાંકન ડેટાને યોગ્ય પેરિફેરલ રૂપરેખાંકન રજિસ્ટરમાં કૉપિ કરે છે અને પછી તમે આ પેરિફેરલ્સનો ઉપયોગ કરી શકો છો તે ભારપૂર્વક જણાવતા પહેલા તમામ પેરિફેરલ્સ તૈયાર થવાની રાહ જુએ છે. તે MDDR_init.bfm અને FDDR_init.bfm ચલાવે છે.

આ જનરેટનો ઉપયોગ કરીને files, તમારી ડિઝાઇનમાંના DDR નિયંત્રકો આપમેળે ગોઠવેલ છે, SmartFusion2 ઉપકરણ પર શું થશે તેનું અનુકરણ કરીને. તમે user.bfm માં ફેરફાર કરી શકો છો file તમારી ડિઝાઇનનું અનુકરણ કરવા માટે જરૂરી કોઈપણ આદેશો ઉમેરવા માટે (Cortex-M3 માસ્ટર છે). આ આદેશો પેરિફેરલ શરૂ થયા પછી ચલાવવામાં આવે છે. test.bfm, subsystem.bfm, peripheral_init.bfm, MDDR_init.bfm, FDDR_init.bfm સંપાદિત કરશો નહીં files અને SERDESIF_ _init.bfm files.

ઉત્પાદન આધાર

માઇક્રોસેમી એસઓસી પ્રોડક્ટ્સ ગ્રૂપ તેના ઉત્પાદનોને ગ્રાહક સેવા, ગ્રાહક ટેકનિકલ સપોર્ટ સેન્ટર, સહિત વિવિધ સપોર્ટ સેવાઓ સાથે સમર્થન આપે છે. webસાઇટ, ઇલેક્ટ્રોનિક મેઇલ અને વિશ્વવ્યાપી વેચાણ કચેરીઓ.
આ પરિશિષ્ટમાં Microsemi SoC પ્રોડક્ટ્સ ગ્રુપનો સંપર્ક કરવા અને આ સપોર્ટ સેવાઓનો ઉપયોગ કરવા વિશેની માહિતી છે.
ગ્રાહક સેવા
બિન-તકનીકી ઉત્પાદન સપોર્ટ માટે ગ્રાહક સેવાનો સંપર્ક કરો, જેમ કે ઉત્પાદન કિંમત, ઉત્પાદન અપગ્રેડ, અપડેટ માહિતી, ઓર્ડર સ્થિતિ અને અધિકૃતતા.
ઉત્તર અમેરિકાથી, કૉલ કરો 800.262.1060
બાકીના વિશ્વમાંથી, કૉલ કરો 650.318.4460
ફેક્સ, વિશ્વમાં ગમે ત્યાંથી, 408.643.6913
ગ્રાહક ટેકનિકલ સપોર્ટ સેન્ટર
Microsemi SoC પ્રોડક્ટ્સ ગ્રુપ તેના ગ્રાહક ટેકનિકલ સપોર્ટ સેન્ટરને ઉચ્ચ કુશળ ઇજનેરો સાથે કામ કરે છે જેઓ તમારા હાર્ડવેર, સોફ્ટવેર અને માઇક્રોસેમી SoC પ્રોડક્ટ્સ વિશેના ડિઝાઇન પ્રશ્નોના જવાબ આપવામાં મદદ કરી શકે છે. ગ્રાહક ટેકનિકલ સપોર્ટ સેન્ટર એપ્લીકેશન નોટ્સ, સામાન્ય ડિઝાઇન ચક્ર પ્રશ્નોના જવાબો, જાણીતા મુદ્દાઓના દસ્તાવેજીકરણ અને વિવિધ FAQs બનાવવામાં ઘણો સમય વિતાવે છે. તેથી, તમે અમારો સંપર્ક કરો તે પહેલાં, કૃપા કરીને અમારા ઑનલાઇન સંસાધનોની મુલાકાત લો. સંભવ છે કે અમે તમારા પ્રશ્નોના જવાબ આપી દીધા છે.
ટેકનિકલ સપોર્ટ
ગ્રાહક સપોર્ટની મુલાકાત લો webસાઇટ (www.microsemi.com/soc/support/search/default.aspxવધુ માહિતી અને સમર્થન માટે. શોધી શકાય તેવા પર ઘણા જવાબો ઉપલબ્ધ છે web સંસાધનમાં આકૃતિઓ, ચિત્રો અને અન્ય સંસાધનોની લિંક્સનો સમાવેશ થાય છે webસાઇટ
Webસાઇટ
તમે SoC હોમ પેજ પર વિવિધ તકનીકી અને બિન-તકનીકી માહિતી બ્રાઉઝ કરી શકો છો www.microsemi.com/soc.
ગ્રાહક ટેકનિકલ સપોર્ટ સેન્ટરનો સંપર્ક કરવો
ઉચ્ચ કુશળ ઇજનેરો ટેકનિકલ સપોર્ટ સેન્ટરનો સ્ટાફ છે. ટેકનિકલ સપોર્ટ સેન્ટરનો ઈમેલ દ્વારા અથવા માઇક્રોસેમી SoC પ્રોડક્ટ્સ ગ્રુપ દ્વારા સંપર્ક કરી શકાય છે webસાઇટ
ઈમેલ
તમે તમારા ટેકનિકલ પ્રશ્નોને અમારા ઈમેલ એડ્રેસ પર મોકલી શકો છો અને ઈમેલ, ફેક્સ અથવા ફોન દ્વારા જવાબો મેળવી શકો છો. ઉપરાંત, જો તમને ડિઝાઇનની સમસ્યા હોય, તો તમે તમારી ડિઝાઇનને ઇમેઇલ કરી શકો છો files સહાય મેળવવા માટે.
અમે દિવસભર ઈમેલ એકાઉન્ટનું સતત નિરીક્ષણ કરીએ છીએ. અમને તમારી વિનંતી મોકલતી વખતે, કૃપા કરીને તમારી વિનંતીની કાર્યક્ષમ પ્રક્રિયા માટે તમારું પૂરું નામ, કંપનીનું નામ અને તમારી સંપર્ક માહિતી શામેલ કરવાની ખાતરી કરો.
ટેક્નિકલ સપોર્ટ ઈમેલ એડ્રેસ છે soc_tech@microsemi.com.
મારા કેસો
Microsemi SoC પ્રોડક્ટ્સ ગ્રૂપના ગ્રાહકો આ પર જઈને ટેકનિકલ કેસો ઓનલાઈન સબમિટ અને ટ્રેક કરી શકે છે મારા કેસો.
યુ.એસ.ની બહાર
યુ.એસ.ના સમય ઝોનની બહાર સહાયની જરૂર હોય તેવા ગ્રાહકો કાં તો ઇમેઇલ દ્વારા તકનીકી સપોર્ટનો સંપર્ક કરી શકે છે (soc_tech@microsemi.com) અથવા સ્થાનિક વેચાણ કચેરીનો સંપર્ક કરો. સેલ્સ ઑફિસ સૂચિઓ પર મળી શકે છે www.microsemi.com/soc/company/contact/default.aspx.
ITAR ટેકનિકલ સપોર્ટ
ઇન્ટરનેશનલ ટ્રાફિક ઇન આર્મ્સ રેગ્યુલેશન્સ (ITAR) દ્વારા નિયંત્રિત આરએચ અને આરટી એફપીજીએ પર તકનીકી સપોર્ટ માટે, આના દ્વારા અમારો સંપર્ક કરો soc_tech_itar@microsemi.com. વૈકલ્પિક રીતે, મારા કેસમાં, ITAR ડ્રોપ-ડાઉન સૂચિમાં હા પસંદ કરો. ITAR-નિયંત્રિત માઇક્રોસેમી FPGA ની સંપૂર્ણ સૂચિ માટે, ITAR ની મુલાકાત લો web પૃષ્ઠ
માઇક્રોસેમી કોર્પોરેશન (NASDAQ: MSCC) આ માટે સેમિકન્ડક્ટર સોલ્યુશન્સનો વ્યાપક પોર્ટફોલિયો ઓફર કરે છે: એરોસ્પેસ, સંરક્ષણ અને સુરક્ષા; એન્ટરપ્રાઇઝ અને સંચાર; અને ઔદ્યોગિક અને વૈકલ્પિક ઊર્જા બજારો. પ્રોડક્ટ્સમાં ઉચ્ચ-પ્રદર્શન, ઉચ્ચ-વિશ્વસનીયતા એનાલોગ અને RF ઉપકરણો, મિશ્ર સિગ્નલ અને RF સંકલિત સર્કિટ, કસ્ટમાઇઝ કરી શકાય તેવા SoCs, FPGAs અને સંપૂર્ણ સબસિસ્ટમનો સમાવેશ થાય છે. માઇક્રોસેમીનું મુખ્ય મથક એલિસો વિએજો, કેલિફમાં છે. અહીં વધુ જાણો www.microsemi.com.
© 2014 માઇક્રોસેમી કોર્પોરેશન. બધા હકો અમારી પાસે રાખેલા છે. માઇક્રોસેમી અને માઇક્રોસેમી લોગો માઇક્રોસેમી કોર્પોરેશનના ટ્રેડમાર્ક છે. અન્ય તમામ ટ્રેડમાર્ક્સ અને સર્વિસ માર્કસ તેમના સંબંધિત માલિકોની મિલકત છે.

5-02-00384-1/08.14માઇક્રોસેમી કોર્પોરેટ હેડક્વાર્ટર
One Enterprise, Aliso Viejo CA 92656 USA
યુએસએની અંદર: +1 949-380-6100
વેચાણ: +1 949-380-6136
ફેક્સ: +1 949-215-4996

દસ્તાવેજો / સંસાધનો

માઇક્રોસેમી સ્માર્ટફ્યુઝન2 ડીડીઆર કંટ્રોલર અને સીરીયલ હાઇ સ્પીડ કંટ્રોલર [પીડીએફ] વપરાશકર્તા માર્ગદર્શિકા સ્માર્ટફ્યુઝન2 ડીડીઆર કંટ્રોલર અને સીરીયલ હાઇ સ્પીડ કંટ્રોલર, સ્માર્ટફ્યુઝન2 ડીડીઆર, કંટ્રોલર અને સીરીયલ હાઇ સ્પીડ કંટ્રોલર, હાઇ સ્પીડ કંટ્રોલર

સંદર્ભો

• વપરાશકર્તા માર્ગદર્શિકા