SmartFusion2
דדר קאָנטראָללער און סיריאַל הויך ספּיד קאָנטראָללער
יניטיאַליזאַטיאָן מעטאַדאַלאַדזשי
באַניצער גייד

הקדמה

ווען איר שאַפֿן אַ פּלאַן מיט אַ SmartFusion2 מיטל, אויב איר נוצן איינער פון די צוויי DDR קאַנטראָולערז (FDDR אָדער MDDR) אָדער קיין פון די סיריאַל היגה ספּיד קאַנטראָולער (SERDESIF) בלאַקס, איר מוזן ינישאַלייז די קאַנפיגיעריישאַן רעדזשיסטערז פון די בלאַקס אין די לויפן צייט פריער זיי קענען זיין געוויינט. פֿאַר עקסampפֿאַר די DDR קאָנטראָללער, איר מוזן שטעלן די DDR מאָדע (DDR3/DDR2/LPDDR), PHY ברייט, פּלאַצן מאָדע און ECC.
סימילאַרלי, פֿאַר די SERDESIF בלאָק געניצט ווי אַ PCIe ענדפּוינט, איר מוזן שטעלן די PCIE BAR צו AXI (אָדער AHB) פֿענצטער.
דער דאָקומענט באשרייבט די סטעפּס נייטיק צו שאַפֿן אַ Libero פּלאַן וואָס אויטאָמאַטיש ינישאַלייזיז די DDR קאָנטראָללער און SERDESIF בלאַקס ביי מאַכט אַרויף. עס אויך באשרייבט ווי צו דזשענערייט די פירמוואַרע קאָד פֿון Libero SOC וואָס איז געניצט אין די עמבעדיד פּלאַן לויפן.
א דיטיילד באַשרייַבונג פון די טעאָריע פון ​​אַפּעריישאַנז איז צוגעשטעלט ערשטער.
דער ווייַטער אָפּטיילונג באשרייבט ווי צו שאַפֿן אַזאַ אַ פּלאַן מיט די Libero SoC סיסטעם בילדער, אַ שטאַרק פּלאַן געצייַג וואָס, צווישן אנדערע פֿעיִקייטן, קריייץ די 'יניטיאַליזאַטיאָן' לייזונג פֿאַר איר אויב איר נוצן DDR אָדער SERDESIF בלאַקס אין דיין פּלאַן.
דער ווייַטער אָפּטיילונג באשרייבט ווי צו שטעלן אַ גאַנץ 'יניטיאַליזיישאַן' לייזונג צוזאַמען אָן ניצן די SmartFusion2 סיסטעם בילדער. דאָס העלפּס דערקלערן וואָס איר דאַרפֿן צו טאָן אויב איר טאָן נישט וועלן צו נוצן די סיסטעם בילדער, און אויך דיסקרייבז וואָס די סיסטעם בילדער אַקשלי דזשענערייץ פֿאַר איר. דער אָפּטיילונג אַדרעסז:

• די שאַפונג פון די קאַנפיגיעריישאַן דאַטן פֿאַר DDR קאָנטראָללער און SERDESIF קאַנפיגיעריישאַן רעדזשיסטערז
• די שאַפונג פון די FPGA לאָגיק פארלאנגט צו אַריבערפירן די קאַנפיגיעריישאַן דאַטן צו די פאַרשידענע ASIC קאַנפיגיעריישאַן רעדזשיסטערז

צום סוף מיר באַשרייַבן די דזשענערייטאַד fileשייַכות צו:

• די שאַפונג פון פירמוואַרע 'יניטיאַליזאַטיאָן' לייזונג.
• די סימיאַליישאַן פון די פּלאַן פֿאַר די DDR 'ינסיטיאַליזאַטיאָן' לייזונג.

פֿאַר דעטאַילס וועגן די DDR קאָנטראָללער און SERDESIF קאַנפיגיעריישאַן רעדזשיסטערז, אָפּשיקן צו די Microsemi SmartFusion2 הויך ספּיד סיריאַל און דדר ינטערפייסיז באַניצער גייד.

טעאָריע פון ​​אָפּעראַציע

די פּעריפעראַל יניטיאַליזאַטיאָן לייזונג ניצט די פאלגענדע הויפּט קאַמפּאָונאַנץ:

• די CMSIS SystemInit () פֿונקציע, וואָס לויפט אויף די Cortex-M3 און אָרקעסטרייץ די יניטיאַליזאַטיאָן פּראָצעס.
• די CoreConfigP ווייך IP האַרץ, וואָס יניטיאַלייזיז די קאַנפיגיעריישאַן רעגיסטערס פון פּעריפעראַלס.
• די CoreResetP ווייך IP האַרץ, וואָס מאַנידזשיז די באַשטעטיק סיקוואַנס פון די MSS, DDR קאַנטראָולערז און SERDESIF בלאַקס.

דער פּעריפעראַל יניטיאַליזאַטיאָן פּראָצעס אַרבעט ווי גייט:

1. נאָך באַשטעטיק, די Cortex-M3 לויפט די CMSIS SystemInit () פֿונקציע. די פֿונקציע איז אויטאָמאַטיש עקסאַקיוטאַד איידער די הויפּט () פונקציע פון ​​די אַפּלאַקיישאַן איז עקסאַקיוטאַד.
   דער רעזולטאַט סיגנאַל פון CoreResetP MSS_HPMS_READY איז באַשטימט אין די אָנהייב פון די יניטיאַליזאַטיאָן פּראָצעס, וואָס ינדיקייץ אַז די MSS און אַלע פּעריפעראַלס (אַחוץ MDDR) זענען גרייט פֿאַר קאָמוניקאַציע.
2. די SystemInit () פֿונקציע שרייבט קאַנפיגיעריישאַן דאַטן צו די DDR קאַנטראָולערז און SERDESIF קאַנפיגיעריישאַן רעדזשיסטערז דורך די MSS FIC_2 APB3 ויטאָבוס. דער צובינד איז קאָננעקטעד צו די ווייך CoreConfigP האַרץ ינסטאַנטייטיד אין די FPGA שטאָף.
3. נאָך אַלע די רעדזשיסטערז זענען קאַנפיגיערד, די SystemInit () פֿונקציע שרייבט צו די CoreConfigP קאָנטראָל רעדזשיסטערז צו אָנווייַזן די קאַמפּלישאַן פון די רעגיסטרירן קאַנפיגיעריישאַן פאַסע; די קאָרעקאָנפיגפּ רעזולטאַט סיגנאַלז CONFIG1_DONE און CONIG2_DONE זענען דאַן באשטעטיקט.
   עס זענען צוויי פייזאַז פון רעגיסטרירן קאַנפיגיעריישאַן (CONFIG1 און CONFIG2) דיפּענדינג אויף די פּעריפעראַלס געניצט אין דעם פּלאַן.
4. אויב איינער אָדער ביידע פון ​​​​MDDR / FDDR זענען געניצט, און קיינער פון די SERDESIF בלאַקס זענען געניצט אין דעם פּלאַן, עס איז בלויז איין רעגיסטרירן קאַנפיגיעריישאַן פאַסע. ביידע די קאָרעקאָנפיגפּ רעזולטאַט סיגנאַלז CONFIG1_DONE און CONIG2_DONE זענען באשטעטיקט איינער נאָך די אנדערע אָן קיין וואַרטן / פאַרהאַלטן.
   אויב איינער אָדער מער SERDESIF בלאַקס אין ניט-PCIe מאָדע זענען געניצט אין דעם פּלאַן, עס איז בלויז איין פאַסע פון ​​רעגיסטרירן קאַנפיגיעריישאַן. CONFIG1_DONE און CONIG2_DONE זענען באשטעטיקט איינער נאָך די אנדערע אָן קיין וואַרטן / פאַרהאַלטן.
   אויב איינער אָדער מער SERDESIF בלאַקס אין PCIe מאָדע זענען געניצט אין דעם פּלאַן, עס זענען צוויי פאַסעס פון רעגיסטרירן קאַנפיגיעריישאַן. CONFIG1_DONE איז באַשטימט נאָך דער ערשטער פאַסע פון ​​רעגיסטרירן קאַנפיגיעריישאַן איז גאַנץ. SERDESIF סיסטעם און שטעג רעדזשיסטערז זענען קאַנפיגיערד אין דעם פאַסע. אויב SERDESIF איז קאַנפיגיערד אין אַ ניט-PCIE מאָדע, די CONFIG2_DONE סיגנאַל איז אויך גלייך באַשטעטיקט.
5. דערנאָך גייט די רגע פאַסע פון ​​​​רעגיסטרירן קאַנפיגיעריישאַן (אויב SERDESIF איז קאַנפיגיערד אין PCIE מאָדע). די פאלגענדע זענען די פאַרשידענע געשעענישן וואָס פּאַסירן אין די רגע פאַסע:
   - CoreResetP די-אַסערץ PHY_RESET_N און CORE_RESET_N סיגנאַלז קאָראַספּאַנדינג צו יעדער פון די SERDESIF בלאַקס געניצט. עס אויך באַשטעטיקן אַ רעזולטאַט סיגנאַל SDIF_RELEASED נאָך אַלע די SERDESIF בלאַקס זענען נישט באַשטעטיק. דער SDIF_RELEASED סיגנאַל איז געניצט צו אָנווייַזן צו די CoreConfigP אַז די SERDESIF האַרץ איז נישט באַשטעטיק און איז גרייט פֿאַר די רגע פאַסע פון ​​​​רעגיסטרירן קאַנפיגיעריישאַן.
   - אַמאָל די SDIF_RELEASED סיגנאַל איז באשטעטיקט, די SystemInit () פֿונקציע סטאַרץ פּאָללינג פֿאַר די באַשטעטיקן פון PMA_READY אויף די צונעמען SERDESIF שטעג. אַמאָל די PMA_READY איז באַשטימט, די רגע גאַנג פון SERDESIF רעדזשיסטערז (PCIE רעדזשיסטערס) זענען קאַנפיגיערד / געשריבן דורך די SystemInit () פֿונקציע.
6. נאָך אַלע די PCIE רעדזשיסטערז זענען קאַנפיגיערד, די SystemInit () פֿונקציע שרייבט צו די CoreConfigP קאָנטראָל רעדזשיסטערז צו אָנווייַזן די קאַמפּלישאַן פון די רגע פאַסע פון ​​רעגיסטרירן קאַנפיגיעריישאַן; דער רעזולטאַט סיגנאַל פון CoreConfigP CONIG2_DONE איז באַשטעטיקט.
7. באַזונדער פון די אויבן סיגנאַל אַסערשאַנז / דע-אַסערשאַנז, CoreResetP אויך מאַנידזשיז די יניטיאַליזיישאַן פון די פאַרשידן בלאַקס דורך דורכפירן די פאלגענדע פאַנגקשאַנז:
   - באַשטעטיקן די FDDR האַרץ באַשטעטיק
   - באַשטעטיק די SERDESIF בלאַקס PHY און CORE ריסעץ
   - מאָניטאָרינג פון די FDDR PLL (FPLL) שלאָס סיגנאַל. די FPLL מוזן האָבן פארשפארט צו גאַראַנטירן אַז די FDDR AXI / AHBLite דאַטן צובינד און די FPGA שטאָף קענען יבערגעבן ריכטיק.
   - מאָניטאָרינג פון די SERDESIF בלאָק PLL (SPLL) שלאָס סיגנאַלז. די SPLL מוזן האָבן פארשפארט צו גאַראַנטירן אַז די SERDESIF בלאַקס AXI / AHBLite צובינד (PCIe מאָדע) אָדער XAUI צובינד קענען יבערגעבן רעכט מיט די FPGA שטאָף.
   - ווארטן פֿאַר די פונדרויסנדיק DDR מעמעריז צו פאַרענטפערן און זיין גרייט צו זיין אַקסעסט דורך די DDR קאַנטראָולערז.
8. ווען אַלע פּעריפעראַלס האָבן געענדיקט זייער יניטיאַליזיישאַן, CoreResetP טענהט די INIT_DONE סיגנאַל; די CoreConfigP ינערלעך רעגיסטרירן INIT_DONE איז דאַן באשטעטיקט.
   אויב איינער אָדער ביידע פון ​​​​MDDR / FDDR זענען געניצט, און די DDR יניטיאַליזיישאַן צייט איז ריטשט, די רעזולטאַט סיגנאַל פון די CoreResetP DDR_READY איז באשטעטיקט. באַשטעטיקן דעם סיגנאַל DDR_READY קענען זיין מאָניטאָרעד ווי אַן אָנווייַז אַז די DDR (MDDR / FDDR) איז גרייט פֿאַר קאָמוניקאַציע.
   אויב איינער אָדער מער SERDESIF בלאַקס זענען געניצט, און די רגע פאַסע פון ​​​​רעגיסטרירן קאַנפיגיעריישאַן איז הצלחה געענדיקט, די רעזולטאַט סיגנאַל פון די CoreResetP SDIF_READY איז באשטעטיקט. באַשטעטיקן דעם סיגנאַל SDIF_READY קענען זיין מאָניטאָרעד ווי אַן אָנווייַז אַז אַלע די SERDESIF בלאַקס זענען גרייט פֿאַר קאָמוניקאַציע.
9. די SystemInit () פֿונקציע, וואָס איז געווען ווארטן פֿאַר יניט_דאָנע צו זיין אַססיסטעד, קאַמפּליץ, און די הויפּט () פונקציע פון ​​די אַפּלאַקיישאַן איז עקסאַקיוטאַד. אין דער צייט, אַלע געוויינט DDR קאַנטראָולערז און SERDESIF בלאַקס זענען יניטיאַלייזד, און די פירמוואַרע אַפּלאַקיישאַן און די FPGA שטאָף לאָגיק קענען רילייאַבלי יבערגעבן מיט זיי.

די מעטאַדאַלאַדזשי דיסקרייבד אין דעם דאָקומענט רילייז אויף די Cortex-M3 עקסאַקיוטינג די יניטיאַליזאַטיאָן פּראָצעס ווי אַ טייל פון די סיסטעם יניטיאַליזאַטיאָן קאָד עקסאַקיוטאַד איידער די הויפּט () פונקציע פון ​​די אַפּלאַקיישאַן.
זען די לויפן טשאַרץ אין פיגורע 1-1, פיגורע 1-2 און פיגורע 1-3 פֿאַר די יניטיאַליזאַטיאָן סטעפּס פון FDDR / MDDR, SEREDES (ניט-PCIe מאָדע) און SERDES (PCIe מאָדע).
פיגורע 1-4 ווייזט אַ פּעריפעראַל יניטיאַליזאַטיאָן טיימינג דיאַגראַמע.

פיגורע 1-3 • SERDESIF (PCIe) יניטיאַליזאַטיאָן לויפן טשאַרט
די יניטיאַליזאַטיאָן פּראָצעדור דיסקרייבד אין דעם דאָקומענט ריקווייערז איר צו לויפן Cortex-M3 בעשאַס די יניטיאַליזאַטיאָן פּראָצעס, אפילו אויב איר זענט נישט פּלאַנירונג צו לויפן קיין קאָד אויף די Cortex-M3. איר מוזן שאַפֿן אַ יקערדיק פירמוואַרע אַפּלאַקיישאַן וואָס טוט גאָרנישט (אַ פּשוט שלייף, למשלample) און לאָדן אַז עקסעקוטאַבלע אין די עמבעדיד נאָן וואַלאַטאַל זכּרון (eNVM) אַזוי די DDR קאַנטראָולערז און SERDESIF בלאַקס זענען יניטיאַלייזד ווען די Cortex-M3 שיך.

ניצן סיסטעם בילדער צו שאַפֿן אַ פּלאַן מיט DDR און SERDESIF בלאַקס

די SmartFusion2 סיסטעם בילדער איז אַ שטאַרק פּלאַן געצייַג וואָס העלפּס איר כאַפּן דיין סיסטעם-מדרגה רעקווירעמענץ און פּראָדוצירן אַ פּלאַן ימפּלאַמענינג די רעקווירעמענץ. א זייער וויכטיק פֿונקציע פון ​​די סיסטעם בילדער איז די אָטאַמאַטיק שאַפונג פון די פּעריפעראַל יניטיאַליזאַטיאָן סאַב-סיסטעם. "ניצן SmartDesign צו שאַפֿן אַ פּלאַן מיט DDR און SERDESIF בלאַקס" אויף בלאַט 17 באשרייבט אין דעטאַל ווי צו שאַפֿן אַזאַ אַ לייזונג אָן די סיסטעם בילדער.
אויב איר נוצן סיסטעם בילדער, איר מוזן דורכפירן די פאלגענדע טאַסקס צו שאַפֿן אַ פּלאַן וואָס יניטיאַלייזיז דיין DDR קאַנטראָולערז און SERDESIF בלאַקס ביי מאַכט אַרויף:

1. אין די מיטל פֿעיִקייטן בלאַט (פיגורע 2-1), ספּעציפיצירן וואָס DDR קאַנטראָולערז זענען געניצט און ווי פילע SERDESIF בלאַקס זענען געניצט אין דיין פּלאַן.
2. אין די זכּרון בלאַט, ספּעציפיצירן די טיפּ פון דדר (DDR2/DDR3/LPDDR) און די קאַנפיגיעריישאַן דאַטן פֿאַר דיין פונדרויסנדיק דדר מעמעריז. זען די זכּרון בלאַט אָפּטיילונג פֿאַר פרטים.
3. אין די פּעריפעראַלס בלאַט, לייגן שטאָף הארן קאַנפיגיערד ווי AHBLite / AXI צו די Fabric DDR סובסיסטעם און / אָדער MSS DDR FIC סובסיסטעם (אַפּשאַנאַל).
4. אין די זייגער סעטטינגס בלאַט, ספּעציפיצירן די זייגער פריקוואַנסיז פֿאַר די דדר סאַב-סיסטעמס.
5. פאַרענדיקן דיין פּלאַן באַשרייַבונג און גיט ענדיקן. דעם דזשענערייץ די סיסטעם בילדער באשאפן פּלאַן, אַרייַנגערעכנט די לאָגיק נייטיק פֿאַר די 'יניטיאַליזיישאַן' לייזונג.
6. אויב איר נוצן SERDESIF בלאַקס, איר מוזן ינסטאַנטייט די SERDESIF בלאַקס אין דיין פּלאַן און פאַרבינדן זייער יניטיאַליזאַטיאָנס פּאָרץ צו די פון די סיסטעם בילדער דזשענערייטאַד האַרץ.

סיסטעם בילדער מיטל פֿעיִקייטן בלאַט
אין די מיטל פֿעיִקייטן בלאַט, ספּעציפיצירן וואָס DDR קאַנטראָולערז (MDDR און / אָדער FDDR) זענען געניצט און ווי פילע SERDESIF בלאַקס זענען געניצט אין דיין פּלאַן (פיגורע 2-1).

פיגורע 2-1 • סיסטעם בילדער מיטל פֿעיִקייטן בלאַט

סיסטעם בילדער זכּרון בלאַט
צו נוצן די MSS DDR (MDDR) אָדער Fabric DDR (FDDR), סעלעקטירן דעם זכּרון טיפּ פון די פאַל-אַראָפּ רשימה (פיגורע 2-2).

פיגורע 2-2 • MSS פונדרויסנדיק זכּרון

איר מוזן:

1. סעלעקטירן דעם טיפּ פון DDR (DDR2, DDR3 אָדער LPDDR).
2. דעפינירן די סעטאַלינג צייט פון DDR זכּרון. באַראַטנ זיך דיין פונדרויסנדיק דדר זכּרון ספּעסאַפאַקיישאַנז צו שטעלן די ריכטיק זיקאָרן באַשטעטיקן צייט. די DDR זיקאָרן קען דורכפאַל צו ינישאַלייז ריכטיק אויב די זיקאָרן סעטאַלינג צייט איז נישט ריכטיק באַשטימט.
3. אָדער אַרייַנפיר די DDR רעגיסטרירן קאַנפיגיעריישאַן דאַטן אָדער שטעלן דיין DDR זכּרון פּאַראַמעטערס. פֿאַר פרטים, אָפּשיקן צו די Microsemi SmartFusion2 הויך ספּיד סיריאַל און דדר ינטערפייסיז באַניצער גייד.

די דאַטן זענען געניצט צו דזשענערייט די DDR רעגיסטרירן BFM און פירמוואַרע קאַנפיגיעריישאַן files ווי דיסקרייבד אין די "קריייטינג און קאַמפּיילינג די פירמוואַרע אַפּפּליקאַטיאָן" אויף בלאַט 26 און "BFM Files געניצט פֿאַר סימולאַטינג די פּלאַן" אויף בלאַט 27. פֿאַר דעטאַילס וועגן דדר קאָנטראָללער קאַנפיגיעריישאַן רעדזשיסטערז, אָפּשיקן צו די Microsemi SmartFusion2 הויך ספּיד סיריאַל און דדר ינטערפייסיז באַניצער גייד.
אַן עקסampפון די קאַנפיגיעריישאַן file סינטאַקס איז געוויזן אין פיגורע 2-3. די רעגיסטרירן נעמען געניצט אין דעם file זענען די זעלבע ווי די דיסקרייבד אין די Microsemi SmartFusion2 הויך ספּיד סיריאַל און דדר ינטערפייסיז באַניצער גייד

פיגורע 2-3 • קאָנפיגוראַטיאָן File סינטאַקס עקסample
סיסטעם בילדער פּעריפעראַלס בלאַט
אין די פּעריפעראַלס בלאַט, פֿאַר יעדער דדר קאַנטראָולער, אַ באַזונדער סאַבסיסטעם איז באשאפן (פאַבריק דדר סובסיסטעם פֿאַר FDDR און MSS DDR FIC סובסיסטעם פֿאַר מדדר). איר קענען לייגן אַ פאַבריק AMBA האר (קאַנפיגיערד ווי AXI / AHBLite) האַרץ צו יעדער פון די סאַבסיסטאַמז צו געבן שטאָף בעל אַקסעס צו די DDR קאַנטראָולערז. ביי דער דור, סיסטעם בילדער אויטאָמאַטיש ינסטאַנטיאַטעס ויטאָבוס קאָרעס (דיפּענדינג אויף דעם טיפּ פון AMBA האר צוגעגעבן) און יקספּאָוזיז די בעל BIF פון די ויטאָבוס האַרץ און די זייגער און באַשטעטיק פּינס פון די קאָראַספּאַנדינג סאַבסיסטאַמז (FDDR / MDDR) אונטער צונעמען שטיפט גרופּעס, צו די אויבן. כל איר האָבן צו טאָן איז צו פאַרבינדן די BIF צו די צונעמען קאָרעס פון פאַבריק האר וואָס איר וואָלט ינסטאַנטייט אין די פּלאַן. אין דעם פאַל פון MDDR, עס איז אַפּשאַנאַל צו לייגן אַ פאַבריק AMBA האר האַרץ צו די MSS DDR FIC סובסיסטעם; Cortex-M3 איז אַ פעליקייַט בעל אויף דעם סאַבסיסטעם. פיגורע 2-4 ווייזט די סיסטעם בילדער פּעריפעראַלס בלאַט.

פיגורע 2-4 • סיסטעם בילדער פּעריפעראַלס בלאַט

סיסטעם בילדער זייגער סעטטינגס בלאַט
אין די זייגער סעטטינגס בלאַט, פֿאַר יעדער דדר קאָנטראָללער, איר מוזן ספּעציפיצירן די זייגער פריקוואַנסיז שייַכות צו יעדער דדר (מדדר און / אָדער פדר) סאַב-סיסטעם.
פֿאַר MDDR, איר מוזן ספּעציפיצירן:

• MDDR_CLK - דער זייגער דיטערמאַנז די אַפּערייטינג אָפטקייַט פון די דדר קאָנטראָללער און זאָל גלייַכן די זייגער אָפטקייַט איר ווינטשן דיין פונדרויסנדיק דדר זכּרון צו לויפן. דער זייגער איז דיפיינד ווי אַ קייפל פון די M3_CLK (Cortex-M3 און MSS הויפּט זייגער, פיגורע 2-5). די MDDR_CLK מוזן זיין ווייניקער ווי 333 מהז.
• DDR_FIC_CLK - אויב איר האָט אויסדערוויילט אויך אַקסעס די MDDR פֿון די FPGA שטאָף, איר דאַרפֿן צו ספּעציפיצירן די DDR_FIC_CLK. די זייגער אָפטקייַט איז דיפיינד ווי די פאַרהעלטעניש פון די MDDR_CLK און זאָל גלייַכן די אָפטקייַט אין וואָס די FPGA שטאָף סאַב-סיסטעם וואָס אַקסעס די MDDR איז פליסנדיק.

פיגורע 2-5 • קאָרטעקס-מ3 און מסס הויפּט זייגער; MDDR קלאַקס

פֿאַר FDDR, איר מוזן ספּעציפיצירן:

• FDDR_CLK - דיטערמאַנז די אַפּערייטינג אָפטקייַט פון די דדר קאָנטראָללער און זאָל גלייַכן די זייגער אָפטקייַט אין וואָס איר ווילט אַז דיין פונדרויסנדיק דדר זכּרון זאָל לויפן. באַמערקונג אַז דער זייגער איז דיפיינד ווי אַ קייפל פון די M3_CLK (MSS און Cortex-M3 זייגער, פיגורע 2-5). די FDDR_CLK מוזן זיין ין 20 מהז און 333 מהז.
• FDDR_SUBSYSTEM_CLK - די זייגער אָפטקייַט איז דיפיינד ווי אַ פאַרהעלטעניש פון די FDDR_CLK און זאָל גלייַכן די אָפטקייַט אין וואָס די FPGA שטאָף סאַב-סיסטעם וואָס אַקסעס די FDDR איז פליסנדיק.

פיגורע 2-6 • שטאָף דדר קלאַקס
SERDESIF קאַנפיגיעריישאַן
די SERDESIF בלאַקס זענען נישט ינסטאַנטיאַטעד אין די סיסטעם בילדער דזשענערייטאַד פּלאַן. אָבער, פֿאַר אַלע די SERDESIF בלאַקס, יניטיאַליזאַטיאָן סיגנאַלז זענען בנימצא אין די צובינד פון די סיסטעם בילדער האַרץ און קענען זיין קאָננעקטעד צו די SERDESIF קאָרעס אויף דער ווייַטער מדרגה פון כייעראַרקי, ווי געוויזן אין פיגורע 2-7.פיגורע 2-7 • SERDESIF פּעריפעראַל יניטיאַליזאַטיאָן קאַנעקטיוויטי
ענלעך צו די DDR קאַנפיגיעריישאַן רעדזשיסטערז, יעדער SERDES בלאָק אויך האט קאַנפיגיעריישאַן רעדזשיסטערז וואָס מוזן זיין לאָודיד ביי רונטימע. איר קענט אַרייַנפיר די רעגיסטרי וואַלועס אָדער נוצן די הויך ספּיד סיריאַל צובינד קאָנפיגוראַטאָר (פיגורע 2-8) צו אַרייַן דיין PCIe אָדער EPCS פּאַראַמעטערס און די רעגיסטרי וואַלועס זענען אויטאָמאַטיש קאַמפּיוטאַד פֿאַר איר. פֿאַר פרטים, אָפּשיקן צו די SERDES קאָנפיגוראַטאָר באַניצער גייד.פיגורע 2-8 • הויך ספּיד סיריאַל צובינד קאָנפיגוראַטאָר
אַמאָל איר האָבן ינאַגרייטיד דיין באַניצער לאָגיק מיט די סיסטעם בילדער בלאָק און SERDES בלאָק, איר קענען דזשענערייט דיין שפּיץ מדרגה SmartDesign. דאָס דזשענערייץ אַלע HDL און BFM fileס וואָס זענען נייטיק צו ינסטרומענט און סימולירן דיין פּלאַן. דערנאָך איר קענט פאָרזעצן מיט די רעשט פון די פּלאַן פלאָו.

ניצן SmartDesign צו שאַפֿן אַ פּלאַן מיט DDR און SERDESIF בלאַקס

דער אָפּטיילונג באשרייבט ווי צו שטעלן אַ גאַנץ 'יניטיאַליזיישאַן' לייזונג צוזאַמען אָן ניצן די SmartFusion2 סיסטעם בילדער. דער ציל איז צו העלפן איר פֿאַרשטיין וואָס איר מוזן טאָן אויב איר טאָן נישט וועלן צו נוצן די סיסטעם בילדער. דער אָפּטיילונג אויך באשרייבט וואָס די סיסטעם בילדער געצייַג אַקשלי דזשענערייץ פֿאַר איר. דער אָפּטיילונג באשרייבט ווי צו:

• אַרייַן די קאַנפיגיעריישאַן דאַטן פֿאַר DDR קאָנטראָללער און SERDESIF קאַנפיגיעריישאַן רעדזשיסטערז.
• ינסטאַנטייט און פאַרבינדן די שטאָף קאָרעס פארלאנגט צו אַריבערפירן די קאַנפיגיעריישאַן דאַטן צו די DDR קאַנטראָולערז און SERDESIF קאַנפיגיעריישאַן רעדזשיסטערז.

DDR קאָנטראָללער קאַנפיגיעריישאַן
די MSS DDR (MDDR) און Fabric DDR (FDDR) קאַנטראָולערז מוזן זיין קאַנפיגיערד דינאַמיקאַללי (ביי רונטימע) צו גלייַכן די פונדרויסנדיק דדר זכּרון קאַנפיגיעריישאַן רעקווירעמענץ (DDR מאָדע, PHY ברייט, פּלאַצן מאָדע, ECC, עטק.). דאַטן אריין אין MDDR / FDDR קאַנפיגיערייטער זענען געשריבן צו די דדר קאָנטראָללער קאַנפיגיעריישאַן רעדזשיסטערז דורך די CMSIS SystemInit () פֿונקציע. די קאָנפיגוראַטאָר האט דריי פאַרשידענע טאַבס פֿאַר אַרייַן פאַרשידענע טייפּס פון קאַנפיגיעריישאַן דאַטן:

• אַלגעמיינע דאַטן (DDR מאָדע, דאַטאַ ברייט, זייגער אָפטקייַט, ECC, שטאָף צובינד, דרייוו סטרענגטה)
• זכּרון יניטיאַליזאַטיאָן דאַטן (בורסט לענג, פּלאַצן סדר, טיימינג מאָדע, לייטאַנסי, אאז"ו ו)
• זכּרון טיימינג דאַטן

אָפּשיקן צו די ספּעסאַפאַקיישאַנז פון דיין פונדרויסנדיק דדר זכּרון און קאַנפיגיער די דדר קאָנטראָללער צו גלייַכן די באדערפענישן פון דיין פונדרויסנדיק דדר זכּרון.
פֿאַר דעטאַילס וועגן DDR קאַנפיגיעריישאַן, אָפּשיקן צו די SmartFusion2 MSS DDR קאַנפיגיעריישאַן באַניצער גייד.
SERDESIF קאַנפיגיעריישאַן
טאָפּל גיט די SERDES בלאָק אין די SmartDesign לייַוונט צו עפֿענען די קאָנפיגוראַטאָר צו קאַנפיגיער די SERDES (פיגורע 3-1). איר קענט אַרייַנפיר די רעגיסטרי וואַלועס אָדער נוצן די SERDES קאַנפיגיערייטער צו אַרייַן דיין PCIe אָדער EPCS פּאַראַמעטערס און די רעגיסטרירן וואַלועס זענען אויטאָמאַטיש קאַמפּיוטאַד פֿאַר איר. פֿאַר פרטים, אָפּשיקן צו די SERDES קאָנפיגוראַטאָר באַניצער גייד.פיגורע 3-1 • הויך ספּיד סיריאַל צובינד קאָנפיגוראַטאָר
קריייטינג די FPGA פּלאַן יניטיאַליזאַטיאָן סאַב-סיסטעם
צו ינישאַלייז די DDR און SERDESIF בלאַקס, איר מוזן שאַפֿן די יניטיאַליזאַטיאָן סאַבסיסטאַם אין די FPGA שטאָף. די FPGA שטאָף יניטיאַליזאַטיאָן סאַבסיסטאַם באוועגט דאַטן פון די Cortex-M3 צו די DDR און SERDESIF קאַנפיגיעריישאַן רעדזשיסטערז, מאַנידזשיז די באַשטעטיק סיקוואַנסיז פארלאנגט פֿאַר די בלאַקס צו זיין אַפּעריישאַנאַל און סיגנאַלז ווען די בלאַקס זענען גרייט צו יבערגעבן מיט די רעשט פון דיין פּלאַן. צו שאַפֿן די יניטיאַליזאַטיאָן סאַבסיסטאַם, איר מוזן:

• קאַנפיגיער FIC_2 אין די MSS
• ינסטאַנטיאַטע און קאַנפיגיער די CoreConfigP און CoreResetP קאָרעס
• ינסטאַנטייט די אויף-שפּאָן 25/50 מהז רק אַסאַלייטער
• ינסטאַנטייט די סיסטעם באַשטעטיק (SYSRESET) מאַקראָו
• פאַרבינדן די קאַמפּאָונאַנץ צו יעדער פּעריפעראַל קאַנפיגיעריישאַן ינטערפייסיז, קלאַקס, ריסעץ און PLL שלאָס פּאָרץ

MSS FIC_2 APB קאַנפיגיעריישאַן
צו קאַנפיגיער די MSS FIC_2:

1. עפֿענען די FIC_2 קאָנפיגוראַטאָר דיאַלאָג קעסטל פון די MSS קאָנפיגוראַטאָר (פיגורע 3-2).
2. סעלעקטירן יניטיאַליזע פּעריפעראַלס מיט Cortex-M3.
3. דעפּענדינג אויף דיין סיסטעם, טשעק איינער אָדער ביידע פון ​​די פאלגענדע טשעקקבאָקסעס:
   – MSS DDR
   - שטאָף DDR און / אָדער SERDES בלאַקס
4. דריקט OK און גיינ ווייַטער צו דזשענערייט די MSS (איר קען אָפּלייגן דעם קאַמף ביז איר האָבן גאָר קאַנפיגיערד די MSS צו דיין פּלאַן רעקווירעמענץ). די FIC_2 פּאָרץ (FIC_2_APB_MASTER, FIC_2_APB_M_PCLK און FIC_2_APB_M_RESET_N) זענען איצט יקספּאָוזד צו די MSS צובינד און קענען זיין קאָננעקטעד צו די CoreConfigP און CoreResetP קאָרעס.

פיגורע 3-2 • MSS FIC_2 קאָנפיגוראַטאָר

CoreConfigP
צו קאַנפיגיער CoreConfigP:

1. ינסטאַנטיאַטע CoreConfigP אין דיין SmartDesign (טיפּיקלי דער איינער ווו די MSS איז ינסטאַנטיייטיד).
   דעם האַרץ קענען זיין געפֿונען אין די Libero Catalogue (אונטער פּעריפעראַלס).
2. טאָפּל-גיט די האַרץ צו עפֿענען די קאָנפיגוראַטאָר.
3. קאַנפיגיער די האַרץ צו ספּעציפיצירן וואָס פּעריפעראַלס דאַרפֿן צו זיין יניטיאַלייזד (פיגורע 3-3)

פיגורע 3-3 • קאָרעקאָנפיגפּ דיאַלאָג קעסטל

CoreResetP
צו קאַנפיגיער CoreResetP:

1. ינסטאַנטיאַטע CoreResetP אין דיין SmartDesign (טיפּיקלי דער איינער ווו די MSS איז ינסטאַנטיייטיד).
   דעם האַרץ קענען זיין געפֿונען אין די Libero Catalogue, אונטער פּעריפעראַלס.
2. טאָפּל-גיט די האַרץ אין די SmartDesign קאַנוואַס צו עפֿענען די קאָנפיגוראַטאָר (פיגורע 3-4).
3. קאַנפיגיער די האַרץ צו:
   - ספּעציפיצירן די פונדרויסנדיק באַשטעטיק נאַטור (EXT_RESET_OUT באַשטעטיקט). קלייַבן איינער פון פיר אָפּציעס:
   o EXT_RESET_OUT איז קיינמאָל באשטעטיקט
   o EXT_RESET_OUT איז באַשטעטיקט אויב מאַכט אַרויף באַשטעטיק (POWER_ON_RESET_N) איז באַשטעטיקט
   o EXT_RESET_OUT איז באַשטעטיקט אויב FAB_RESET_N איז באַשטעטיקט
   o EXT_RESET_OUT איז באַשטעטיקט אויב מאַכט אַרויף באַשטעטיק (POWER_ON_RESET_N) אָדער FAB_RESET_N איז אַסערטייטיד
   - ספּעציפיצירן די מיטל וואָלtagE. די אויסגעקליבן ווערט זאָל גלייַכן די וואָלtagאיר האָט אויסגעקליבן אין די Libero Project סעטטינגס דיאַלאָג קעסטל.
   - קוק די צונעמען טשעקקבאָקסעס צו אָנווייַזן וואָס פּעריפעראַלס איר נוצן אין דיין פּלאַן.
   - ספּעציפיצירן די באַשטעטיקן צייט פון די פונדרויסנדיק DDR זכּרון. דאָס איז די מאַקסימום ווערט פֿאַר אַלע DDR זכרונות געניצט אין דיין אַפּלאַקיישאַן (MDDR און FDDR). אָפּשיקן צו די דאַטאַשיט פון די פונדרויסנדיק דדר זכּרון פאַרקויפער צו קאַנפיגיער דעם פּאַראַמעטער. 200us איז אַ גוט פעליקייַט ווערט פֿאַר DDR2 און DDR3 מעמעריז פליסנדיק ביי 200MHz. דאָס איז אַ זייער וויכטיק פּאַראַמעטער צו גאַראַנטירן אַ ארבעטן סימיאַליישאַן און אַ ארבעטן סיסטעם אויף סיליציום. אַ פאַלש ווערט פֿאַר די סעטאַלינג צייט קען רעזולטאַט אין סימיאַליישאַן ערראָרס. אָפּשיקן צו די DDR זיקאָרן פאַרקויפער דאַטאַשיט צו קאַנפיגיער דעם פּאַראַמעטער.
   - פֿאַר יעדער SERDES בלאָק אין דיין פּלאַן, טשעק די צונעמען באָקסעס צו אָנווייַזן צי:
   o PCIe איז געניצט
   אָ שטיצן פֿאַר PCIe Hot Reset איז פארלאנגט
   אָ שטיצן פֿאַר PCIe L2/P2 איז פארלאנגט

באַמערקונג: אויב איר נוצן די 090 שטאַרבן (M2S090) און דיין פּלאַן ניצט SERDESIF, איר טאָן ניט האָבן צו קאָנטראָלירן קיין פון די פאלגענדע טשעקקבאָקסעס: 'געוויינט פֿאַר PCIe', 'Include PCIe HotReset שטיצן' און 'Include PCIe L2/P2 שטיצן'. אויב איר נוצן קיין ניט-090 מיטל און ניצן איינער אָדער מער SERDESIF בלאַקס, איר מוזן קאָנטראָלירן אַלע פיר טשעקקבאָקסעס אונטער די צונעמען SERDESIF אָפּטיילונג.
באַמערקונג: פֿאַר דעטאַילס וועגן די אָפּציעס בנימצא אין דעם קאָנפיגוראַטאָר, אָפּשיקן צו די CoreResetP האַנדבאָאָק.

פיגורע 3-4 • CoreResetPconfigurator

25/50MHz אַסילאַטאָר ינסטאַנטיאַטיאָן
CoreConfigP און CoreResetP זענען קלאַקט דורך די אויף-שפּאָן 25/50MHz RC אַסאַלייטער. איר מוזן ינסטאַנטייט אַ 25/50 מהז אַסאַלייטער און פאַרבינדן עס צו די קאָרעס.

1. ינסטאַנטייט די טשיפּ אָססיללאַטאָרס האַרץ אין דיין סמאַרטדעסיגן (טיפּיקלי דער איינער ווו די MSS איז ינסטאַנטיאַטעד). דעם האַרץ קענען זיין געפֿונען אין די Libero קאַטאַלאָג אונטער זייגער & מאַנאַגעמענט.
2. קאַנפיגיער דעם האַרץ אַזוי אַז די רק אַסאַלייטער דרייווז די FPGA שטאָף, ווי געוויזן אין פיגורע 3-5.

פיגורע 3-5 • שפּאָן אַסאַלייטערז קאָנפיגוראַטאָר

סיסטעם באַשטעטיק (SYSRESET) ינסטאַנטיאַטיאָן
די SYSRESET מאַקראָו גיט באַשטעטיק פאַנגקשאַנאַליטי פון די מיטל מדרגה צו דיין פּלאַן. די POWER_ON_RESET_N רעזולטאַט סיגנאַל איז באַשטעטיקט / דע-אַסערטיד ווען די שפּאָן איז פּאַוערד אַרויף אָדער די פונדרויסנדיק שטיפט DEVRST_N איז באשטעטיקט / דע-אַסערטיד (פיגורע 3-6).
ינסטאַנטיאַטע די SYSRESET מאַקראָו אין דיין סמאַרטדעסיגן (טיפּיקלי דער איינער ווו די MSS איז ינסטאַנטיאַטעד). דעם מאַקראָו קענען זיין געפֿונען אין די Libero Catalog אונטער מאַקראָו ביבליאָטעק. קיין קאַנפיגיעריישאַן פון דעם מאַקראָו איז נייטיק.

פיגורע 3-6 • SYSRESET מאַקראָו

קוילעלדיק קאַנעקטיוויטי
נאָך ינסטאַנטיאַטעד און קאַנפיגיערד די MSS, FDDR, SERDESIF, OSC, SYSRESET, CoreConfigP און CoreResetP קאָרעס אין דיין פּלאַן, איר דאַרפֿן צו פאַרבינדן זיי צו פאָרעם די פּעריפעראַל יניטיאַליזאַטיאָן סאַבסיסטאַם. צו פאַרפּאָשעטערן די קאַנעקטיוויטי באַשרייַבונג אין דעם דאָקומענט, עס איז צעבראכן אין די APB3 געהאָרכיק קאַנפיגיעריישאַן דאַטן דרך קאַנעקטיוויטי פֿאַרבונדן מיט די CoreConfigP און די CoreResetP פֿאַרבונדענע קאַנעקשאַנז.
קאַנפיגיעריישאַן דאַטאַ פּאַט קאַנעקטיוויטי
פיגורע 3-7 ווייזט ווי צו פאַרבינדן די CoreConfigP צו די MSS FIC_2 סיגנאַלז און די APB3-געהאָרכיק קאַנפיגיעריישאַן ינטערפייסיז פון די פּעריפעראַלס.
טיש 3-1 • קאַנפיגיעריישאַן דאַטאַ פּאַט פּאָרט / ביף קאַנעקשאַנז

פֿון פּאָרט / ויטאָבוס צובינד (ביף) / קאָמפּאָנענט	צו פּאָרט / ויטאָבוס צובינד (ביף) / קאָמפּאָנענט
APB S PRESET N/ CoreConfigP	APB S PRESET N/ SDIF<0/1/2/3>	APB S PRESET N/ FDDR	MDDR APB S PRESE TN/MSS
APB S PCLK / CoreConfigP	APB S PCLK/SDIF	APB S PCLK/FDDR	MDDR APB S POLK/ MSS
MDDR APBmslave / CoreConfig			MDDR APB Slave (BIF) / MSS
SDIF<0/1/2/ 3> APBmslave/Config	APB Slave (BIF) / SDIF <0/1/2/3>
FDDR APBmslave		APB Slave (BIF) / FDDR
FIC 2 APBmmaster / CoreConfigP			FIC 2 אַפּב מאַסטער / מסס

פיגורע 3-7 • FIC_2 אַפּב3 סאַב-סיסטעם קאַנעקטיוויטי

קלאַקס און ריסעץ קאַנעקטיוויטי
פיגורע 3-8 ווייזט ווי צו פאַרבינדן די CoreResetP צו די פונדרויסנדיק באַשטעטיק קוואלן און די האַרץ באַשטעטיק סיגנאַלז פון די פּעריפעראַלס. עס אויך ווייזט ווי צו פאַרבינדן די CoreResetP צו די פּעריפעראַלס זייגער סינגקראַנאַזיישאַן סטאַטוס סיגנאַלז (PLL שלאָס סיגנאַלז). אין אַדישאַן, עס ווייזט ווי די CoreConfigP און CoreResetP זענען קאָננעקטעד.

פיגורע 3-8 • Core SF2Reset סאַב-סיסטעם קאַנעקטיוויטי

קריייטינג און קאַמפּיילינג די פירמוואַרע אַפּפּליקאַטיאָן

ווען איר אַרויספירן די פירמוואַרע פֿון LiberoSoC (Design Flow Window > Export Firmware > Export Firmware), Libero דזשענערייץ די פאלגענדע files אין די /firmware/drivers_config/ sys_config טעקע:

• sys_config.c - כּולל די דאַטן סטראַקטשערז וואָס האַלטן די וואַלועס פֿאַר די פּעריפעראַל רעדזשיסטערז.
• sys_config.h - כּולל די # דעפינירן סטייטמאַנץ וואָס ספּעציפיצירן וואָס פּעריפעראַלס זענען געניצט אין דעם פּלאַן און דאַרפֿן צו זיין יניטיאַלייזד.
• sys_config_mddr_define.h - כּולל די MDDR קאָנטראָללער קאַנפיגיעריישאַן דאַטן אריין אין די רעדזשיסטערס קאַנפיגיעריישאַן דיאַלאָג קעסטל.
• sys_config_fddr_define.h - כּולל די FDDR קאָנטראָללער קאַנפיגיעריישאַן דאַטן אריין אין די רעדזשיסטערס קאָנפיגוראַטיאָן דיאַלאָג קעסטל.
• sys_config_mss_clocks.h ― דאָס file כּולל די MSS זייגער פריקוואַנסיז ווי דיפיינד אין די MSS CCC קאַנפיגיערייטער. די פריקוואַנסיז זענען גענוצט דורך די CMSIS קאָד צו צושטעלן ריכטיק זייגער אינפֿאָרמאַציע צו פילע פון ​​די MSS דריווערס וואָס מוזן האָבן אַקסעס צו זייער פּעריפעראַל זייגער (PCLK) אָפטקייַט (למשל, MSS UART באַוד קורס דיווייזערז זענען אַ פֿונקציע פון ​​די באַוד קורס און די PCLK אָפטקייַט ).
• sys_config_SERDESIF_ .c - כּולל די SERDESIF_ פאַרשרייַבן קאַנפיגיעריישאַן דאַטן צוגעשטעלט בעשאַס די SERDESIF_ בלאָק קאַנפיגיעריישאַן אין פּלאַן שאַפונג.
• sys_config_SERDESIF_ .ה - כּולל די # דעפינירן סטייטמאַנץ וואָס ספּעציפיצירן די נומער פון רעגיסטרירן קאַנפיגיעריישאַן פּערז און די שטעג נומער וואָס דאַרף זיין פּאָולד פֿאַר PMA_READY (בלויז אין PCIe מאָדע).

די files זענען פארלאנגט פֿאַר די CMSIS קאָד צו צונויפנעמען רעכט און אַנטהאַלטן אינפֿאָרמאַציע וועגן דיין קראַנט פּלאַן, אַרייַנגערעכנט פּעריפעראַל קאַנפיגיעריישאַן דאַטן און זייגער קאַנפיגיעריישאַן אינפֿאָרמאַציע פֿאַר די MSS.
טאָן ניט רעדאַגירן די files מאַניואַלי; זיי זענען באשאפן צו די קאָראַספּאַנדינג קאָמפּאָנענט / פּעריפעראַל דיירעקטעריז יעדער מאָל ווען די SmartDesign קאַמפּאָונאַנץ מיט די ריספּעקטיוו פּעריפעראַלס זענען דזשענערייטאַד. אויב קיין ענדערונגען זענען געמאכט צו די קאַנפיגיעריישאַן דאַטן פון קיין פון די פּעריפעראַלס, איר דאַרפֿן צו שייַעך-אַרויספירן די פירמוואַרע פּראַדזשעקס אַזוי אַז די דערהייַנטיקט פירמוואַרע. files (זען די רשימה אויבן) זענען יקספּאָרטאַד צו די / firmware/drivers_config/sys_config טעקע.
ווען איר אַרויספירן די פירמוואַרע, Libero SoC קריייץ די פירמוואַרע פּראַדזשעקס: אַ ביבליאָטעק ווו דיין פּלאַן קאַנפיגיעריישאַן files און דריווערס זענען קאַמפּיילד.
אויב איר טשעק די שאַפֿן פּרויעקט טשעקקבאָקס ווען איר אַרויספירן די פירמוואַרע, אַ ווייכווארג SoftConsole/IAR/Keil פּרויעקט איז באשאפן צו האַלטן די אַפּלאַקיישאַן פּרויעקט ווו איר קענען רעדאַגירן די main.c און באַניצער C/H. fileס. עפֿענען די SoftConSole/IAR/Keil פּרויעקט צו צונויפנעמען די CMSIS קאָד ריכטיק און האָבן דיין פירמוואַרע אַפּלאַקיישאַן רעכט קאַנפיגיערד צו גלייַכן דיין ייַזנוואַרג פּלאַן.

BFM Files געניצט פֿאַר סימולאַטינג די פּלאַן

ווען איר דזשענערייט די SmartDesign קאַמפּאָונאַנץ מיט די פּעריפעראַלס פֿאַרבונדן מיט דיין פּלאַן, די סימיאַליישאַן fileס קאָראַספּאַנדינג צו די ריספּעקטיוו פּעריפעראַלס זענען דזשענערייטאַד אין די / סימיאַליישאַן וועגווייַזער:

• test.bfm - BFM אויף שפּיץ file וואָס איז ערשטער עקסאַקיוטאַד בעשאַס קיין סימיאַליישאַן וואָס עקסערסייזיז די SmartFusion2 MSS Cortex-M3 פּראַסעסער. עס עקסאַקיוץ פּעריפעראַל_יניט.בפם און באַניצער.בפם, אין אַז סדר.
• MDDR_init.bfm - אויב דיין פּלאַן ניצט די MDDR, Libero דזשענערייץ דעם file; עס כּולל BFM שרייַבן קאַמאַנדז וואָס סימולירן שרייבט פון די MSS DDR קאַנפיגיעריישאַן רעגיסטרירן דאַטן וואָס איר האָט אריין (ניצן די עדיט רעדזשיסטערס דיאַלאָגבאָקס אָדער אין די MSS_MDDR GUI) אין די MSS DDR קאָנטראָללער רעדזשיסטערז.
• FDDR_init.bfm - אויב דיין פּלאַן ניצט די FDDR, Libero דזשענערייץ דעם file; עס כּולל BFM שרייַבן קאַמאַנדז וואָס סימולירן שרייבט פון די Fabric DDR קאַנפיגיעריישאַן רעגיסטרירן דאַטן וואָס איר האָט אריין (ניצן די עדיט רעדזשיסטערס דיאַלאָגבאָקס אָדער אין די FDDR GUI) אין די Fabric DDR קאָנטראָללער רעדזשיסטערז.
• SERDESIF_ _init.bfm - אויב דיין פּלאַן ניצט איינער אָדער מער SERDESIF בלאַקס, Libero דזשענערייץ דעם file פֿאַר יעדער פון די SERDESIF_ בלאַקס געניצט; עס כּולל BFM שרייַבן קאַמאַנדז וואָס סימולירן שרייבט פון די SERDESIF קאַנפיגיעריישאַן רעגיסטרירן דאַטן וואָס איר האָט אריין (ניצן די עדיט רעדזשיסטערס דיאַלאָג קעסטל אָדער אין די SERDESIF_ GUI) אין די SERDESIF_ רעדזשיסטערז. אויב די SERDESIF בלאָק איז קאַנפיגיערד ווי PCIe, דאָס file אויך האט עטלעכע # דעפינירן סטייטמאַנץ וואָס קאָנטראָלירן די דורכפירונג פון די 2 רעגיסטרי קאַנפיגיעריישאַן פייזאַז אין אַ גאנץ סדר.
• user.bfm - כּולל די באַניצער קאַמאַנדז. די קאַמאַנדז זענען עקסאַקיוטאַד נאָך פּעריפעראַל_יניט.בפם איז געענדיקט. רעדאַגירן דעם file צו אַרייַן דיין BFM קאַמאַנדז.
• SERDESIF_ _user.bfm - כּולל די באַניצער קאַמאַנדז. רעדאַגירן דעם file צו אַרייַן דיין BFM קאַמאַנדז. ניצן דעם אויב איר האָט קאַנפיגיערד SERDESIF_ בלאָק אין BFM PCIe סימיאַליישאַן מאָדע און ווי אַ AXI / AHBLite בעל. אויב איר האָט קאַנפיגיערד SERDESIF_ פאַרשפּאַרן אין RTL סימיאַליישאַן מאָדע, איר וועט ניט דאַרפֿן דאָס file.

ווען איר ינוואָוק סימיאַליישאַן יעדער מאָל, די פאלגענדע צוויי סימיאַליישאַן files זענען שייַעך-באשאפן צו די / סימיאַליישאַן וועגווייַזער מיט דערהייַנטיקט אינהאַלט:

• subsystem.bfm - כּולל די # דעפינירן סטייטמאַנץ פֿאַר יעדער פּעריפעראַל געניצט אין דיין פּלאַן, וואָס ספּעציפיצירן די באַזונדער אָפּטיילונג פון די פּעריפעראַל_יניט.בפם צו זיין עקסאַקיוטאַד קאָראַספּאַנדינג צו יעדער פּעריפעראַל.
• operipheral_init.bfm - כּולל די BFM פּראָצעדור וואָס עמיאַלייץ די CMSIS :: SystemInit () פֿונקציע לויפן אויף די Cortex-M3 איידער איר אַרייַן די הויפּט () פּראָצעדור. עס קאַפּיז די קאַנפיגיעריישאַן דאַטן פֿאַר קיין פּעריפעראַל געניצט אין די פּלאַן צו די ריכטיק פּעריפעראַל קאַנפיגיעריישאַן רעדזשיסטערז און דעמאָלט ווייץ פֿאַר אַלע די פּעריפעראַלס צו זיין גרייט איידער באַשטעטיקן אַז איר קענען נוצן די פּעריפעראַלס. עס עקסאַקיוץ MDDR_init.bfm און FDDR_init.bfm.

ניצן די דזשענערייטאַד files, די DDR קאַנטראָולערז אין דיין פּלאַן זענען אויטאָמאַטיש קאַנפיגיערד, סימיאַלייטינג וואָס וואָלט פּאַסירן אויף אַ SmartFusion2 מיטל. איר קענען רעדאַגירן די user.bfm file צו לייגן קיין קאַמאַנדז פארלאנגט צו סימולירן דיין פּלאַן (Cortex-M3 איז דער בעל). די קאַמאַנדז זענען עקסאַקיוטאַד נאָך די פּעריפעראַלס האָבן שוין ינישאַלייזד. צי ניט רעדאַגירן די test.bfm, subsystem.bfm, peripheral_init.bfm, MDDR_init.bfm, FDDR_init.bfm files און די SERDESIF_ _init.bfm files.

פּראָדוקט שטיצן

Microsemi SoC Products Group שטיצט זייַן פּראָדוקטן מיט פאַרשידן שטיצן באַדינונגס, אַרייַנגערעכנט קונה סערוויס, קונה טעכניש שטיצן צענטער, webפּלאַץ, עלעקטראָניש פּאָסט און ווערלדווייד פארקויפונג אָפאַסיז.
דער אַפּפּענדיקס כּולל אינפֿאָרמאַציע וועגן קאָנטאַקט Microsemi SoC פּראָדוקטן גרופע און ניצן די שטיצן באַדינונגס.
קונה סערוויס
קאָנטאַקט קונה סערוויס פֿאַר ניט-טעכניש פּראָדוקט שטיצן, אַזאַ ווי פּראָדוקט פּרייסינג, פּראָדוקט אַפּגריידז, דערהייַנטיקן אינפֿאָרמאַציע, סדר סטאַטוס און דערלויבעניש.
פֿון צפון אַמעריקע, רופן 800.262.1060
פון די רעשט פון דער וועלט, רופן 650.318.4460
פאַקס, פֿון ערגעץ אין דער וועלט, 408.643.6913
קונה טעכניש שטיצן צענטער
Microsemi SoC פּראָדוקץ גרופע סטאַפּס זיין קונה טעכניש שטיצן צענטער מיט העכסט באָקע ענדזשאַנירז וואָס קענען העלפֿן ענטפֿערן דיין ייַזנוואַרג, ווייכווארג און פּלאַן פֿראגן וועגן Microsemi SoC פּראָדוקטן. דער קונה טעכניש שטיצן צענטער ספּענדז אַ פּלאַץ פון צייט צו שאַפֿן אַפּלאַקיישאַן הערות, ענטפֿערס צו פּראָסט פּלאַן ציקל פֿראגן, דאַקיומענטיישאַן פון באַוווסט ישוז און פאַרשידן FAQ. אַזוי, איידער איר קאָנטאַקט אונדז, ביטע באַזוכן אונדזער אָנליין רעסורסן. עס איז זייער מסתּמא אַז מיר האָבן שוין געענטפערט דיין פֿראגן.
טעכניש שטיצן
באַזוכן די קונה סופּפּאָרט webפּלאַץ (www.microsemi.com/soc/support/search/default.aspx) פֿאַר מער אינפֿאָרמאַציע און שטיצן. פילע ענטפֿערס בנימצא אויף די זוך web מיטל אַרייַננעמען דייאַגראַמז, אילוסטראציעס און לינקס צו אנדערע רעסורסן אויף די webפּלאַץ.
Webפּלאַץ
איר קענען בלעטער אַ פאַרשיידנקייַט פון טעכניש און ניט-טעכניש אינפֿאָרמאַציע אויף די SoC היים בלאַט www.microsemi.com/soc.
קאָנטאַקט די קונה טעכניש שטיצן צענטער
העכסט באָקע ענדזשאַנירז שטעקן די טעכניש שטיצן צענטער. די טעכניש שטיצן צענטער קענען זיין קאָנטאַקטעד דורך E- בריוו אָדער דורך די Microsemi SoC פּראָדוקטן גרופע webפּלאַץ.
בליצפּאָסט
איר קענען יבערגעבן דיין טעכניש פֿראגן צו אונדזער E- בריוו אַדרעס און באַקומען ענטפֿערס צוריק דורך E- בריוו, פאַקס אָדער טעלעפאָן. אויך, אויב איר האָבן פּלאַן פּראָבלעמס, איר קענען E- בריוו דיין פּלאַן fileס צו באַקומען הילף.
מיר קעסיידער מאָניטאָר די E- בריוו חשבון איבער דעם טאָג. ווען איר שיקן דיין בקשה צו אונדז, ביטע זיין זיכער צו אַרייַננעמען דיין פול נאָמען, פירמע נאָמען און דיין קאָנטאַקט אינפֿאָרמאַציע פֿאַר עפעקטיוו פּראַסעסינג פון דיין בקשה.
די טעכניש שטיצן בליצפּאָסט אַדרעס איז soc_tech@microsemi.com.
מייַן קאַסעס
קאַסטאַמערז פון Microsemi SoC פּראָדוקץ גרופע קענען פאָרלייגן און שפּור טעכניש קאַסעס אָנליין דורך גיין צו מייַן קאַסעס.
אַרויס די יו
קוסטאָמערס וואָס דאַרפֿן הילף אַרויס די יו. עס. צייט זאָנעס קענען אָדער קאָנטאַקט טעכניש שטיצן דורך E- בריוו (soc_tech@microsemi.com) אָדער קאָנטאַקט אַ היגע פארקויפונג אָפיס. פארקויפונג אָפיס ליסטינגס קענען זיין געפֿונען אין www.microsemi.com/soc/company/contact/default.aspx.
ITAR טעכניש שטיצן
פֿאַר טעכניש שטיצן אויף RH און RT FPGAs וואָס זענען רעגיאַלייטאַד דורך ינטערנאַטיאָנאַל טראַפיק אין געווער רעגולאַטיאָנס (ITAR), קאָנטאַקט אונדז דורך soc_tech_itar@microsemi.com. אַלטערנאַטיוועלי, אין מיין קאַסעס, סעלעקטירן יאָ אין די ITAR פאַל-אַראָפּ רשימה. פֿאַר אַ גאַנץ רשימה פון ITAR-רעגיאַלייטאַד מיקראָסעעמי פפּגאַ, באַזוכן די ITAR web בלאַט.
מיקראָסעמי קאָרפּאָראַטיאָן (NASDAQ: MSCC) אָפפערס אַ פולשטענדיק פּאָרטפעל פון סעמיקאַנדאַקטער סאַלושאַנז פֿאַר: אַעראָספּאַסע, פאַרטיידיקונג און זיכערהייט; פאַרנעמונג און קאָמוניקאַציע; און ינדאַסטריאַל און אנדער ברירה ענערגיע מארקפלעצער. פּראָדוקטן אַרייַננעמען הויך-פאָרשטעלונג, הויך-פאַרלאָזלעך אַנאַלאָג און רף דעוויסעס, געמישט סיגנאַל און רף ינאַגרייטיד סערקאַץ, קוסטאָמיזאַבלע סאָקס, FPGAs און גאַנץ סאַבסיסטאַמז. מיקראָסעמי איז כעדקאָרטערד אין Aliso Viejo, קאַליפאָרניאַ. לערן מער ביי www.microsemi.com.
© 2014 מיקראָסעמי קאָרפּאָראַטיאָן. אלע רעכטן רעזערווירט. מיקראָסעמי און די מיקראָסעמי לאָגאָ זענען טריידמאַרקס פון מיקראָסעמי קאָרפּאָראַטיאָן. אַלע אנדערע טריידמאַרקס און דינסט מאַרקס זענען די פאַרמאָג פון זייער ריספּעקטיוו אָונערז.

5-02-00384-1/08.14מיקראָסעמי קאָרפּאָראַטע הויפּטקוואַרטיר
איין ענטערפּרייז, Aliso Viejo CA 92656 USA
אין די USA: +1 949-380-6100
סאַלעס: +1 949-380-6136
פאַקס: +1 949-215-4996

דאָקומענטן / רעסאָורסעס

Microsemi SmartFusion2 DDR קאָנטראָללער און סיריאַל הויך ספּיד קאָנטראָללער [pdfבאַניצער גייד SmartFusion2 DDR קאָנטראָללער און סיריאַל הויך ספּיד קאָנטראָללער, SmartFusion2 DDR, קאָנטראָללער און סיריאַל הויך ספּיד קאָנטראָללער, הויך ספּיד קאָנטראָללער

רעפערענצן

• באַניצער מאַנואַל