SmartFusion2
Rheolydd DDR a Rheolydd Cyflymder Uchel Cyfresol
Methodoleg Cychwyn
Canllaw Defnyddiwr

Rhagymadrodd

Wrth greu dyluniad gan ddefnyddio dyfais SmartFusion2, os ydych chi'n defnyddio un o'r ddau reolwr DDR (FDDR neu MDDR) neu unrhyw un o'r blociau rheolydd cyflymder Uchel Cyfresol (SERDESIF), rhaid i chi gychwyn cofrestri cyfluniad y blociau hyn ar amser rhedeg o'r blaen gellir eu defnyddio. Am gynample, ar gyfer y rheolydd DDR, rhaid i chi osod y modd DDR (DDR3/DDR2/LPDDR), lled PHY, modd byrstio ac ECC.
Yn yr un modd, ar gyfer y bloc SRDESIF a ddefnyddir fel terfynbwynt PCIe, rhaid i chi osod y BAR PCIE i ffenestr AXI (neu AHB).
Mae'r ddogfen hon yn disgrifio'r camau angenrheidiol i greu dyluniad Libero sy'n cychwyn yn awtomatig y rheolydd DDR a blociau SRDESIF wrth bweru i fyny. Mae hefyd yn disgrifio sut i gynhyrchu'r cod firmware o Libero SOC a ddefnyddir yn y llif dylunio mewnol.
Rhoddir disgrifiad manwl o'r theori gweithrediadau yn gyntaf.
Mae'r adran nesaf yn disgrifio sut i greu dyluniad o'r fath gan ddefnyddio'r Libero SoC System Builder, offeryn dylunio pwerus sydd, ymhlith nodweddion eraill, yn creu'r ateb 'cychwyn' i chi os ydych chi'n defnyddio blociau DDR neu SRDESIF yn eich dyluniad.
Mae'r adran nesaf yn disgrifio sut i roi datrysiad 'cychwyn' cyflawn at ei gilydd heb ddefnyddio'r SmartFusion2 System Builder. Mae hyn yn helpu i egluro beth sydd angen ei wneud os nad ydych am ddefnyddio'r System Builder, ac mae hefyd yn disgrifio'r hyn y mae'r offeryn Adeiladwr System yn ei gynhyrchu i chi mewn gwirionedd. Mae’r adran hon yn mynd i’r afael â:

• Creu'r data cyfluniad ar gyfer rheolydd DDR a chofrestrau cyfluniad SRDESIF
• Creu'r rhesymeg FPGA sy'n ofynnol i drosglwyddo'r data cyfluniad i'r gwahanol gofrestrau cyfluniad ASIC

Yn olaf, rydym yn disgrifio'r hyn a gynhyrchir files yn ymwneud â:

• Creu datrysiad 'cychwyn' cadarnwedd.
• Efelychu'r dyluniad ar gyfer datrysiad 'cychwyn' DDR.

I gael manylion am y rheolydd DDR a chofrestrau cyfluniad SRDESIF, cyfeiriwch at y Canllaw Defnyddiwr Cyfresol Cyflymder Uchel Microsemi SmartFusion2 a Rhyngwynebau DDR.

Theori Gweithredu

Mae'r datrysiad cychwyniad Ymylol yn defnyddio'r prif gydrannau canlynol:

• Swyddogaeth CMSIS SystemInit(), sy'n rhedeg ar y Cortex-M3 ac yn trefnu'r broses gychwyn.
• Craidd IP meddal CoreConfigP, sy'n cychwyn cofrestri cyfluniad y perifferolion.
• Craidd IP meddal CoreResetP, sy'n rheoli dilyniant ailosod y blociau MSS, DDR, a SRDESIF.

Mae'r broses gychwynnol ymylol yn gweithio fel a ganlyn:

1. Ar ôl ei ailosod, mae'r Cortex-M3 yn rhedeg y swyddogaeth CMSIS SystemInit(). Gweithredir y swyddogaeth hon yn awtomatig cyn i brif () swyddogaeth y rhaglen gael ei chyflawni.
   Mae signal allbwn CoreResetP MSS_HPMS_READY yn cael ei haeru ar ddechrau'r broses gychwyn, gan nodi bod yr MSS a'r holl berifferolion (ac eithrio MDDR) yn barod ar gyfer cyfathrebu.
2. Mae'r swyddogaeth SystemInit () yn ysgrifennu data cyfluniad i'r rheolwyr DDR a chofrestrau cyfluniad SRDESIF trwy fws MSS FIC_2 APB3. Mae'r rhyngwyneb hwn wedi'i gysylltu â'r craidd CoreConfigP meddal a ysgogwyd yn ffabrig FPGA.
3. Ar ôl i'r holl gofrestrau gael eu ffurfweddu, mae'r swyddogaeth SystemInit () yn ysgrifennu at gofrestrau rheoli CoreConfigP i nodi cwblhau cam ffurfweddu'r gofrestr; yna mae'r signalau allbwn CoreConfigP CONFIG1_DONE a CONIG2_DONE yn cael eu haeru.
   Mae dau gam i ffurfweddiad y gofrestr (CONFIG1 a CONFIG2) yn dibynnu ar y perifferolion a ddefnyddir yn y dyluniad.
4. Os defnyddir un neu ddau o MDDR/FDDR, ac ni ddefnyddir unrhyw un o'r blociau SRDESIF yn y dyluniad, dim ond un cyfnod cyfluniad cofrestr sydd. Mae signalau allbwn CoreConfigP CONFIG1_DONE a CONIG2_DONE yn cael eu haeru un ar ôl y llall heb unrhyw aros / oedi.
   Os defnyddir un neu fwy o flociau SRDESIF mewn modd nad yw'n PCIe yn y dyluniad, dim ond un cam sydd o ffurfweddiad y gofrestr. Mae CONFIG1_DONE a CONIG2_DONE yn cael eu haeru un ar ôl y llall heb unrhyw aros/oedi.
   Os defnyddir un neu fwy o flociau SRDESIF yn y modd PCIe yn y dyluniad, mae dau gam o gyfluniad y gofrestr. Mae CONFIG1_DONE yn cael ei haeru ar ôl i gam cyntaf cyfluniad y gofrestr ddod i ben. Mae system SERDESIF a chofrestrau lonydd wedi'u ffurfweddu yn y cam hwn. Os yw SRDESIF wedi'i ffurfweddu mewn modd nad yw'n PCIE, mae signal CONFIG2_DONE hefyd yn cael ei haeru ar unwaith.
5. Yna mae ail gam cyfluniad y gofrestr yn dilyn (os yw SRDESIF wedi'i ffurfweddu yn y modd PCIE). Dyma'r gwahanol ddigwyddiadau sy'n digwydd yn yr ail gam:
   – Mae CoreResetP yn dad-ddatgan signalau PHY_RESET_N a CORE_RESET_N sy'n cyfateb i bob un o'r blociau SERDESIIF a ddefnyddir. Mae hefyd yn honni signal allbwn SDIF_RELEASED ar ôl i'r holl flociau SRDESIF fod allan o ailosod. Defnyddir y signal SDIF_RELEASED hwn i ddangos i'r CoreConfigP nad yw craidd SERDESIF wedi'i ailosod a'i fod yn barod ar gyfer ail gam cyfluniad y gofrestr.
   – Unwaith y bydd y signal SDIF_RELEASED wedi'i haeru, mae'r swyddogaeth SystemInit () yn dechrau pleidleisio am yr honiad o PMA_READY ar y lôn SRDESIF briodol. Unwaith y bydd y PMA_READY wedi'i haeru, mae'r ail set o gofrestrau SRDESIF (cofrestrau PCIE) yn cael eu ffurfweddu / ysgrifennu gan swyddogaeth SystemInit().
6. Ar ôl i'r holl gofrestrau PCIE gael eu ffurfweddu, mae'r swyddogaeth SystemInit () yn ysgrifennu at gofrestrau rheoli CoreConfigP i nodi cwblhau ail gam cyfluniad y gofrestr; yna mae'r signal allbwn CoreConfigP CONIG2_DONE yn cael ei haeru.
7. Ar wahân i'r honiadau / dad-honiadau signal uchod, mae CoreResetP hefyd yn rheoli cychwyn y blociau amrywiol trwy gyflawni'r swyddogaethau canlynol:
   – Dad-haeru ailosodiad craidd FDDR
   – Mae dad-ddatgan y SERDESIF yn blocio ailosodiadau PHY a CORE
   - Monitro signal clo FDDR PLL (FPLL). Rhaid bod y FPLL wedi cloi i warantu y gall rhyngwyneb data FDDR AXI/AHBLite a ffabrig FPGA gyfathrebu'n gywir.
   - Monitro signalau clo bloc SRDESIF PLL (SPLL). Rhaid i'r SPLL fod wedi'i gloi i warantu y gall y rhyngwyneb SRDESIF blocio AXI / AHBLite (modd PCIe) neu ryngwyneb XAUI gyfathrebu'n iawn â ffabrig FPGA.
   - Aros i'r atgofion DDR allanol setlo a bod yn barod i'r rheolwyr DDR gael mynediad atynt.
8. Pan fydd pob perifferolion wedi cwblhau eu cychwyn, mae CoreResetP yn honni'r signal INIT_DONE; mae cofrestr fewnol CoreConfigP INIT_DONE wedyn yn cael ei haeru.
   Os defnyddir un neu ddau o MDDR/FDDR, a chyrhaeddir yr amser cychwyn DDR, mae signal allbwn CoreResetP DDR_READY yn cael ei haeru. Gellir monitro honiad y signal hwn DDR_READY fel arwydd bod y DDR (MDDR / FDDR) yn barod ar gyfer cyfathrebu.
   Os defnyddir un neu fwy o flociau SRDESIF, a bod ail gam cyfluniad y gofrestr wedi'i gwblhau'n llwyddiannus, mae signal allbwn CoreResetP SDIF_READY yn cael ei haeru. Gellir monitro honiad y signal hwn SDIF_READY fel arwydd bod yr holl flociau SERDESIF yn barod ar gyfer cyfathrebu.
9. Mae'r swyddogaeth SystemInit(), sydd wedi bod yn aros i INIT_DONE gael ei haeru, yn cwblhau, ac mae prif swyddogaeth () y rhaglen yn cael ei gweithredu. Ar y pryd, mae'r holl reolwyr DDR a ddefnyddir a blociau SRDESIF wedi'u cychwyn, a gall y cymhwysiad firmware a rhesymeg ffabrig FPGA gyfathrebu â nhw yn ddibynadwy.

Mae'r fethodoleg a ddisgrifir yn y ddogfen hon yn dibynnu ar y Cortex-M3 yn gweithredu'r broses gychwyn fel rhan o'r cod cychwyn system a weithredwyd cyn prif ()swyddogaeth y cais.
Gweler y Siartiau Llif yn Ffigur 1-1, Ffigur 1-2 a Ffigur 1-3 am gamau Cychwynnol FDDR/MDDR, SEREDES (modd di-PCIe) a SERDES (modd PCIe).
Mae Ffigur 1-4 yn dangos diagram amseriad Cychwynnol Ymylol.

Ffigur 1-3 • Siart Llif Cychwynnol SERDESIF (PCIe).
Mae'r weithdrefn gychwynnol a ddisgrifir yn y ddogfen hon yn ei gwneud yn ofynnol i chi redeg Cortex-M3 yn ystod y broses gychwyn, hyd yn oed os nad ydych yn bwriadu rhedeg unrhyw god ar y Cortex-M3. Rhaid i chi greu cymhwysiad firmware sylfaenol nad yw'n gwneud dim (dolen syml, ar gyfer example) a llwythwch y gweithredadwy yn y Cof Anweddol Anweddol (eNVM) fel bod y rheolwyr DDR a'r blociau SERDESIF yn cael eu cychwyn pan fydd y Cortex-M3 yn cychwyn.

Defnyddio System Builder i Greu Dyluniad Gan Ddefnyddio Blociau DDR a SRDESIF

Mae'r SmartFusion2 System Builder yn offeryn dylunio pwerus sy'n eich helpu i ddal eich gofynion lefel system a chynhyrchu dyluniad sy'n gweithredu'r gofynion hynny. Un o swyddogaethau pwysig iawn yr Adeiladwr System yw creu'r is-system Cychwynnol Ymylol yn awtomatig. Mae “Defnyddio SmartDesign i Greu Dyluniad Gan Ddefnyddio Blociau DDR a SRDESIF” ar dudalen 17 yn disgrifio’n fanwl sut i greu datrysiad o’r fath heb yr Adeiladwr System.
Os ydych chi'n defnyddio System Builder, rhaid i chi gyflawni'r tasgau canlynol i greu dyluniad sy'n cychwyn eich rheolwyr DDR a blociau SRDESIF wrth bweru i fyny:

1. Yn y dudalen Nodweddion Dyfais (Ffigur 2-1), nodwch pa reolwyr DDR sy'n cael eu defnyddio a faint o flociau SRDESIF sy'n cael eu defnyddio yn eich dyluniad.
2. Yn y dudalen Cof, nodwch y math o DDR (DDR2/DDR3/LPDDR) a'r data ffurfweddu ar gyfer eich atgofion DDR allanol. Gweler yr adran Tudalen Cof am fanylion.
3. Yn y dudalen Peripherals, ychwanegwch feistri ffabrig wedi'u ffurfweddu fel AHBLite / AXI i'r Is-system Ffabrig DDR a / neu Is-system FIC MSS DDR (dewisol).
4. Yn y dudalen Gosodiadau Cloc, nodwch yr amleddau cloc ar gyfer yr is-systemau DDR.
5. Cwblhewch eich manyleb dylunio a chliciwch ar Gorffen. Mae hyn yn cynhyrchu'r dyluniad a grëwyd gan Adeiladwr System, gan gynnwys y rhesymeg sy'n angenrheidiol ar gyfer y datrysiad 'cychwyn'.
6. Os ydych chi'n defnyddio blociau SRDESIF, rhaid i chi osod y blociau SRDESIF yn eich dyluniad ar unwaith a chysylltu eu porthladdoedd cychwynnol â rhai'r craidd a gynhyrchir gan System Builder.

Tudalen Nodweddion Dyfais Adeiladwr System
Yn y dudalen Nodweddion Dyfais, nodwch pa reolwyr DDR (MDDR a / neu FDDR) sy'n cael eu defnyddio a faint o flociau SERDESIF a ddefnyddir yn eich dyluniad (Ffigur 2-1).

Ffigur 2-1 • Tudalen Nodweddion Dyfais Adeiladwr System

Tudalen Cof Adeiladwr System
I ddefnyddio'r MSS DDR (MDDR) neu Fabric DDR (FDDR), dewiswch y Math o Cof o'r gwymplen (Ffigur 2-2).

Ffigur 2-2 • Cof Allanol MSS

Rhaid i chi:

1. Dewiswch y math DDR (DDR2, DDR3 neu LPDDR).
2. Diffiniwch amser setlo cof DDR. Ymgynghorwch â'ch Manylebau Cof DDR allanol i osod yr amser gosod cof cywir. Efallai na fydd y cof DDR yn cychwyn yn gywir os nad yw amser setlo'r cof wedi'i osod yn gywir.
3. Naill ai mewnforio data cyfluniad y gofrestr DDR neu osod eich Paramedrau Cof DDR. Am fanylion, cyfeiriwch at y Canllaw Defnyddiwr Cyfresol Cyflymder Uchel Microsemi SmartFusion2 a Rhyngwynebau DDR.

Defnyddir y data hwn i gynhyrchu'r gofrestr DDR BFM a ffurfweddiad firmware files fel y disgrifir yn y "Creu a Llunio'r Cais Cadarnwedd" ar dudalen 26 a "BFM Files Wedi'i Ddefnyddio ar gyfer Efelychu'r Dyluniad” ar dudalen 27. Am fanylion ar gofrestrau cyfluniad rheolydd DDR, cyfeiriwch at y Canllaw Defnyddiwr Cyfresol Cyflymder Uchel Microsemi SmartFusion2 a Rhyngwynebau DDR.
Mae cynample o'r cyfluniad file dangosir cystrawen yn Ffigur 2-3. Yr enwau cofrestr a ddefnyddir yn hyn file yr un fath â'r rhai a ddisgrifir yn y Canllaw Defnyddiwr Cyfresol Cyflymder Uchel Microsemi SmartFusion2 a Rhyngwynebau DDR

Ffigur 2-3 • Cyfluniad File Cystrawen Example
Tudalen Perifferolion Adeiladwr System
Yn y dudalen Peripherals, ar gyfer pob rheolydd DDR mae is-system ar wahân yn cael ei chreu (Fabric DDR Subsystem ar gyfer FDDR ac MSS DDR FIC Subsystem ar gyfer MDDR). Gallwch ychwanegu Meistr Ffabrig AMBA (wedi'i ffurfweddu fel AXI / AHBLite) yn graidd i bob un o'r is-systemau hyn i alluogi mynediad meistr ffabrig i'r rheolwyr DDR. Ar ôl ei gynhyrchu, mae System Builder yn cychwyn creiddiau bysiau yn awtomatig (yn dibynnu ar y math o AMBA Master a ychwanegwyd) ac yn datgelu meistr BIF craidd y bws a'r cloc ac ailosod pinnau'r is-systemau cyfatebol (FDDR / MDDR) o dan grwpiau pin priodol, i'r brig. Y cyfan sy'n rhaid i chi ei wneud yw cysylltu'r BIFs â'r creiddiau Meistr Ffabrig priodol y byddech chi'n eu rhoi ar unwaith yn y dyluniad. Yn achos MDDR, mae'n ddewisol ychwanegu craidd Meistr Ffabrig AMBA i Is-system FIC MSS DDR; Mae Cortex-M3 yn feistr diofyn ar yr is-system hon. Mae Ffigur 2-4 yn dangos Tudalen Perifferolion Adeiladwr System.

Ffigur 2-4 • Tudalen Perifferolion Adeiladwr System

Tudalen Gosodiadau Cloc Adeiladwr System
Yn y dudalen Gosodiadau Cloc, ar gyfer pob rheolydd DDR, rhaid i chi nodi'r amleddau cloc sy'n gysylltiedig â phob is-system DDR (MDDR a / neu FDDR).
Ar gyfer MDDR, rhaid i chi nodi:

• MDDR_CLK - Mae'r cloc hwn yn pennu amlder gweithredu'r Rheolydd DDR a dylai gyd-fynd â'r amledd cloc yr hoffech i'ch cof DDR allanol redeg arno. Diffinnir y cloc hwn fel lluosrif o'r M3_CLK (Prif Gloc Cortex-M3 ac MSS, Ffigur 2-5). Rhaid i'r MDDR_CLK fod yn llai na 333 MHz.
• DDR_FIC_CLK - Os ydych chi hefyd wedi dewis cyrchu'r MDDR o ffabrig FPGA, mae angen i chi nodi'r DDR_FIC_CLK. Diffinnir yr amledd cloc hwn fel cymhareb y MDDR_CLK a dylai gyd-fynd â'r amlder y mae is-system ffabrig FPGA sy'n cyrchu'r MDDR yn rhedeg.

Ffigur 2-5 • Prif Gloc Cortex-M3 ac MSS; Clociau MDDR

Ar gyfer FDDR, rhaid i chi nodi:

• FDDR_CLK - Yn pennu amlder gweithredu'r Rheolydd DDR a dylai gyd-fynd â'r amledd cloc yr ydych am i'ch cof DDR allanol redeg. Sylwch fod y cloc hwn wedi'i ddiffinio fel lluosrif o'r cloc M3_CLK (MSS a Cortex-M3, Ffigur 2-5). Rhaid i'r FDDR_CLK fod o fewn 20 MHz a 333 MHz.
• FDDR_SUBSYSTEM_CLK - Diffinnir yr amledd cloc hwn fel cymhareb o'r FDDR_CLK a dylai gyd-fynd â'r amlder y mae is-system ffabrig FPGA sy'n cyrchu'r FDDR yn rhedeg.

Ffigur 2-6 • Clociau DDR Ffabrig
Ffurfweddiad SERDESIF
Nid yw'r blociau SERDESIF wedi'u gosod ar unwaith yn y dyluniad a gynhyrchir gan System Builder. Fodd bynnag, ar gyfer yr holl flociau SRDESIF, mae signalau cychwyn ar gael ar ryngwyneb craidd yr Adeiladwr System a gellir eu cysylltu â creiddiau SERDESIF ar lefel nesaf yr hierarchaeth, fel y dangosir yn Ffigur 2-7.Ffigur 2-7 • Cysylltedd Cychwynnol Ymylol SRDESIF
Yn debyg i'r cofrestrau cyfluniad DDR, mae gan bob bloc SERDES hefyd gofrestrau cyfluniad y mae'n rhaid eu llwytho ar amser rhedeg. Gallwch naill ai fewnforio'r gwerthoedd cofrestr hyn neu ddefnyddio'r Cyflunydd Rhyngwyneb Cyfresol Cyflymder Uchel (Ffigur 2-8) i nodi'ch paramedrau PCIe neu EPCS a chyfrifir gwerthoedd y gofrestr yn awtomatig i chi. Am fanylion, cyfeiriwch at y Canllaw Defnyddiwr Ffurfweddwr SERDES.Ffigur 2-8 • Cyflunydd Rhyngwyneb Cyfresol Cyflymder Uchel
Unwaith y byddwch wedi integreiddio'ch rhesymeg defnyddiwr gyda'r bloc System Builder a'r bloc SERDES, gallwch gynhyrchu eich SmartDesign lefel uchaf. Mae hyn yn cynhyrchu pob HDL a BFM files sy'n angenrheidiol i weithredu ac efelychu eich dyluniad. Yna gallwch fynd ymlaen â gweddill y Llif Dylunio.

Defnyddio SmartDesign i Greu Dyluniad Gan Ddefnyddio Blociau DDR a SRDESIF

Mae'r adran hon yn disgrifio sut i roi datrysiad 'cychwyn' cyflawn at ei gilydd heb ddefnyddio'r SmartFusion2 System Builder. Y nod yw eich helpu chi i ddeall beth sy'n rhaid i chi ei wneud os nad ydych chi am ddefnyddio'r System Builder. Mae'r adran hon hefyd yn disgrifio'r hyn y mae'r offeryn System Builder yn ei gynhyrchu i chi mewn gwirionedd. Mae’r adran hon yn disgrifio sut i:

• Mewnbynnu'r data cyfluniad ar gyfer rheolydd DDR a chofrestrau cyfluniad SRDESIF.
• Cychwyn a chysylltu'r Craidd Ffabrig sydd eu hangen i drosglwyddo'r data cyfluniad i'r rheolwyr DDR a chofrestrau cyfluniad SRDESIF.

Ffurfweddiad Rheolydd DDR
Rhaid i'r rheolwyr MSS DDR (MDDR) a Fabric DDR (FDDR) gael eu ffurfweddu'n ddeinamig (ar amser rhedeg) i gyd-fynd â gofynion cyfluniad cof DDR allanol (modd DDR, lled PHY, modd byrstio, ECC, ac ati). Ysgrifennir data a fewnbynnir yn y ffurfweddydd MDDR/FDDR i gofrestrau cyfluniad y rheolydd DDR gan swyddogaeth CMSIS SystemInit(). Mae gan y Configurator dri thab gwahanol ar gyfer mewnbynnu gwahanol fathau o ddata cyfluniad:

• Data cyffredinol (modd DDR, Lled Data, Amlder Cloc, ECC, Rhyngwyneb Ffabrig, Cryfder Gyrru)
• Data Cychwyn Cof (Hyd Byrstio, Trefn Byrstio, Modd Amseru, Cudd, ac ati)
• Data Amseru Cof

Cyfeiriwch at fanylebau eich cof DDR allanol a ffurfweddwch y Rheolydd DDR i gyd-fynd â gofynion eich cof DDR allanol.
Am fanylion ar ffurfweddiad DDR, cyfeiriwch at y Canllaw i Ddefnyddwyr Ffurfweddu SmartFusion2 MSS DDR.
Ffurfweddiad SERDESIF
Cliciwch ddwywaith ar y bloc SERDES yng nghynfas SmartDesign i agor y Configurator i ffurfweddu'r SERDES (Ffigur 3-1). Gallwch naill ai fewnforio'r gwerthoedd cofrestr hyn neu ddefnyddio'r ffurfweddydd SERDES i nodi'ch paramedrau PCIe neu EPCS ac mae gwerthoedd y gofrestr yn cael eu cyfrifo'n awtomatig i chi. Am fanylion, cyfeiriwch at y Canllaw Defnyddiwr Ffurfweddwr SERDES.Ffigur 3-1 • Cyflunydd Rhyngwyneb Cyfresol Cyflymder Uchel
Creu Is-System Cychwyn Dyluniad FPGA
I gychwyn y blociau DDR a SRDESIF, rhaid i chi greu'r is-system cychwyn yn ffabrig FPGA. Mae is-system cychwyn ffabrig FPGA yn symud data o'r Cortex-M3 i gofrestrau cyfluniad DDR a SRDESIF, yn rheoli'r dilyniannau ailosod sy'n ofynnol er mwyn i'r blociau hyn fod yn weithredol ac yn arwydd pan fydd y blociau hyn yn barod i gyfathrebu â gweddill eich dyluniad. I greu'r is-system gychwynnol, rhaid i chi:

• Ffurfweddu FIC_2 y tu mewn i'r MSS
• Cychwyn a ffurfweddu'r creiddiau CoreConfigP a CoreResetP
• Cychwynnwch yr osgiliadur RC 25/50MHz ar sglodion
• Cychwynnwch y macro Ailosod System (SYSRESET).
• Cysylltwch y cydrannau hyn â rhyngwynebau cyfluniad pob ymylol, clociau, ailosodiadau a phorthladdoedd clo PLL

Ffurfweddiad MSS FIC_2 APB
I ffurfweddu'r MSS FIC_2:

1. Agorwch y blwch deialog cyflunydd FIC_2 o'r cyflunydd MSS (Ffigur 3-2).
2. Dewiswch Cychwyn perifferolion gan ddefnyddio Cortex-M3.
3. Yn dibynnu ar eich system, gwiriwch un neu'r ddau o'r blychau ticio canlynol:
   — MSS DDR
   - DDR ffabrig a / neu SERDES Blociau
4. Cliciwch OK a symud ymlaen i gynhyrchu'r MSS (gallwch ohirio'r weithred hon nes eich bod wedi ffurfweddu'r MSS yn llawn i'ch gofynion dylunio). Mae'r porthladdoedd FIC_2 (FIC_2_APB_MASTER, FIC_2_APB_M_PCLK a FIC_2_APB_M_RESET_N) bellach yn agored yn y rhyngwyneb MSS a gellir eu cysylltu â'r creiddiau CoreConfigP a CoreResetP.

Ffigur 3-2 • Ffurfweddydd MSS FIC_2

CoreConfigP
I ffurfweddu CoreConfigP:

1. Cychwynnwch CoreConfigP i'ch SmartDesign (fel arfer yr un lle mae'r MSS yn cael ei amrantiad).
   Gellir dod o hyd i'r craidd hwn yng Nghatalog Libero (o dan Peripherals).
2. Cliciwch ddwywaith ar y craidd i agor y cyflunydd.
3. Ffurfweddwch y craidd i nodi pa berifferolion y mae angen eu cychwyn (Ffigur 3-3)

Ffigur 3-3 • Blwch Deialog CoreConfigP

CoreResetP
I ffurfweddu CoreResetP:

1. Cychwynnwch CoreResetP i'ch SmartDesign (fel arfer yr un lle mae'r MSS yn cael ei amrantiad).
   Gellir dod o hyd i'r craidd hwn yng Nghatalog Libero, o dan Peripherals.
2. Cliciwch ddwywaith ar y craidd y tu mewn i Gynfas SmartDesign i agor y Configurator (Ffigur 3-4).
3. Ffurfweddwch y craidd i:
   - Nodwch yr ymddygiad ailosod allanol (EXT_RESET_OUT haerwyd). Dewiswch un o bedwar opsiwn:
   o Nid yw EXT_RESET_OUT byth yn cael ei honni
   o Mae EXT_RESET_OUT yn cael ei haeru os yw ailosod pŵer i fyny (POWER_ON_RESET_N) yn cael ei haeru
   o Mae EXT_RESET_OUT yn cael ei haeru os yw FAB_RESET_N yn cael ei haeru
   o Mae EXT_RESET_OUT yn cael ei haeru os honnir ailosod pŵer i fyny (POWER_ON_RESET_N) neu FAB_RESET_N
   - Nodwch y Dyfais Cyftage. Dylai'r gwerth a ddewiswyd gyfateb i'r cyftage dewisoch chi yn y Libero Project Settings blwch deialog.
   – Gwiriwch y blychau ticio priodol i ddangos pa berifferolion rydych chi'n eu defnyddio yn eich dyluniad.
   - Nodwch yr amser gosod cof DDR allanol. Dyma'r gwerth mwyaf posibl ar gyfer yr holl atgofion DDR a ddefnyddir yn eich cais (MDDR a FDDR). Cyfeiriwch at y daflen ddata gwerthwr cof DDR allanol i ffurfweddu'r paramedr hwn. Mae 200us yn werth diofyn da ar gyfer atgofion DDR2 a DDR3 sy'n rhedeg ar 200MHz. Mae hwn yn baramedr pwysig iawn i warantu efelychiad gweithio a system weithio ar silicon. Gall gwerth anghywir ar gyfer yr amser setlo arwain at wallau efelychu. Cyfeiriwch at y daflen ddata gwerthwr cof DDR i ffurfweddu'r paramedr hwn.
   – Ar gyfer pob bloc SERDES yn eich dyluniad, gwiriwch y blychau priodol i nodi:
   o Defnyddir PCIe
   o Mae angen cefnogaeth ar gyfer Ailosod Poeth PCIe
   o Mae angen cefnogaeth ar gyfer PCIe L2/P2

Nodyn: Os ydych yn defnyddio'r marw 090(M2S090) a bod eich dyluniad yn defnyddio SERDESIF, nid oes rhaid i chi wirio unrhyw un o'r blychau ticio canlynol: 'Defnyddir ar gyfer PCIe', 'Cynnwys cymorth PCIe HotReset' a 'Cynnwys cymorth PCIe L2/P2'. Os ydych chi'n defnyddio unrhyw ddyfais nad yw'n 090 ac yn defnyddio un neu fwy o flociau SERDESIF, mae'n rhaid i chi wirio pob un o'r pedwar blwch ticio o dan yr adran SERDESIF priodol.
Nodyn: I gael manylion am yr opsiynau sydd ar gael i chi yn y cyflunydd hwn, cyfeiriwch at y Llawlyfr CoreResetP.

Ffigur 3-4 • CoreResetPConfigurator

Cychwyn Oscillator 25/50MHz
Mae CoreConfigP a CoreResetP yn cael eu clocio gan yr osgiliadur RC 25/50MHz ar sglodion. Rhaid i chi gychwyn Oscillator 25/50MHz a'i gysylltu â'r creiddiau hyn.

1. Cychwynnwch y craidd Oscillators Sglodion yn eich SmartDesign (fel arfer yr un lle mae'r MSS yn cael ei amrantiad). Gellir dod o hyd i'r craidd hwn yng Nghatalog Libero o dan Cloc a Rheolaeth.
2. Ffurfweddwch y craidd hwn fel bod yr osgiliadur RC yn gyrru'r ffabrig FPGA, fel y dangosir yn Ffigur 3-5.

Ffigur 3-5 • Ffurfweddwr Osgiliadur Sglodion

Cychwyn Ailosod System (SYSRESET).
Mae'r macro SYSRRESET yn darparu ymarferoldeb ailosod lefel dyfais i'ch dyluniad. Mae'r signal allbwn POWER_ON_RESET_N yn cael ei haeru/dad-haeru pryd bynnag y caiff y sglodyn ei bweru neu pan fydd y pin allanol DEVRST_N yn cael ei haeru/dad-hawlio (Ffigur 3-6).
Cychwynnwch y macro SYSRESET i mewn i'ch SmartDesign (fel arfer yr un lle mae'r MSS yn cael ei amrantiad). Gellir dod o hyd i'r macro hwn yng Nghatalog Libero o dan Macro Library.Nid oes angen cyfluniad y macro hwn.

Ffigur 3-6 • Macro SYSRRESET

Cysylltedd Cyffredinol
Ar ôl i chi gychwyn a ffurfweddu'r creiddiau MSS, FDDR, SERDESIF, OSC, SYSRRESET, CoreConfigP a CoreResetP yn eich dyluniad, mae angen i chi eu cysylltu i ffurfio'r is-system Cychwynnol Ymylol. Er mwyn symleiddio'r disgrifiad cysylltedd yn y ddogfen hon, caiff ei dorri i mewn i gysylltedd llwybr data cyfluniad sy'n cydymffurfio â APB3 sy'n gysylltiedig â'r CoreConfigP a'r cysylltiadau cysylltiedig â CoreResetP.
Cysylltedd Llwybr Data Ffurfweddu
Mae Ffigur 3-7 yn dangos sut i gysylltu'r CoreConfigP â'r signalau MSS FIC_2 a rhyngwynebau cyfluniad cydymffurfio APB3 y perifferolion.
Tabl 3-1 • Cysylltiadau Porth Data Ffurfweddu Porthladd/BIF

RHAG Rhyngwyneb Porthladd/Bws (BIF)/ Cydran	I Rhyngwyneb Porthladd/Bws (BIF)/Cydran
APB S PRESET N/ CoreConfigP	APB S PRESET N/ SDIF <0/1/2/3>	APB S PRESET N/ FDDR	MDDR APB S PRESE TN/MSS
APB S PCLK/ CoreConfigP	APB S PCLK/SDIF	APB S PCLK/FDDR	MDDR APB S POLK/ MSS
MDDR APBmslave/ CoreConfig			Caethwasiaeth APB MDDR (BIF)/MSS
SDIF <0/1/2/ 3> APBmslave/Config	APB Caethwas (BIF)/ SDIF <0/1/2/3>
FDDR APBmslave		APB Caethwas (BIF)/ FDDR
FIC 2 APBmmaster / CoreConfigP			FIC 2 APB MASTER/ MSS

Ffigur 3-7 • FIC_2 APB3 Cysylltedd Is-System

Clociau ac Ailosod Cysylltedd
Mae Ffigur 3-8 yn dangos sut i gysylltu'r CoreResetP â'r ffynonellau ailosod allanol a signalau ailosod craidd y perifferolion. Mae hefyd yn dangos sut i gysylltu'r CoreResetP â signalau statws cydamseru cloc y perifferolion (signalau clo PLL). Yn ogystal, mae'n dangos sut mae'r CoreConfigP a CoreResetP wedi'u cysylltu.

Ffigur 3-8 • Cysylltedd Is-System Ailosod Craidd SF2

Creu a Chasglu'r Cais Firmware

Pan fyddwch yn allforio'r firmware o LiberoSoC (Ffenestr Llif Dylunio> Firmware Allforio> Firmware Allforio), mae Libero yn cynhyrchu'r canlynol files yn y /firmware/drivers_config/ sys_config ffolder:

• sys_config.c – Yn cynnwys y strwythurau data sy'n dal y gwerthoedd ar gyfer y cofrestrau ymylol.
• sys_config.h - Yn cynnwys y datganiadau #define sy'n nodi pa berifferolion sy'n cael eu defnyddio yn y dyluniad ac sydd angen eu cychwyn.
• sys_config_mddr_define.h - Yn cynnwys data cyfluniad rheolydd MDDR a gofnodwyd yn y blwch deialog Ffurfweddu Cofrestrau.
• sys_config_fddr_define.h - Yn cynnwys data cyfluniad rheolydd FDDR a gofnodwyd yn y blwch deialog Ffurfweddu Cofrestrau.
• sys_config_mss_clocks.h — Hyn file yn cynnwys yr amleddau cloc MSS fel y'u diffinnir yn y ffurfweddydd MSS CCC. Defnyddir yr amleddau hyn gan y cod CMSIS i ddarparu gwybodaeth cloc gywir i lawer o'r gyrwyr MSS y mae'n rhaid iddynt gael mynediad at amlder eu Cloc Ymylol (PCLK) (ee, mae rhanwyr cyfradd baud MSS UART yn swyddogaeth o'r gyfradd baud ac amledd PCLK ).
• sys_config_SERDESIF_ .c – Yn cynnwys y SRDESIF_ data ffurfweddiad cofrestr a ddarparwyd yn ystod y SRDESIF_ cyfluniad bloc wrth greu dyluniad.
• sys_config_SERDESIF_ .h - Yn cynnwys y datganiadau #define sy'n nodi nifer y parau cyfluniad cofrestr a'r rhif lôn y mae angen ei bleidleisio ar gyfer PMA_READY (dim ond yn y modd PCIe).

rhain files yn ofynnol er mwyn i'r cod CMSIS grynhoi'n gywir a chynnwys gwybodaeth am eich dyluniad cyfredol, gan gynnwys data ffurfweddu ymylol a gwybodaeth ffurfweddu cloc ar gyfer yr MSS.
Peidiwch â golygu'r rhain files â llaw; maent yn cael eu creu i'r cyfeirlyfrau cydran/perifferol cyfatebol bob tro y caiff y cydrannau SmartDesign sy'n cynnwys y perifferolion priodol eu cynhyrchu. Os gwneir unrhyw newidiadau i ddata cyfluniad unrhyw un o'r perifferolion, mae angen i chi ail-allforio'r prosiectau firmware fel bod y firmware wedi'i ddiweddaru files (gweler y rhestr uchod) yn cael eu hallforio i'r / firmware/drivers_config/sys_config ffolder.
Pan fyddwch chi'n allforio'r firmware, mae Libero SoC yn creu'r prosiectau firmware: llyfrgell lle mae'ch cyfluniad dylunio files a gyrwyr yn cael eu llunio.
Os edrychwch ar y prosiect Creu blwch ticio pan fyddwch yn allforio'r firmware, crëir prosiect meddalwedd SoftConsole/IAR/Keil i ddal y prosiect cymhwysiad lle gallwch olygu'r prif.c a'r defnyddiwr C/H files. Agorwch y prosiect SoftConSole/IAR/Keil i lunio'r cod CMSIS yn gywir a chael eich rhaglen firmware wedi'i ffurfweddu'n gywir i gyd-fynd â'ch dyluniad caledwedd.

BFM Files Defnyddir ar gyfer Efelychu'r Dyluniad

Pan fyddwch yn cynhyrchu'r cydrannau SmartDesign sy'n cynnwys y perifferolion sy'n gysylltiedig â'ch dyluniad, yr efelychiad files cyfatebol i'r perifferolion priodol yn cael eu cynhyrchu yn y / cyfeiriadur efelychu:

• prawf.bfm - BFM lefel uchaf file sy'n cael ei weithredu gyntaf yn ystod unrhyw efelychiad sy'n ymarfer y prosesydd SmartFusion2 MSS Cortex-M3. Mae'n gweithredu peripheral_init.bfm a user.bfm, yn y drefn honno.
• MDDR_init.bfm - Os yw'ch dyluniad yn defnyddio'r MDDR, mae Libero yn cynhyrchu hyn file; mae'n cynnwys gorchmynion ysgrifennu BFM sy'n efelychu ysgrifen o'r data cofrestr ffurfweddu MSS DDR a roesoch (gan ddefnyddio'r blwch deialog Golygu Cofrestrau neu yn y MSS_MDDR GUI) i mewn i gofrestrau Rheolydd MSS DDR.
• FDDR_init.bfm - Os yw'ch dyluniad yn defnyddio'r FDDR, mae Libero yn cynhyrchu hyn file; mae'n cynnwys gorchmynion ysgrifennu BFM sy'n efelychu ysgrifen o'r data cofrestr cyfluniad Ffabrig DDR a roesoch (gan ddefnyddio'r blwch deialog Golygu Cofrestrau neu yn y FDDR GUI) i mewn i gofrestrau Rheolydd Ffabrig DDR.
• SERDESIF_ _init.bfm - Os yw'ch dyluniad yn defnyddio un neu fwy o flociau SRDESIF, mae Libero yn cynhyrchu hyn file ar gyfer pob un o'r SRDESIF_ blociau a ddefnyddir; mae'n cynnwys gorchmynion ysgrifennu BFM sy'n efelychu ysgrifen data cofrestr ffurfweddiad SERDESIF a roesoch (gan ddefnyddio'r blwch deialog Golygu Cofrestrau neu yn y SRDESIF_ GUI) i mewn i'r SRDESIF_ cofrestri. Os yw'r bloc SRDESIF wedi'i ffurfweddu fel PCIe, hwn file hefyd rai datganiadau #define sy'n rheoli gweithrediad y 2 gam cyfluniad cofrestr mewn trefn berffaith.
• defnyddiwr.bfm - Yn cynnwys y gorchmynion defnyddiwr. Gweithredir y gorchmynion hyn ar ôl cwblhau peripheral_init.bfm. Golygu hwn file i nodi'ch gorchmynion BFM.
• SERDESIF_ _defnyddiwr.bfm - Yn cynnwys y gorchmynion defnyddiwr. Golygu hwn file i nodi'ch gorchmynion BFM. Defnyddiwch hwn os ydych wedi ffurfweddu SRDESIF_ bloc yn y modd efelychu BFM PCIe ac fel meistr AXI / AHBLite. Os ydych wedi ffurfweddu SRDESIF_ bloc yn y modd efelychu RTL, ni fydd angen hyn arnoch chi file.

Pan fyddwch yn galw efelychiad bob tro, y ddau efelychiad canlynol files yn cael eu hail-greu i'r / cyfeiriadur efelychu gyda chynnwys wedi'i ddiweddaru:

• is-system.bfm – Yn cynnwys y datganiadau #define ar gyfer pob perifferol a ddefnyddir yn eich dyluniad, sy'n nodi'r adran benodol o'r peripheral_init.bfm i'w gweithredu sy'n cyfateb i bob ymylol.
• perifferol_init.bfm - Yn cynnwys y weithdrefn BFM sy'n efelychu'r swyddogaeth CMSIS :: SystemInit () sy'n rhedeg ar y Cortex-M3 cyn i chi fynd i mewn i'r brif weithdrefn (). Mae'n copïo'r data cyfluniad ar gyfer unrhyw ymylol a ddefnyddir yn y dyluniad i'r cofrestrau cyfluniad ymylol cywir ac yna'n aros i'r holl berifferolion fod yn barod cyn honni y gallwch ddefnyddio'r perifferolion hyn. Mae'n gweithredu MDDR_init.bfm a FDDR_init.bfm.

Gan ddefnyddio'r rhain a gynhyrchir files, mae'r rheolwyr DDR yn eich dyluniad yn cael eu ffurfweddu'n awtomatig, gan efelychu beth fyddai'n digwydd ar ddyfais SmartFusion2. Gallwch olygu'r defnyddiwr.bfm file i ychwanegu unrhyw orchmynion sydd eu hangen i efelychu'ch dyluniad (Cortex-M3 yw'r meistr). Mae'r gorchmynion hyn yn cael eu gweithredu ar ôl i'r perifferolion gael eu cychwyn. Peidiwch â golygu'r test.bfm, subsystem.bfm, peripheral_init.bfm, MDDR_init.bfm, FDDR_init.bfm files a'r SRDESIF_ _init.bfm files.

Cymorth Cynnyrch

Mae Microsemi SoC Products Group yn cefnogi ei gynhyrchion gyda gwasanaethau cymorth amrywiol, gan gynnwys Gwasanaeth Cwsmeriaid, Canolfan Cymorth Technegol i Gwsmeriaid, a websafle, post electronig, a swyddfeydd gwerthu ledled y byd.
Mae'r atodiad hwn yn cynnwys gwybodaeth am gysylltu â Microsemi SoC Products Group a defnyddio'r gwasanaethau cymorth hyn.
Gwasanaeth Cwsmer
Cysylltwch â Gwasanaeth Cwsmer i gael cymorth cynnyrch annhechnegol, megis prisio cynnyrch, uwchraddio cynnyrch, diweddaru gwybodaeth, statws archeb, ac awdurdodi.
O Ogledd America, ffoniwch 800.262.1060
O weddill y byd, ffoniwch 650.318.4460
Ffacs, o unrhyw le yn y byd, 408.643.6913
Canolfan Cymorth Technegol Cwsmeriaid
Mae Microsemi SoC Products Group yn staffio ei Ganolfan Cymorth Technegol Cwsmeriaid gyda pheirianwyr medrus iawn a all helpu i ateb eich cwestiynau caledwedd, meddalwedd a dylunio am Microsemi SoC Products. Mae'r Ganolfan Cymorth Technegol i Gwsmeriaid yn treulio llawer iawn o amser yn creu nodiadau cais, atebion i gwestiynau cylch dylunio cyffredin, dogfennu materion hysbys, ac amrywiol Gwestiynau Cyffredin. Felly, cyn i chi gysylltu â ni, ewch i'n hadnoddau ar-lein. Mae’n debygol iawn ein bod eisoes wedi ateb eich cwestiynau.
Cymorth Technegol
Ymwelwch â'r Cefnogaeth Cwsmer websafle (www.microsemi.com/soc/support/search/default.aspx) am ragor o wybodaeth a chymorth. Mae llawer o atebion ar gael ar y chwiliadwy web adnodd yn cynnwys diagramau, darluniau, a dolenni i adnoddau eraill ar y websafle.
Websafle
Gallwch bori amrywiaeth o wybodaeth dechnegol ac annhechnegol ar dudalen gartref SoC, yn www.microsemi.com/soc.
Cysylltu â'r Ganolfan Cymorth Technegol i Gwsmeriaid
Mae peirianwyr medrus iawn yn staffio'r Ganolfan Cymorth Technegol. Gellir cysylltu â'r Ganolfan Cymorth Technegol drwy e-bost neu drwy Grŵp Cynhyrchion Microsemi SoC websafle.
Ebost
Gallwch gyfleu eich cwestiynau technegol i'n cyfeiriad e-bost a derbyn atebion yn ôl trwy e-bost, ffacs neu ffôn. Hefyd, os oes gennych broblemau dylunio, gallwch e-bostio'ch dyluniad files i dderbyn cymorth.
Rydym yn monitro'r cyfrif e-bost yn gyson trwy gydol y dydd. Wrth anfon eich cais atom, gwnewch yn siŵr eich bod yn cynnwys eich enw llawn, enw'r cwmni, a'ch gwybodaeth gyswllt er mwyn prosesu'ch cais yn effeithlon.
Y cyfeiriad e-bost cymorth technegol yw soc_tech@microsemi.com.
Fy Achosion
Gall cwsmeriaid Microsemi SoC Products Group gyflwyno ac olrhain achosion technegol ar-lein trwy fynd i Fy Achosion.
Y tu allan i'r Unol Daleithiau
Gall cwsmeriaid sydd angen cymorth y tu allan i barthau amser yr UD naill ai gysylltu â chymorth technegol trwy e-bost (soc_tech@microsemi.com) neu cysylltwch â swyddfa werthu leol. Gellir dod o hyd i restrau'r swyddfa werthu yn www.microsemi.com/soc/company/contact/default.aspx.
Cymorth Technegol ITAR
I gael cymorth technegol ar FPGAs RH ac RT sy'n cael eu rheoleiddio gan Reoliadau Traffig Rhyngwladol mewn Arfau (ITAR), cysylltwch â ni drwy soc_tech_itar@microsemi.com. Fel arall, o fewn Fy Achosion, dewiswch Ie yn y gwymplen ITAR. I gael rhestr gyflawn o Microsemi FPGAs a reoleiddir gan ITAR, ewch i'r ITAR web tudalen.
Mae Microsemi Corporation (NASDAQ: MSCC) yn cynnig portffolio cynhwysfawr o atebion lled-ddargludyddion ar gyfer: awyrofod, amddiffyn a diogelwch; menter a chyfathrebu; a marchnadoedd ynni diwydiannol ac amgen. Mae cynhyrchion yn cynnwys dyfeisiau analog ac RF perfformiad uchel, dibynadwy iawn, cylchedau integredig signal cymysg a RF, SoCs y gellir eu haddasu, FPGAs, ac is-systemau cyflawn. Mae pencadlys Microsemi yn Aliso Viejo, Calif. Dysgwch fwy yn www.microsemi.com.
© 2014 Microsemi Corporation. Cedwir pob hawl. Mae Microsemi a logo Microsemi yn nodau masnach Microsemi Corporation. Mae'r holl nodau masnach a nodau gwasanaeth eraill yn eiddo i'w perchnogion priodol.

5-02-00384-1/08.14Pencadlys Corfforaethol Microsemi
Un Fenter, Aliso Viejo CA 92656 UDA
O fewn UDA: +1 949-380-6100
Gwerthiant: +1 949-380-6136
Ffacs: +1 949-215-4996

Dogfennau / Adnoddau

Rheolydd Microsemi SmartFusion2 DDR a Rheolydd Cyflymder Uchel Cyfresol [pdfCanllaw Defnyddiwr Rheolydd SmartFusion2 DDR a Rheolydd Cyflymder Uchel Cyfresol, SmartFusion2 DDR, Rheolydd a Rheolydd Cyflymder Uchel Cyfresol, Rheolydd Cyflymder Uchel

Cyfeiriadau

• Llawlyfr Defnyddiwr