Thông minh Fusion2
Bộ điều khiển DDR và ​​Bộ điều khiển tốc độ cao nối tiếp
Phương pháp khởi tạo
Hướng dẫn sử dụng

Giới thiệu

Khi tạo thiết kế bằng thiết bị SmartFusion2, nếu bạn sử dụng một trong hai bộ điều khiển DDR (FDDR hoặc MDDR) hoặc bất kỳ khối Bộ điều khiển tốc độ cao nối tiếp (SERDESIF), bạn phải khởi tạo các thanh ghi cấu hình của các khối này tại thời điểm chạy trước khi chúng có thể được sử dụng. Ví dụample, đối với bộ điều khiển DDR, bạn phải thiết lập chế độ DDR (DDR3/DDR2/LPDDR), độ rộng PHY, chế độ burst và ECC.
Tương tự như vậy, đối với khối SERDESIF được sử dụng làm điểm cuối PCIe, bạn phải đặt PCIE BAR thành cửa sổ AXI (hoặc AHB).
Tài liệu này mô tả các bước cần thiết để tạo thiết kế Libero tự động khởi tạo bộ điều khiển DDR và ​​các khối SERDESIF khi bật nguồn. Tài liệu này cũng mô tả cách tạo mã chương trình cơ sở từ Libero SOC được sử dụng trong luồng thiết kế nhúng.
Đầu tiên, mô tả chi tiết về lý thuyết hoạt động sẽ được cung cấp.
Phần tiếp theo sẽ mô tả cách tạo ra thiết kế như vậy bằng Libero SoC System Builder, một công cụ thiết kế mạnh mẽ cùng nhiều tính năng khác giúp tạo ra giải pháp 'khởi tạo' cho bạn nếu bạn sử dụng khối DDR hoặc SERDESIF trong thiết kế của mình.
Phần tiếp theo mô tả cách tạo ra giải pháp 'khởi tạo' hoàn chỉnh mà không cần sử dụng SmartFusion2 System Builder. Phần này giúp giải thích những gì cần làm nếu bạn không muốn sử dụng System Builder và cũng mô tả những gì công cụ System Builder thực sự tạo ra cho bạn. Phần này đề cập đến:

• Việc tạo dữ liệu cấu hình cho bộ điều khiển DDR và ​​các thanh ghi cấu hình SERDESIF
• Việc tạo ra logic FPGA cần thiết để chuyển dữ liệu cấu hình đến các thanh ghi cấu hình ASIC khác nhau

Cuối cùng chúng tôi mô tả các tạo ra fileliên quan đến:

• Tạo giải pháp 'khởi tạo' chương trình cơ sở.
• Mô phỏng thiết kế cho giải pháp 'khởi tạo' DDR.

Để biết chi tiết về bộ điều khiển DDR và ​​các thanh ghi cấu hình SERDESIF, hãy tham khảo Hướng dẫn sử dụng giao diện DDR và ​​serial tốc độ cao Microsemi SmartFusion2.

Lý thuyết hoạt động

Giải pháp khởi tạo thiết bị ngoại vi sử dụng các thành phần chính sau:

• Hàm CMSIS SystemInit() chạy trên Cortex-M3 và điều phối quá trình khởi tạo.
• Lõi IP mềm CoreConfigP có chức năng khởi tạo các thanh ghi cấu hình của thiết bị ngoại vi.
• Lõi IP mềm CoreResetP quản lý trình tự thiết lập lại của bộ điều khiển MSS, DDR và ​​khối SERDESIF.

Quá trình khởi tạo ngoại vi hoạt động như sau:

1. Khi thiết lập lại, Cortex-M3 chạy hàm CMSIS SystemInit(). Hàm này được tự động thực thi trước khi hàm main() của ứng dụng được thực thi.
   Tín hiệu đầu ra CoreResetP MSS_HPMS_READY được xác nhận khi bắt đầu quá trình khởi tạo, cho biết MSS và tất cả các thiết bị ngoại vi (trừ MDDR) đã sẵn sàng để giao tiếp.
2. Hàm SystemInit() ghi dữ liệu cấu hình vào bộ điều khiển DDR và ​​thanh ghi cấu hình SERDESIF qua bus MSS FIC_2 APB3. Giao diện này được kết nối với lõi CoreConfigP mềm được khởi tạo trong cấu trúc FPGA.
3. Sau khi tất cả các thanh ghi được cấu hình, hàm SystemInit() ghi vào các thanh ghi điều khiển CoreConfigP để chỉ ra sự hoàn tất của giai đoạn cấu hình thanh ghi; sau đó các tín hiệu đầu ra của CoreConfigP là CONFIG1_DONE và CONIG2_DONE được khẳng định.
   Có hai giai đoạn cấu hình thanh ghi (CONFIG1 và CONFIG2) tùy thuộc vào thiết bị ngoại vi được sử dụng trong thiết kế.
4. Nếu một hoặc cả hai MDDR/FDDR được sử dụng và không có khối SERDESIF nào được sử dụng trong thiết kế, thì chỉ có một giai đoạn cấu hình thanh ghi. Cả hai tín hiệu đầu ra CoreConfigP CONFIG1_DONE và CONIG2_DONE đều được khẳng định lần lượt mà không có bất kỳ sự chờ đợi/trì hoãn nào.
   Nếu một hoặc nhiều khối SERDESIF ở chế độ không phải PCIe được sử dụng trong thiết kế, chỉ có một giai đoạn cấu hình thanh ghi. CONFIG1_DONE và CONIG2_DONE được xác nhận lần lượt mà không có bất kỳ sự chờ đợi/trì hoãn nào.
   Nếu một hoặc nhiều khối SERDESIF ở chế độ PCIe được sử dụng trong thiết kế, có hai giai đoạn cấu hình thanh ghi. CONFIG1_DONE được khẳng định sau khi giai đoạn đầu tiên của cấu hình thanh ghi hoàn tất. Các thanh ghi hệ thống và làn SERDESIF được cấu hình trong giai đoạn này. Nếu SERDESIF được cấu hình ở chế độ không phải PCIE, tín hiệu CONFIG2_DONE cũng được khẳng định ngay lập tức.
5. Giai đoạn thứ hai của cấu hình thanh ghi sau đó diễn ra (nếu SERDESIF được cấu hình ở chế độ PCIE). Sau đây là các sự kiện khác nhau xảy ra trong giai đoạn thứ hai:
   – CoreResetP hủy xác nhận tín hiệu PHY_RESET_N và CORE_RESET_N tương ứng với từng khối SERDESIF được sử dụng. Nó cũng xác nhận tín hiệu đầu ra SDIF_RELEASED sau khi tất cả các khối SERDESIF hết thời gian reset. Tín hiệu SDIF_RELEASED này được sử dụng để chỉ ra cho CoreConfigP rằng lõi SERDESIF đã hết thời gian reset và sẵn sàng cho giai đoạn thứ hai của cấu hình thanh ghi.
   – Khi tín hiệu SDIF_RELEASED được khẳng định, hàm SystemInit() bắt đầu thăm dò để khẳng định PMA_READY trên làn SERDESIF thích hợp. Khi PMA_READY được khẳng định, bộ thanh ghi SERDESIF thứ hai (thanh ghi PCIE) được cấu hình/ghi bởi hàm SystemInit().
6. Sau khi tất cả các thanh ghi PCIE được cấu hình, hàm SystemInit() ghi vào các thanh ghi điều khiển CoreConfigP để chỉ ra sự hoàn tất của giai đoạn thứ hai trong quá trình cấu hình thanh ghi; sau đó tín hiệu đầu ra CoreConfigP CONIG2_DONE được khẳng định.
7. Ngoài các xác nhận/hủy xác nhận tín hiệu nêu trên, CoreResetP còn quản lý việc khởi tạo các khối khác nhau bằng cách thực hiện các chức năng sau:
   – Hủy xác nhận thiết lập lại lõi FDDR
   – Hủy xác nhận các khối SERDESIF sẽ thiết lập lại PHY và CORE
   – Giám sát tín hiệu khóa FDDR PLL (FPLL). FPLL phải được khóa để đảm bảo giao diện dữ liệu FDDR AXI/AHBLite và nền tảng FPGA có thể giao tiếp chính xác.
   – Giám sát tín hiệu khóa khối SERDESIF PLL (SPLL). SPLL phải được khóa để đảm bảo rằng giao diện AXI/AHBLite của khối SERDESIF (chế độ PCIe) hoặc giao diện XAUI có thể giao tiếp đúng cách với nền tảng FPGA.
   – Chờ bộ nhớ DDR ngoài ổn định và sẵn sàng để bộ điều khiển DDR truy cập.
8. Khi tất cả các thiết bị ngoại vi đã hoàn tất quá trình khởi tạo, CoreResetP sẽ xác nhận tín hiệu INIT_DONE; sau đó thanh ghi nội bộ INIT_DONE của CoreConfigP sẽ được xác nhận.
   Nếu một hoặc cả hai MDDR/FDDR được sử dụng và thời gian khởi tạo DDR đạt đến, tín hiệu đầu ra CoreResetP DDR_READY được khẳng định. Việc khẳng định tín hiệu DDR_READY này có thể được theo dõi như một dấu hiệu cho thấy DDR (MDDR/FDDR) đã sẵn sàng để giao tiếp.
   Nếu một hoặc nhiều khối SERDESIF được sử dụng và giai đoạn thứ hai của cấu hình thanh ghi được hoàn tất thành công, tín hiệu đầu ra CoreResetP SDIF_READY được khẳng định. Việc khẳng định tín hiệu SDIF_READY này có thể được theo dõi như một dấu hiệu cho thấy tất cả các khối SERDESIF đã sẵn sàng để giao tiếp.
9. Hàm SystemInit(), đang chờ INIT_DONE được xác nhận, hoàn tất và hàm main() của ứng dụng được thực thi. Vào thời điểm đó, tất cả các bộ điều khiển DDR và ​​khối SERDESIF đã sử dụng đã được khởi tạo và ứng dụng chương trình cơ sở và logic nền tảng FPGA có thể giao tiếp đáng tin cậy với chúng.

Phương pháp được mô tả trong tài liệu này dựa vào Cortex-M3 thực hiện quy trình khởi tạo như một phần của mã khởi tạo hệ thống được thực thi trước hàm main() của ứng dụng.
Xem Biểu đồ luồng trong Hình 1-1, Hình 1-2 và Hình 1-3 để biết các bước Khởi tạo của FDDR/MDDR, SEREDES (chế độ không phải PCIe) và SERDES (chế độ PCIe).
Hình 1-4 hiển thị sơ đồ thời gian khởi tạo thiết bị ngoại vi.

Hình 1-3 • Biểu đồ luồng khởi tạo SERDESIF (PCIe)
Quy trình khởi tạo được mô tả trong tài liệu này yêu cầu bạn phải chạy Cortex-M3 trong quá trình khởi tạo, ngay cả khi bạn không có kế hoạch chạy bất kỳ mã nào trên Cortex-M3. Bạn phải tạo một ứng dụng chương trình cơ sở cơ bản không làm gì cả (ví dụ: một vòng lặp đơn giản)ample) và tải tệp thực thi đó vào Bộ nhớ không mất dữ liệu nhúng (eNVM) để bộ điều khiển DDR và ​​khối SERDESIF được khởi tạo khi Cortex-M3 khởi động.

Sử dụng System Builder để tạo thiết kế bằng cách sử dụng khối DDR và ​​SERDESIF

SmartFusion2 System Builder là một công cụ thiết kế mạnh mẽ giúp bạn nắm bắt các yêu cầu cấp hệ thống và tạo ra một thiết kế triển khai các yêu cầu đó. Một chức năng rất quan trọng của System Builder là tự động tạo ra hệ thống con Peripheral Initialization. “Sử dụng SmartDesign để tạo thiết kế bằng khối DDR và ​​SERDESIF” ở trang 17 mô tả chi tiết cách tạo giải pháp như vậy mà không cần System Builder.
Nếu bạn đang sử dụng System Builder, bạn phải thực hiện các tác vụ sau để tạo thiết kế khởi tạo bộ điều khiển DDR và ​​khối SERDESIF khi bật nguồn:

1. Trong trang Tính năng thiết bị (Hình 2-1), hãy chỉ định bộ điều khiển DDR nào được sử dụng và có bao nhiêu khối SERDESIF được sử dụng trong thiết kế của bạn.
2. Trong trang Bộ nhớ, hãy chỉ định loại DDR (DDR2/DDR3/LPDDR) và dữ liệu cấu hình cho bộ nhớ DDR ngoài của bạn. Xem phần Trang bộ nhớ để biết chi tiết.
3. Trong trang Thiết bị ngoại vi, thêm các fabric master được định cấu hình là AHBLite/AXI vào Hệ thống con Fabric DDR và/hoặc Hệ thống con MSS DDR FIC (tùy chọn).
4. Trong trang Cài đặt đồng hồ, hãy chỉ định tần số đồng hồ cho các hệ thống con DDR.
5. Hoàn tất thông số thiết kế của bạn và nhấp vào Hoàn tất. Thao tác này sẽ tạo ra thiết kế do System Builder tạo ra, bao gồm logic cần thiết cho giải pháp 'khởi tạo'.
6. Nếu bạn đang sử dụng các khối SERDESIF, bạn phải khởi tạo các khối SERDESIF trong thiết kế của mình và kết nối các cổng khởi tạo của chúng với các cổng của lõi do System Builder tạo ra.

Trang tính năng của thiết bị System Builder
Trong trang Tính năng thiết bị, hãy chỉ định bộ điều khiển DDR (MDDR và/hoặc FDDR) nào được sử dụng và có bao nhiêu khối SERDESIF được sử dụng trong thiết kế của bạn (Hình 2-1).

Hình 2-1 • Trang tính năng thiết bị của System Builder

Trang bộ nhớ của System Builder
Để sử dụng MSS DDR (MDDR) hoặc Fabric DDR (FDDR), hãy chọn Loại bộ nhớ từ danh sách thả xuống (Hình 2-2).

Hình 2-2 • Bộ nhớ ngoài MSS

Bạn phải:

1. Chọn loại DDR (DDR2, DDR3 hoặc LPDDR).
2. Xác định thời gian ổn định bộ nhớ DDR. Tham khảo Thông số kỹ thuật bộ nhớ DDR bên ngoài của bạn để đặt thời gian cài đặt bộ nhớ chính xác. Bộ nhớ DDR có thể không khởi tạo đúng nếu thời gian ổn định bộ nhớ không được đặt đúng.
3. Hoặc nhập dữ liệu cấu hình thanh ghi DDR hoặc thiết lập Tham số bộ nhớ DDR của bạn. Để biết chi tiết, hãy tham khảo Hướng dẫn sử dụng giao diện DDR và ​​Serial tốc độ cao Microsemi SmartFusion2.

Dữ liệu này được sử dụng để tạo ra BFM thanh ghi DDR và ​​cấu hình chương trình cơ sở files như được mô tả trong “Tạo và biên dịch ứng dụng phần mềm” ở trang 26 và “BFM Files Được sử dụng để mô phỏng thiết kế” trên trang 27. Để biết chi tiết về các thanh ghi cấu hình bộ điều khiển DDR, hãy tham khảo Hướng dẫn sử dụng giao diện DDR và ​​serial tốc độ cao Microsemi SmartFusion2.
Một người yêu cũamptập tin cấu hình file cú pháp được hiển thị trong Hình 2-3. Các tên đăng ký được sử dụng trong file giống như những gì được mô tả trong Hướng dẫn sử dụng giao diện DDR và ​​Serial tốc độ cao Microsemi SmartFusion2

Hình 2-3 • Cấu hình File Cú pháp ví dụample
Trang thiết bị ngoại vi của System Builder
Trong trang Thiết bị ngoại vi, đối với mỗi bộ điều khiển DDR, một hệ thống con riêng biệt được tạo (Hệ thống con Fabric DDR cho FDDR và ​​Hệ thống con MSS DDR FIC cho MDDR). Bạn có thể thêm lõi Fabric AMBA Master (được định cấu hình là AXI/AHBLite) vào từng hệ thống con này để cho phép truy cập fabric master vào bộ điều khiển DDR. Khi tạo, System Builder sẽ tự động khởi tạo lõi bus (tùy thuộc vào loại AMBA Master được thêm vào) và hiển thị BIF chính của lõi bus và chân xung nhịp và chân reset của các hệ thống con tương ứng (FDDR/MDDR) trong các nhóm chân thích hợp lên trên cùng. Tất cả những gì bạn phải làm là kết nối BIF với lõi Fabric Master thích hợp mà bạn sẽ khởi tạo trong thiết kế. Trong trường hợp MDDR, việc thêm lõi Fabric AMBA Master vào Hệ thống con MSS DDR FIC là tùy chọn; Cortex-M3 là master mặc định trên hệ thống con này. Hình 2-4 hiển thị Trang Thiết bị ngoại vi của System Builder.

Hình 2-4 • Trang Thiết bị ngoại vi của System Builder

Trang Cài đặt Đồng hồ của System Builder
Trong trang Cài đặt xung nhịp, đối với mỗi bộ điều khiển DDR, bạn phải chỉ định tần số xung nhịp liên quan đến từng hệ thống con DDR (MDDR và/hoặc FDDR).
Đối với MDDR, bạn phải chỉ định:

• MDDR_CLK – Đồng hồ này xác định tần số hoạt động của Bộ điều khiển DDR và ​​phải khớp với tần số xung nhịp mà bạn muốn bộ nhớ DDR ngoài của mình chạy. Đồng hồ này được định nghĩa là bội số của M3_CLK (Cortex-M3 và MSS Main Clock, Hình 2-5). MDDR_CLK phải nhỏ hơn 333 MHz.
• DDR_FIC_CLK – Nếu bạn đã chọn truy cập MDDR từ FPGA fabric, bạn cần chỉ định DDR_FIC_CLK. Tần số xung nhịp này được định nghĩa là tỷ lệ của MDDR_CLK và phải khớp với tần số mà hệ thống con FPGA fabric truy cập MDDR đang chạy.

Hình 2-5 • Đồng hồ chính Cortex-M3 và MSS; Đồng hồ MDDR

Đối với FDDR, bạn phải chỉ định:

• FDDR_CLK – Xác định tần số hoạt động của Bộ điều khiển DDR và ​​phải khớp với tần số xung nhịp mà bạn muốn bộ nhớ DDR ngoài của mình chạy. Lưu ý rằng xung nhịp này được định nghĩa là bội số của M3_CLK (xung nhịp MSS và Cortex-M3, Hình 2-5). FDDR_CLK phải nằm trong khoảng 20 MHz và 333 MHz.
• FDDR_SUBSYSTEM_CLK – Tần số xung nhịp này được định nghĩa là tỷ lệ của FDDR_CLK và phải khớp với tần số mà hệ thống con cấu trúc FPGA truy cập FDDR đang chạy.

Hình 2-6 • Đồng hồ DDR Fabric
Cấu hình SERDESIF
Các khối SERDESIF không được khởi tạo trong thiết kế do System Builder tạo ra. Tuy nhiên, đối với tất cả các khối SERDESIF, các tín hiệu khởi tạo đều có sẵn tại giao diện của lõi System Builder và có thể được kết nối với các lõi SERDESIF ở cấp độ phân cấp tiếp theo, như thể hiện trong Hình 2-7.Hình 2-7 • Kết nối khởi tạo ngoại vi SERDESIF
Tương tự như các thanh ghi cấu hình DDR, mỗi khối SERDES cũng có các thanh ghi cấu hình phải được tải khi chạy. Bạn có thể nhập các giá trị thanh ghi này hoặc sử dụng High Speed ​​Serial Interface Configurator (Hình 2-8) để nhập các tham số PCIe hoặc EPCS của bạn và các giá trị thanh ghi sẽ được tự động tính toán cho bạn. Để biết chi tiết, hãy tham khảo Hướng dẫn sử dụng SERDES Configurator.Hình 2-8 • Bộ cấu hình giao diện nối tiếp tốc độ cao
Sau khi bạn đã tích hợp logic người dùng của mình với khối System Builder và khối SERDES, bạn có thể tạo SmartDesign cấp cao nhất của mình. Điều này tạo ra tất cả HDL và BFM files cần thiết để triển khai và mô phỏng thiết kế của bạn. Sau đó, bạn có thể tiếp tục phần còn lại của Luồng thiết kế.

Sử dụng SmartDesign để tạo thiết kế bằng cách sử dụng khối DDR và ​​SERDESIF

Phần này mô tả cách tạo ra giải pháp 'khởi tạo' hoàn chỉnh mà không cần sử dụng SmartFusion2 System Builder. Mục đích là giúp bạn hiểu những gì bạn phải làm nếu bạn không muốn sử dụng System Builder. Phần này cũng mô tả những gì công cụ System Builder thực sự tạo ra cho bạn. Phần này mô tả cách:

• Nhập dữ liệu cấu hình cho bộ điều khiển DDR và ​​thanh ghi cấu hình SERDESIF.
• Khởi tạo và kết nối các Fabric Core cần thiết để truyền dữ liệu cấu hình tới bộ điều khiển DDR và ​​thanh ghi cấu hình SERDESIF.

Cấu hình bộ điều khiển DDR
Bộ điều khiển MSS DDR (MDDR) và Fabric DDR (FDDR) phải được cấu hình động (khi chạy) để phù hợp với các yêu cầu cấu hình bộ nhớ DDR bên ngoài (chế độ DDR, độ rộng PHY, chế độ burst, ECC, v.v.). Dữ liệu được nhập vào bộ cấu hình MDDR/FDDR được ghi vào các thanh ghi cấu hình bộ điều khiển DDR bởi hàm CMSIS SystemInit(). Bộ cấu hình có ba tab khác nhau để nhập các loại dữ liệu cấu hình khác nhau:

• Dữ liệu chung (chế độ DDR, Chiều rộng dữ liệu, Tần số xung nhịp, ECC, Giao diện Fabric, Sức mạnh ổ đĩa)
• Dữ liệu khởi tạo bộ nhớ (Độ dài xung, Thứ tự xung, Chế độ thời gian, Độ trễ, v.v.)
• Dữ liệu thời gian bộ nhớ

Tham khảo thông số kỹ thuật của bộ nhớ DDR ngoài và cấu hình Bộ điều khiển DDR sao cho phù hợp với yêu cầu của bộ nhớ DDR ngoài.
Để biết chi tiết về cấu hình DDR, hãy tham khảo Hướng dẫn sử dụng cấu hình SmartFusion2 MSS DDR.
Cấu hình SERDESIF
Nhấp đúp vào khối SERDES trong khung vẽ SmartDesign để mở Trình cấu hình để cấu hình SERDES (Hình 3-1). Bạn có thể nhập các giá trị thanh ghi này hoặc sử dụng trình cấu hình SERDES để nhập các tham số PCIe hoặc EPCS của bạn và các giá trị thanh ghi sẽ tự động được tính toán cho bạn. Để biết chi tiết, hãy tham khảo Hướng dẫn sử dụng SERDES Configurator.Hình 3-1 • Bộ cấu hình giao diện nối tiếp tốc độ cao
Tạo hệ thống con khởi tạo thiết kế FPGA
Để khởi tạo các khối DDR và ​​SERDESIF, bạn phải tạo hệ thống con khởi tạo trong cấu trúc FPGA. Hệ thống con khởi tạo cấu trúc FPGA di chuyển dữ liệu từ Cortex-M3 đến các thanh ghi cấu hình DDR và ​​SERDESIF, quản lý các chuỗi thiết lập lại cần thiết để các khối này hoạt động và báo hiệu khi các khối này sẵn sàng giao tiếp với phần còn lại của thiết kế của bạn. Để tạo hệ thống con khởi tạo, bạn phải:

• Cấu hình FIC_2 bên trong MSS
• Khởi tạo và cấu hình lõi CoreConfigP và CoreResetP
• Khởi tạo bộ dao động RC 25/50MHz trên chip
• Khởi tạo macro System Reset (SYSRESET)
• Kết nối các thành phần này với các giao diện cấu hình, đồng hồ, thiết lập lại và cổng khóa PLL của từng thiết bị ngoại vi

Cấu hình MSS FIC_2 APB
Để cấu hình MSS FIC_2:

1. Mở hộp thoại cấu hình FIC_2 từ cấu hình MSS (Hình 3-2).
2. Chọn Khởi tạo thiết bị ngoại vi bằng Cortex-M3.
3. Tùy thuộc vào hệ thống của bạn, hãy chọn một hoặc cả hai hộp kiểm sau:
   – MSS DDR
   – Khối DDR và/hoặc SERDES
4. Nhấp vào OK và tiến hành tạo MSS (bạn có thể hoãn hành động này cho đến khi bạn đã cấu hình đầy đủ MSS theo yêu cầu thiết kế của mình). Các cổng FIC_2 (FIC_2_APB_MASTER, FIC_2_APB_M_PCLK và FIC_2_APB_M_RESET_N) hiện được hiển thị tại giao diện MSS và có thể được kết nối với lõi CoreConfigP và CoreResetP.

Hình 3-2 • Bộ cấu hình MSS FIC_2

Cấu hình lõi
Để cấu hình CoreConfigP:

1. Khởi tạo CoreConfigP vào SmartDesign của bạn (thường là nơi khởi tạo MSS).
   Bạn có thể tìm thấy lõi này trong Danh mục Libero (trong mục Thiết bị ngoại vi).
2. Nhấp đúp vào lõi để mở trình cấu hình.
3. Cấu hình lõi để chỉ định thiết bị ngoại vi nào cần được khởi tạo (Hình 3-3)

Hình 3-3 • Hộp thoại CoreConfigP

CoreResetP
Để cấu hình CoreResetP:

1. Khởi tạo CoreResetP vào SmartDesign của bạn (thường là nơi khởi tạo MSS).
   Bạn có thể tìm thấy lõi này trong Danh mục Libero, mục Thiết bị ngoại vi.
2. Nhấp đúp vào lõi bên trong SmartDesign Canvas để mở Trình cấu hình (Hình 3-4).
3. Cấu hình lõi để:
   – Chỉ định hành vi thiết lập lại bên ngoài (EXT_RESET_OUT được xác nhận). Chọn một trong bốn tùy chọn:
   o EXT_RESET_OUT không bao giờ được khẳng định
   o EXT_RESET_OUT được khẳng định nếu việc thiết lập lại nguồn điện (POWER_ON_RESET_N) được khẳng định
   o EXT_RESET_OUT được khẳng định nếu FAB_RESET_N được khẳng định
   o EXT_RESET_OUT được khẳng định nếu bật lại nguồn (POWER_ON_RESET_N) hoặc FAB_RESET_N được khẳng định
   – Chỉ định Device Voltage. Giá trị được chọn phải khớp với voltage bạn đã chọn trong hộp thoại Cài đặt dự án Libero.
   – Đánh dấu vào ô thích hợp để cho biết bạn đang sử dụng thiết bị ngoại vi nào trong thiết kế của mình.
   – Chỉ định thời gian thiết lập bộ nhớ DDR ngoài. Đây là giá trị tối đa cho tất cả các bộ nhớ DDR được sử dụng trong ứng dụng của bạn (MDDR và ​​FDDR). Tham khảo bảng dữ liệu của nhà cung cấp bộ nhớ DDR ngoài để cấu hình tham số này. 200us là giá trị mặc định tốt cho bộ nhớ DDR2 và DDR3 chạy ở 200MHz. Đây là tham số rất quan trọng để đảm bảo mô phỏng hoạt động và hệ thống hoạt động trên silicon. Giá trị không chính xác cho thời gian ổn định có thể dẫn đến lỗi mô phỏng. Tham khảo bảng dữ liệu của nhà cung cấp bộ nhớ DDR để cấu hình tham số này.
   – Đối với mỗi khối SERDES trong thiết kế của bạn, hãy đánh dấu vào các ô thích hợp để chỉ ra xem:
   o PCIe được sử dụng
   o Cần hỗ trợ PCIe Hot Reset
   o Yêu cầu hỗ trợ PCIe L2/P2

Ghi chú: Nếu bạn đang sử dụng khuôn 090 (M2S090) và thiết kế của bạn sử dụng SERDESIF, bạn không phải đánh dấu vào bất kỳ hộp kiểm nào sau đây: 'Được sử dụng cho PCIe', 'Bao gồm hỗ trợ PCIe HotReset' và 'Bao gồm hỗ trợ PCIe L2/P2'. Nếu bạn đang sử dụng bất kỳ thiết bị nào không phải 090 và sử dụng một hoặc nhiều khối SERDESIF, bạn phải đánh dấu vào cả bốn hộp kiểm trong phần SERDESIF thích hợp.
Ghi chú: Để biết chi tiết về các tùy chọn có sẵn cho bạn trong trình cấu hình này, hãy tham khảo Sổ tay CoreResetP.

Hình 3-4 • CoreResetPConfigurator

Khởi tạo dao động 25/50MHz
CoreConfigP và CoreResetP được xung nhịp bởi bộ dao động RC 25/50MHz trên chip. Bạn phải khởi tạo một bộ dao động 25/50MHz và kết nối nó với các lõi này.

1. Khởi tạo lõi Chip Oscillators vào SmartDesign của bạn (thường là nơi MSS được khởi tạo). Lõi này có thể được tìm thấy trong Libero Catalog trong mục Clock & Management.
2. Cấu hình lõi này sao cho bộ dao động RC điều khiển cấu trúc FPGA, như thể hiện trong Hình 3-5.

Hình 3-5 • Bộ cấu hình dao động chip

Khởi tạo System Reset (SYSRESET)
Macro SYSRESET cung cấp chức năng thiết lập lại cấp thiết bị cho thiết kế của bạn. Tín hiệu đầu ra POWER_ON_RESET_N được khẳng định/hủy khẳng định bất cứ khi nào chip được cấp nguồn hoặc chân cắm ngoài DEVRST_N được khẳng định/hủy khẳng định (Hình 3-6).
Khởi tạo macro SYSRESET vào SmartDesign của bạn (thường là nơi MSS được khởi tạo). Macro này có thể được tìm thấy trong Libero Catalog trong Macro Library. Không cần cấu hình macro này.

Hình 3-6 • Macro SYSRESET

Kết nối tổng thể
Sau khi bạn đã khởi tạo và cấu hình lõi MSS, FDDR, SERDESIF, OSC, SYSRESET, CoreConfigP và CoreResetP trong thiết kế của mình, bạn cần kết nối chúng để tạo thành hệ thống con Khởi tạo ngoại vi. Để đơn giản hóa mô tả kết nối trong tài liệu này, nó được chia thành kết nối đường dẫn dữ liệu cấu hình tuân thủ APB3 liên quan đến CoreConfigP và các kết nối liên quan đến CoreResetP.
Đường dẫn dữ liệu cấu hình Kết nối
Hình 3-7 cho thấy cách kết nối CoreConfigP với tín hiệu MSS FIC_2 và giao diện cấu hình tương thích APB3 của thiết bị ngoại vi.
Bảng 3-1 • Đường dẫn dữ liệu cấu hình Cổng/Kết nối BIF

TỪ Giao diện cổng/bus (BIF)/ Thành phần	ĐẾN Giao diện cổng/bus (BIF)/Thành phần
APB S CÀI ĐẶT TRƯỚC N/ CoreConfigP	APB S CÀI ĐẶT TRƯỚC N/ SDIF<0/1/2/3>	APB S CÀI ĐẶT TRƯỚC N/ FDDR	MDDR APB S PRESE TN/MSS
APB S PCLK/ CoreConfigP	APB S PCLK/SDIF	APB S PCLK/FDDR	MDDR APB S POLK/MSS
MDDR APBmslave/ CoreConfig			MDDR APB SLAVE (BIF)/MSS
SDIF<0/1/2/3> APBmslave/Cấu hình	APB SLAVE (BIF)/ SDIF<0/1/2/3>
FDDR APBmslave		APB SLAVE (BIF)/ FDDR
FIC 2 APBmmaster/ CoreConfigP			FIC 2 APB MASTER/MSS

Hình 3-7 • Kết nối hệ thống con FIC_2 APB3

Đồng hồ và thiết lập lại Kết nối
Hình 3-8 cho thấy cách kết nối CoreResetP với các nguồn reset bên ngoài và các tín hiệu reset lõi của thiết bị ngoại vi. Nó cũng cho thấy cách kết nối CoreResetP với các tín hiệu trạng thái đồng bộ hóa xung nhịp của thiết bị ngoại vi (tín hiệu khóa PLL). Ngoài ra, nó cho thấy cách CoreConfigP và CoreResetP được kết nối.

Hình 3-8 • Kết nối hệ thống con Core SF2Reset

Tạo và biên dịch ứng dụng phần mềm

Khi bạn xuất chương trình cơ sở từ LiberoSoC (Cửa sổ Design Flow > Xuất chương trình cơ sở > Xuất chương trình cơ sở), Libero tạo ra thông tin sau files trong Thư mục /firmware/drivers_config/ sys_config:

• sys_config.c – Chứa các cấu trúc dữ liệu lưu giữ các giá trị cho các thanh ghi ngoại vi.
• sys_config.h – Bao gồm các câu lệnh #define để chỉ định thiết bị ngoại vi nào được sử dụng trong thiết kế và cần được khởi tạo.
• sys_config_mddr_define.h – Chứa dữ liệu cấu hình bộ điều khiển MDDR được nhập vào hộp thoại Cấu hình thanh ghi.
• sys_config_fddr_define.h – Chứa dữ liệu cấu hình bộ điều khiển FDDR được nhập vào hộp thoại Cấu hình thanh ghi.
• sys_config_mss_clocks.h - Cái này file chứa tần số xung nhịp MSS như được định nghĩa trong trình cấu hình MSS CCC. Các tần số này được mã CMSIS sử dụng để cung cấp thông tin xung nhịp chính xác cho nhiều trình điều khiển MSS phải có quyền truy cập vào tần số Đồng hồ ngoại vi (PCLK) của chúng (ví dụ: bộ chia tốc độ truyền MSS UART là một hàm của tốc độ truyền và tần số PCLK).
• sys_config_SERDESIF_ .c – Chứa SERDESIF_ đăng ký dữ liệu cấu hình được cung cấp trong SERDESIF_ cấu hình khối trong quá trình thiết kế.
• sys_config_SERDESIF_ .h – Bao gồm các câu lệnh #define chỉ định số cặp cấu hình thanh ghi và số làn cần được thăm dò cho PMA_READY (chỉ ở chế độ PCIe).

Những cái này files là bắt buộc để mã CMSIS biên dịch đúng cách và chứa thông tin liên quan đến thiết kế hiện tại của bạn, bao gồm dữ liệu cấu hình ngoại vi và thông tin cấu hình xung nhịp cho MSS.
Không chỉnh sửa những điều này files thủ công; chúng được tạo thành các thư mục thành phần/thiết bị ngoại vi tương ứng mỗi khi các thành phần SmartDesign chứa các thiết bị ngoại vi tương ứng được tạo ra. Nếu có bất kỳ thay đổi nào được thực hiện đối với dữ liệu cấu hình của bất kỳ thiết bị ngoại vi nào, bạn cần xuất lại các dự án chương trình cơ sở để chương trình cơ sở được cập nhật files (xem danh sách ở trên) được xuất sang / thư mục firmware/drivers_config/sys_config.
Khi bạn xuất chương trình cơ sở, Libero SoC sẽ tạo các dự án chương trình cơ sở: một thư viện nơi cấu hình thiết kế của bạn files và trình điều khiển được biên dịch.
Nếu bạn kiểm tra Tạo dự án hộp kiểm khi bạn xuất chương trình cơ sở, một dự án phần mềm SoftConsole/IAR/Keil được tạo để giữ dự án ứng dụng nơi bạn có thể chỉnh sửa main.c và người dùng C/H files. Mở dự án SoftConSole/IAR/Keil để biên dịch mã CMSIS một cách chính xác và cấu hình ứng dụng chương trình cơ sở của bạn sao cho phù hợp với thiết kế phần cứng.

BFM Files Được sử dụng để mô phỏng thiết kế

Khi bạn tạo các thành phần SmartDesign có chứa các thiết bị ngoại vi liên quan đến thiết kế của bạn, mô phỏng files tương ứng với các thiết bị ngoại vi tương ứng được tạo ra trong /thư mục mô phỏng:

• thử nghiệm.bfm – BFM cấp cao nhất file được thực hiện lần đầu tiên trong bất kỳ mô phỏng nào vận hành bộ xử lý SmartFusion2 MSS Cortex-M3. Nó thực thi ngoại vi_init.bfm và user.bfm theo thứ tự đó.
• MDDR_init.bfm – Nếu thiết kế của bạn sử dụng MDDR, Libero sẽ tạo ra điều này file; nó chứa các lệnh ghi BFM mô phỏng việc ghi dữ liệu thanh ghi cấu hình MSS DDR mà bạn đã nhập (sử dụng hộp thoại Chỉnh sửa thanh ghi hoặc trong GUI MSS_MDDR) vào các thanh ghi Bộ điều khiển MSS DDR.
• FDDR_init.bfm – Nếu thiết kế của bạn sử dụng FDDR, Libero sẽ tạo ra điều này file; nó chứa các lệnh ghi BFM mô phỏng việc ghi dữ liệu thanh ghi cấu hình Fabric DDR mà bạn đã nhập (sử dụng hộp thoại Chỉnh sửa thanh ghi hoặc trong GUI FDDR) vào các thanh ghi Bộ điều khiển Fabric DDR.
• SERDESIF_ _init.bfm – Nếu thiết kế của bạn sử dụng một hoặc nhiều khối SERDESIF, Libero sẽ tạo khối này file cho mỗi SERDESIF_ khối được sử dụng; nó chứa các lệnh ghi BFM mô phỏng các lệnh ghi dữ liệu thanh ghi cấu hình SERDESIF mà bạn đã nhập (sử dụng hộp thoại Chỉnh sửa thanh ghi hoặc trong SERDESIF_ GUI) vào SERDESIF_ đăng ký. Nếu khối SERDESIF được cấu hình là PCIe, thì file cũng có một số câu lệnh #define kiểm soát việc thực hiện 2 giai đoạn cấu hình thanh ghi theo thứ tự hoàn hảo.
• người dùng.bfm – Chứa các lệnh của người dùng. Các lệnh này được thực thi sau khi peripheral_init.bfm hoàn tất. Chỉnh sửa mục này file để nhập lệnh BFM của bạn.
• SERDESIF_ _người dùng.bfm – Chứa các lệnh của người dùng. Chỉnh sửa mục này file để nhập lệnh BFM của bạn. Sử dụng lệnh này nếu bạn đã cấu hình SERDESIF_ chặn trong chế độ mô phỏng BFM PCIe và như một máy chủ AXI/AHBLite. Nếu bạn đã cấu hình SERDESIF_ chặn trong chế độ mô phỏng RTL, bạn sẽ không cần điều này file.

Khi bạn gọi mô phỏng mọi lúc, hai mô phỏng sau đây files được tái tạo thành /thư mục mô phỏng với nội dung được cập nhật:

• hệ thống con.bfm – Bao gồm các câu lệnh #define cho từng thiết bị ngoại vi được sử dụng trong thiết kế của bạn, nhằm chỉ định phần cụ thể của peripheral_init.bfm sẽ được thực thi tương ứng với từng thiết bị ngoại vi.
• operipheral_init.bfm – Chứa quy trình BFM mô phỏng hàm CMSIS:: SystemInit() chạy trên Cortex-M3 trước khi bạn nhập quy trình main(). Nó sao chép dữ liệu cấu hình cho bất kỳ thiết bị ngoại vi nào được sử dụng trong thiết kế vào đúng các thanh ghi cấu hình ngoại vi và sau đó đợi tất cả các thiết bị ngoại vi sẵn sàng trước khi khẳng định rằng bạn có thể sử dụng các thiết bị ngoại vi này. Nó thực thi MDDR_init.bfm và FDDR_init.bfm.

Sử dụng những thứ này được tạo ra files, bộ điều khiển DDR trong thiết kế của bạn được cấu hình tự động, mô phỏng những gì sẽ xảy ra trên thiết bị SmartFusion2. Bạn có thể chỉnh sửa user.bfm file để thêm bất kỳ lệnh nào cần thiết để mô phỏng thiết kế của bạn (Cortex-M3 là lệnh chính). Các lệnh này được thực thi sau khi các thiết bị ngoại vi đã được khởi tạo. Không chỉnh sửa test.bfm, subsystem.bfm, exterior_init.bfm, MDDR_init.bfm, FDDR_init.bfm files và SERDESIF_ _init.bfm files.

Hỗ trợ sản phẩm

Microsemi SoC Products Group hỗ trợ các sản phẩm của mình bằng các dịch vụ hỗ trợ khác nhau, bao gồm Dịch vụ khách hàng, Trung tâm hỗ trợ kỹ thuật khách hàng, một webtrang web, thư điện tử và các văn phòng bán hàng trên toàn thế giới.
Phụ lục này chứa thông tin về việc liên hệ với Microsemi SoC Products Group và sử dụng các dịch vụ hỗ trợ này.
Dịch vụ khách hàng
Liên hệ với bộ phận Dịch vụ khách hàng để được hỗ trợ sản phẩm không liên quan đến kỹ thuật, chẳng hạn như định giá sản phẩm, nâng cấp sản phẩm, cập nhật thông tin, trạng thái đơn đặt hàng và ủy quyền.
Từ Bắc Mỹ, hãy gọi 800.262.1060
Từ phần còn lại của thế giới, hãy gọi 650.318.4460
Fax, từ mọi nơi trên thế giới, 408.643.6913
Trung tâm hỗ trợ kỹ thuật khách hàng
Nhóm Sản phẩm Microsemi SoC có các nhân viên của Trung tâm Hỗ trợ Kỹ thuật Khách hàng với các kỹ sư có tay nghề cao, những người có thể giúp trả lời các câu hỏi về phần cứng, phần mềm và thiết kế của bạn về Sản phẩm Microsemi SoC. Trung tâm hỗ trợ kỹ thuật dành cho khách hàng dành nhiều thời gian để tạo ghi chú ứng dụng, câu trả lời cho các câu hỏi chung về chu trình thiết kế, tài liệu về các sự cố đã biết và các câu hỏi thường gặp khác nhau. Vì vậy, trước khi bạn liên hệ với chúng tôi, vui lòng truy cập các tài nguyên trực tuyến của chúng tôi. Rất có khả năng chúng tôi đã trả lời câu hỏi của bạn.
Hỗ trợ kỹ thuật
Truy cập Hỗ trợ khách hàng webĐịa điểm (www.microsemi.com/soc/support/search/default.aspx) để biết thêm thông tin và hỗ trợ. Nhiều câu trả lời có sẵn trên tìm kiếm web tài nguyên bao gồm sơ đồ, hình minh họa và liên kết đến các tài nguyên khác trên webđịa điểm.
Webđịa điểm
Bạn có thể duyệt nhiều thông tin kỹ thuật và phi kỹ thuật trên trang chủ SoC, tại www.microsemi.com/soc.
Liên hệ với Trung tâm hỗ trợ kỹ thuật khách hàng
Đội ngũ kỹ sư tay nghề cao của Trung tâm Hỗ trợ Kỹ thuật. Có thể liên hệ với Trung tâm hỗ trợ kỹ thuật qua email hoặc thông qua Nhóm sản phẩm Microsemi SoC webđịa điểm.
E-mail
Bạn có thể liên lạc các câu hỏi kỹ thuật của mình tới địa chỉ email của chúng tôi và nhận lại câu trả lời qua email, fax hoặc điện thoại. Ngoài ra, nếu bạn gặp vấn đề về thiết kế, bạn có thể gửi email thiết kế của mình files để được hỗ trợ.
Chúng tôi liên tục theo dõi tài khoản email trong suốt cả ngày. Khi gửi yêu cầu của bạn cho chúng tôi, vui lòng đảm bảo bao gồm tên đầy đủ, tên công ty và thông tin liên hệ của bạn để xử lý yêu cầu của bạn hiệu quả.
Địa chỉ email hỗ trợ kỹ thuật là soc_tech@microsemi.com.
Các trường hợp của tôi
Khách hàng của Microsemi SoC Products Group có thể gửi và theo dõi các trường hợp kỹ thuật trực tuyến bằng cách truy cập Các trường hợp của tôi.
Bên ngoài Hoa Kỳ
Khách hàng cần hỗ trợ bên ngoài múi giờ Hoa Kỳ có thể liên hệ với bộ phận hỗ trợ kỹ thuật qua email (soc_tech@microsemi.com) hoặc liên hệ với văn phòng bán hàng tại địa phương. Danh sách văn phòng bán hàng có thể được tìm thấy tại www.microsemi.com/soc/company/contact/default.aspx.
Hỗ trợ kỹ thuật ITAR
Để được hỗ trợ kỹ thuật về RH và RT FPGA được quy định bởi Quy định về buôn bán vũ khí quốc tế (ITAR), hãy liên hệ với chúng tôi qua soc_tech_itar@microsemi.com. Ngoài ra, trong Trường hợp của tôi, hãy chọn Có trong danh sách thả xuống ITAR. Để có danh sách đầy đủ các FPGA Microsemi do ITAR quản lý, hãy truy cập ITAR web trang.
Microsemi Corporation (NASDAQ: MSCC) cung cấp danh mục toàn diện các giải pháp bán dẫn cho: hàng không vũ trụ, quốc phòng và an ninh; doanh nghiệp và truyền thông; và thị trường năng lượng công nghiệp và thay thế. Các sản phẩm bao gồm các thiết bị tương tự và RF hiệu suất cao, độ tin cậy cao, mạch tích hợp tín hiệu hỗn hợp và RF, SoC tùy chỉnh, FPGA và các hệ thống con hoàn chỉnh. Microsemi có trụ sở chính tại Aliso Viejo, California. Tìm hiểu thêm tại www.microsemi.com.
© 2014 Tập đoàn Microsemi. Đã đăng ký Bản quyền. Microsemi và logo Microsemi là thương hiệu của Microsemi Corporation. Tất cả các nhãn hiệu và nhãn hiệu dịch vụ khác là tài sản của chủ sở hữu tương ứng của họ.

5-02-00384-1/08.14Trụ sở công ty Microsemi
Một doanh nghiệp, Aliso Viejo CA 92656 Hoa Kỳ
Ở Hoa Kỳ: +1 949-380-6100
Doanh số: +1 949-380-6136
Số Fax: +1 949-215-4996

Tài liệu / Tài nguyên

Bộ điều khiển Microsemi SmartFusion2 DDR và ​​Bộ điều khiển tốc độ cao nối tiếp [tập tin pdf] Hướng dẫn sử dụng Bộ điều khiển SmartFusion2 DDR và ​​Bộ điều khiển tốc độ cao nối tiếp, SmartFusion2 DDR, Bộ điều khiển và Bộ điều khiển tốc độ cao nối tiếp, Bộ điều khiển tốc độ cao

Tài liệu tham khảo

• Hướng dẫn sử dụng