SmartFusion2
DDR കൺട്രോളറും സീരിയൽ ഹൈ സ്പീഡ് കൺട്രോളറും
ഇനീഷ്യലൈസേഷൻ മെത്തഡോളജി
ഉപയോക്തൃ ഗൈഡ്

ആമുഖം

ഒരു SmartFusion2 ഉപകരണം ഉപയോഗിച്ച് ഒരു ഡിസൈൻ സൃഷ്‌ടിക്കുമ്പോൾ, നിങ്ങൾ രണ്ട് DDR കൺട്രോളറുകളിൽ ഒന്ന് (FDDR അല്ലെങ്കിൽ MDDR) അല്ലെങ്കിൽ ഏതെങ്കിലും സീരിയൽ ഹൈ സ്പീഡ് കൺട്രോളർ (SERDESIF) ബ്ലോക്കുകൾ ഉപയോഗിക്കുകയാണെങ്കിൽ, നിങ്ങൾ ഈ ബ്ലോക്കുകളുടെ കോൺഫിഗറേഷൻ രജിസ്റ്ററുകൾ റൺ-ടൈമിൽ ആരംഭിക്കണം. അവ ഉപയോഗിക്കാൻ കഴിയും. ഉദാample, DDR കൺട്രോളറിനായി, നിങ്ങൾ DDR മോഡ് (DDR3/DDR2/LPDDR), PHY വീതി, ബർസ്റ്റ് മോഡ്, ECC എന്നിവ സജ്ജീകരിക്കണം.
അതുപോലെ, PCIe എൻഡ്‌പോയിന്റായി ഉപയോഗിക്കുന്ന SERDESIF ബ്ലോക്കിനായി, നിങ്ങൾ PCIE BAR-നെ AXI (അല്ലെങ്കിൽ AHB) വിൻഡോയിലേക്ക് സജ്ജമാക്കണം.
പവർ അപ്പ് ചെയ്യുമ്പോൾ DDR കൺട്രോളറും SERDESIF ബ്ലോക്കുകളും സ്വയമേവ ആരംഭിക്കുന്ന ഒരു ലിബറോ ഡിസൈൻ സൃഷ്ടിക്കുന്നതിന് ആവശ്യമായ ഘട്ടങ്ങൾ ഈ പ്രമാണം വിവരിക്കുന്നു. ഉൾച്ചേർത്ത ഡിസൈൻ ഫ്ലോയിൽ ഉപയോഗിക്കുന്ന Libero SOC-യിൽ നിന്ന് ഫേംവെയർ കോഡ് എങ്ങനെ സൃഷ്ടിക്കാമെന്നും ഇത് വിവരിക്കുന്നു.
പ്രവർത്തന സിദ്ധാന്തത്തിന്റെ വിശദമായ വിവരണം ആദ്യം നൽകിയിരിക്കുന്നു.
നിങ്ങളുടെ ഡിസൈനിൽ DDR അല്ലെങ്കിൽ SERDESIF ബ്ലോക്കുകൾ ഉപയോഗിക്കുന്നുണ്ടെങ്കിൽ, മറ്റ് ഫീച്ചറുകൾക്കൊപ്പം, നിങ്ങൾക്കായി 'ഇനീഷ്യലൈസേഷൻ' സൊല്യൂഷൻ സൃഷ്ടിക്കുന്ന ശക്തമായ ഡിസൈൻ ടൂളായ Libero SoC സിസ്റ്റം ബിൽഡർ ഉപയോഗിച്ച് ഇത്തരമൊരു ഡിസൈൻ എങ്ങനെ സൃഷ്ടിക്കാമെന്ന് അടുത്ത വിഭാഗം വിവരിക്കുന്നു.
SmartFusion2 സിസ്റ്റം ബിൽഡർ ഉപയോഗിക്കാതെ ഒരു സമ്പൂർണ്ണ 'ഇനീഷ്യലൈസേഷൻ' പരിഹാരം എങ്ങനെ ഒരുമിച്ച് ചേർക്കാമെന്ന് അടുത്ത വിഭാഗം വിവരിക്കുന്നു. നിങ്ങൾക്ക് സിസ്റ്റം ബിൽഡർ ഉപയോഗിക്കാൻ താൽപ്പര്യമില്ലെങ്കിൽ എന്താണ് ചെയ്യേണ്ടതെന്ന് വിശദീകരിക്കാൻ ഇത് സഹായിക്കുന്നു, കൂടാതെ സിസ്റ്റം ബിൽഡർ ഉപകരണം നിങ്ങൾക്കായി യഥാർത്ഥത്തിൽ എന്താണ് സൃഷ്ടിക്കുന്നതെന്ന് വിവരിക്കുകയും ചെയ്യുന്നു. ഈ വിഭാഗം വിലാസങ്ങൾ:

• DDR കൺട്രോളറിനും SERDESIF കോൺഫിഗറേഷൻ രജിസ്റ്ററുകൾക്കുമുള്ള കോൺഫിഗറേഷൻ ഡാറ്റയുടെ സൃഷ്ടി
• വിവിധ ASIC കോൺഫിഗറേഷൻ രജിസ്റ്ററുകളിലേക്ക് കോൺഫിഗറേഷൻ ഡാറ്റ കൈമാറുന്നതിന് ആവശ്യമായ FPGA ലോജിക്കിന്റെ നിർമ്മാണം

അവസാനം ഞങ്ങൾ സൃഷ്ടിച്ചത് വിവരിക്കുന്നു fileഇതുമായി ബന്ധപ്പെട്ടത്:

• ഫേംവെയർ 'ഇനീഷ്യലൈസേഷൻ' സൊല്യൂഷന്റെ സൃഷ്ടി.
• ഡിഡിആർ 'ഇനീഷ്യലൈസേഷൻ' സൊല്യൂഷനുള്ള ഡിസൈനിന്റെ സിമുലേഷൻ.

DDR കൺട്രോളർ, SERDESIF കോൺഫിഗറേഷൻ രജിസ്റ്ററുകൾ എന്നിവയെ കുറിച്ചുള്ള വിശദാംശങ്ങൾക്ക്, കാണുക മൈക്രോസെമി സ്മാർട്ട് ഫ്യൂഷൻ2 ഹൈ സ്പീഡ് സീരിയൽ, ഡിഡിആർ ഇന്റർഫേസ് യൂസർ ഗൈഡ്.

പ്രവർത്തന സിദ്ധാന്തം

പെരിഫറൽ ഇനീഷ്യലൈസേഷൻ സൊല്യൂഷൻ ഇനിപ്പറയുന്ന പ്രധാന ഘടകങ്ങൾ ഉപയോഗിക്കുന്നു:

• CMSIS SystemInit() ഫംഗ്‌ഷൻ, അത് Cortex-M3-ൽ പ്രവർത്തിക്കുകയും സമാരംഭ പ്രക്രിയയെ ക്രമീകരിക്കുകയും ചെയ്യുന്നു.
• പെരിഫറലുകളുടെ കോൺഫിഗറേഷൻ രജിസ്റ്ററുകൾ ആരംഭിക്കുന്ന CoreConfigP സോഫ്റ്റ് ഐപി കോർ.
• MSS, DDR കൺട്രോളറുകൾ, SERDESIF ബ്ലോക്കുകൾ എന്നിവയുടെ റീസെറ്റ് ക്രമം നിയന്ത്രിക്കുന്ന CoreResetP സോഫ്റ്റ് ഐപി കോർ..

പെരിഫറൽ സമാരംഭ പ്രക്രിയ ഇനിപ്പറയുന്ന രീതിയിൽ പ്രവർത്തിക്കുന്നു:

1. പുനഃസജ്ജമാക്കുമ്പോൾ, Cortex-M3 CMSIS SystemInit() ഫംഗ്ഷൻ പ്രവർത്തിപ്പിക്കുന്നു. ആപ്ലിക്കേഷന്റെ മെയിൻ() ഫംഗ്‌ഷൻ എക്‌സിക്യൂട്ട് ചെയ്യുന്നതിനുമുമ്പ് ഈ ഫംഗ്‌ഷൻ സ്വയമേവ എക്‌സിക്യൂട്ട് ചെയ്യപ്പെടും.
   CoreResetP ഔട്ട്‌പുട്ട് സിഗ്നൽ MSS_HPMS_READY പ്രാരംഭ പ്രക്രിയയുടെ തുടക്കത്തിൽ ഉറപ്പിച്ചിരിക്കുന്നു, ഇത് MSS ഉം എല്ലാ പെരിഫറലുകളും (MDDR ഒഴികെ) ആശയവിനിമയത്തിന് തയ്യാറാണെന്ന് സൂചിപ്പിക്കുന്നു.
2. SystemInit() ഫംഗ്‌ഷൻ DDR കൺട്രോളറുകളിലേക്കും SERDESIF കോൺഫിഗറേഷൻ രജിസ്റ്ററുകളിലേക്കും MSS FIC_2 APB3 ബസ് വഴി കോൺഫിഗറേഷൻ ഡാറ്റ എഴുതുന്നു. ഈ ഇന്റർഫേസ് FPGA ഫാബ്രിക്കിൽ ഇൻസ്റ്റന്റ് ചെയ്തിരിക്കുന്ന സോഫ്റ്റ് CoreConfigP കോറുമായി ബന്ധിപ്പിച്ചിരിക്കുന്നു.
3. എല്ലാ രജിസ്റ്ററുകളും കോൺഫിഗർ ചെയ്ത ശേഷം, രജിസ്റ്റർ കോൺഫിഗറേഷൻ ഘട്ടം പൂർത്തിയാകുന്നത് സൂചിപ്പിക്കാൻ SystemInit() ഫംഗ്ഷൻ CoreConfigP കൺട്രോൾ രജിസ്റ്ററുകളിലേക്ക് എഴുതുന്നു; CoreConfigP ഔട്ട്‌പുട്ട് സിഗ്‌നലുകൾ CONFIG1_DONE, CONIG2_DONE എന്നിവ ഉറപ്പിക്കുന്നു.
   ഡിസൈനിൽ ഉപയോഗിക്കുന്ന പെരിഫറലുകളെ ആശ്രയിച്ച് രജിസ്റ്റർ കോൺഫിഗറേഷന്റെ രണ്ട് ഘട്ടങ്ങളുണ്ട് (CONFIG1, CONFIG2).
4. ഒന്നോ രണ്ടോ MDDR/FDDR ഉപയോഗിക്കുകയും SERDESIF ബ്ലോക്കുകളൊന്നും ഡിസൈനിൽ ഉപയോഗിക്കാതിരിക്കുകയും ചെയ്താൽ, ഒരു രജിസ്റ്റർ കോൺഫിഗറേഷൻ ഘട്ടം മാത്രമേയുള്ളൂ. CoreConfigP ഔട്ട്‌പുട്ട് സിഗ്‌നലുകൾ CONFIG1_DONE, CONIG2_DONE എന്നിവ ഒന്നിനുപുറകെ ഒന്നായി കാത്തിരിപ്പ്/കാലതാമസം കൂടാതെ ഉറപ്പിക്കുന്നു.
   PCIe അല്ലാത്ത മോഡിൽ ഒന്നോ അതിലധികമോ SERDESIF ബ്ലോക്കുകൾ ഡിസൈനിൽ ഉപയോഗിച്ചിട്ടുണ്ടെങ്കിൽ, രജിസ്റ്റർ കോൺഫിഗറേഷന്റെ ഒരു ഘട്ടം മാത്രമേയുള്ളൂ. CONFIG1_DONE, CONIG2_DONE എന്നിവ ഒന്നിനുപുറകെ ഒന്നായി യാതൊരു കാത്തിരിപ്പും/കാലതാമസവുമില്ലാതെ ഉറപ്പിച്ചുപറയുന്നു.
   PCIe മോഡിൽ ഒന്നോ അതിലധികമോ SERDESIF ബ്ലോക്കുകൾ ഡിസൈനിൽ ഉപയോഗിച്ചിട്ടുണ്ടെങ്കിൽ, രജിസ്റ്റർ കോൺഫിഗറേഷന്റെ രണ്ട് ഘട്ടങ്ങളുണ്ട്. രജിസ്റ്റർ കോൺഫിഗറേഷന്റെ ആദ്യ ഘട്ടം പൂർത്തിയായതിന് ശേഷം CONFIG1_DONE ഉറപ്പിച്ചു. SERDESIF സിസ്റ്റവും ലെയിൻ രജിസ്റ്ററുകളും ഈ ഘട്ടത്തിൽ ക്രമീകരിച്ചിരിക്കുന്നു. SERDESIF ഒരു നോൺ-പിസിഐഇ മോഡിൽ കോൺഫിഗർ ചെയ്തിട്ടുണ്ടെങ്കിൽ, CONFIG2_DONE സിഗ്നലും ഉടനടി ഉറപ്പിക്കപ്പെടുന്നു.
5. രജിസ്റ്റർ കോൺഫിഗറേഷന്റെ രണ്ടാം ഘട്ടം പിന്തുടരുന്നു (SERDESIF PCIE മോഡിൽ ക്രമീകരിച്ചിട്ടുണ്ടെങ്കിൽ). രണ്ടാം ഘട്ടത്തിൽ സംഭവിക്കുന്ന വ്യത്യസ്ത സംഭവങ്ങൾ ഇവയാണ്:
   – ഉപയോഗിച്ച ഓരോ SERDESIF ബ്ലോക്കുകൾക്കും അനുയോജ്യമായ PHY_RESET_N, CORE_RESET_N സിഗ്നലുകൾ CoreResetP ഡി-അസെറ്റ് ചെയ്യുന്നു. എല്ലാ SERDESIF ബ്ലോക്കുകളും റീസെറ്റ് ചെയ്‌തതിന് ശേഷം ഇത് SDIF_RELEASED ഔട്ട്‌പുട്ട് സിഗ്നലും ഉറപ്പിക്കുന്നു. ഈ SDIF_RELEASED സിഗ്നൽ, SERDESIF കോർ റീസെറ്റ് ചെയ്തിട്ടില്ലെന്നും രജിസ്റ്റർ കോൺഫിഗറേഷന്റെ രണ്ടാം ഘട്ടത്തിന് തയ്യാറാണെന്നും CoreConfigP-യെ സൂചിപ്പിക്കാൻ ഉപയോഗിക്കുന്നു.
   – ഒരിക്കൽ SDIF_RELEASED സിഗ്നൽ ഉറപ്പിച്ചുകഴിഞ്ഞാൽ, SystemInit() ഫംഗ്ഷൻ ഉചിതമായ SERDESIF ലെയ്നിൽ PMA_READY എന്നതിനായുള്ള പോളിംഗ് ആരംഭിക്കുന്നു. PMA_READY ഉറപ്പിച്ചുകഴിഞ്ഞാൽ, രണ്ടാമത്തെ സെറ്റ് SERDESIF രജിസ്റ്ററുകൾ (PCIE രജിസ്റ്ററുകൾ) SystemInit() ഫംഗ്‌ഷൻ വഴി ക്രമീകരിച്ചിരിക്കുന്നു/എഴുതുന്നു.
6. എല്ലാ PCIE രജിസ്റ്ററുകളും കോൺഫിഗർ ചെയ്‌ത ശേഷം, രജിസ്റ്റർ കോൺഫിഗറേഷന്റെ രണ്ടാം ഘട്ടം പൂർത്തിയാകുമെന്ന് സൂചിപ്പിക്കുന്നതിന് SystemInit() ഫംഗ്ഷൻ CoreConfigP കൺട്രോൾ രജിസ്റ്ററുകളിലേക്ക് എഴുതുന്നു; CoreConfigP ഔട്ട്‌പുട്ട് സിഗ്നൽ CONIG2_DONE എന്ന് ഉറപ്പിക്കുന്നു.
7. മേൽപ്പറഞ്ഞ സിഗ്നൽ അസെർഷനുകൾ/ഡി-അസെർഷനുകൾ കൂടാതെ, ഇനിപ്പറയുന്ന പ്രവർത്തനങ്ങൾ നടത്തി വിവിധ ബ്ലോക്കുകളുടെ സമാരംഭവും CoreResetP കൈകാര്യം ചെയ്യുന്നു:
   – FDDR കോർ റീസെറ്റ് ഡി-അസെസ്‌റ്റിംഗ്
   – SERDESIF-നെ ഡീ-അസെസ്‌റ്റുചെയ്യുന്നത് PHY, CORE റീസെറ്റുകളെ തടയുന്നു
   – FDDR PLL (FPLL) ലോക്ക് സിഗ്നലിന്റെ നിരീക്ഷണം. FDDR AXI/AHBLite ഡാറ്റാ ഇന്റർഫേസിനും FPGA ഫാബ്രിക്കിനും ശരിയായി ആശയവിനിമയം നടത്താൻ കഴിയുമെന്ന് ഉറപ്പ് നൽകാൻ FPLL ലോക്ക് ചെയ്തിരിക്കണം.
   – SERDESIF ബ്ലോക്ക് PLL (SPLL) ലോക്ക് സിഗ്നലുകളുടെ നിരീക്ഷണം. SERDESIF ബ്ലോക്ക് ചെയ്യുന്ന AXI/AHBLite ഇന്റർഫേസ് (PCIe മോഡ്) അല്ലെങ്കിൽ XAUI ഇന്റർഫേസിന് FPGA ഫാബ്രിക്കുമായി ശരിയായി ആശയവിനിമയം നടത്താൻ കഴിയുമെന്ന് ഉറപ്പ് നൽകാൻ SPLL ലോക്ക് ചെയ്തിരിക്കണം.
   - ബാഹ്യ DDR മെമ്മറികൾ പരിഹരിക്കുന്നതിനായി കാത്തിരിക്കുന്നു, DDR കൺട്രോളറുകൾ ആക്‌സസ് ചെയ്യാൻ തയ്യാറാകുക.
8. എല്ലാ പെരിഫറലുകളും അവയുടെ സമാരംഭം പൂർത്തിയാക്കുമ്പോൾ, CoreResetP INIT_DONE സിഗ്നൽ ഉറപ്പിക്കുന്നു; CoreConfigP ഇന്റേണൽ രജിസ്‌റ്റർ INIT_DONE എന്ന് ഉറപ്പിക്കുന്നു.
   ഒന്നോ രണ്ടോ MDDR/FDDR ഉപയോഗിക്കുകയും DDR ആരംഭിക്കുന്ന സമയം എത്തുകയും ചെയ്താൽ, CoreResetP ഔട്ട്‌പുട്ട് സിഗ്നൽ DDR_READY ഉറപ്പിക്കുന്നു. DDR (MDDR/FDDR) ആശയവിനിമയത്തിന് തയ്യാറാണെന്നതിന്റെ സൂചനയായി DDR_READY എന്ന ഈ സിഗ്നലിന്റെ ഉറപ്പ് നിരീക്ഷിക്കാവുന്നതാണ്.
   ഒന്നോ അതിലധികമോ SERDESIF ബ്ലോക്കുകൾ ഉപയോഗിക്കുകയും രജിസ്റ്റർ കോൺഫിഗറേഷന്റെ രണ്ടാം ഘട്ടം വിജയകരമായി പൂർത്തിയാകുകയും ചെയ്താൽ, CoreResetP ഔട്ട്പുട്ട് സിഗ്നൽ SDIF_READY ഉറപ്പിക്കുന്നു. എല്ലാ SERDESIF ബ്ലോക്കുകളും ആശയവിനിമയത്തിന് തയ്യാറാണെന്നതിന്റെ സൂചനയായി SDIF_READY ഈ സിഗ്നലിന്റെ ഉറപ്പ് നിരീക്ഷിക്കാവുന്നതാണ്.
9. INIT_DONE ഉറപ്പിക്കുന്നതിനായി കാത്തിരിക്കുന്ന SystemInit() ഫംഗ്‌ഷൻ പൂർത്തിയാകുകയും ആപ്ലിക്കേഷന്റെ പ്രധാന() ഫംഗ്‌ഷൻ നടപ്പിലാക്കുകയും ചെയ്യുന്നു. ആ സമയത്ത്, ഉപയോഗിച്ച എല്ലാ DDR കൺട്രോളറുകളും SERDESIF ബ്ലോക്കുകളും ആരംഭിച്ചു, കൂടാതെ ഫേംവെയർ ആപ്ലിക്കേഷനും FPGA ഫാബ്രിക് ലോജിക്കും അവരുമായി വിശ്വസനീയമായി ആശയവിനിമയം നടത്താൻ കഴിയും.

ഈ ഡോക്യുമെന്റിൽ വിവരിച്ചിരിക്കുന്ന മെത്തഡോളജി, ആപ്ലിക്കേഷന്റെ മെയിൻ()ഫംഗ്ഷനുമുമ്പ് എക്സിക്യൂട്ട് ചെയ്ത സിസ്റ്റം ഇനീഷ്യലൈസേഷൻ കോഡിന്റെ ഭാഗമായി ഇനീഷ്യലൈസേഷൻ പ്രക്രിയ നടപ്പിലാക്കുന്ന Cortex-M3-യെ ആശ്രയിച്ചിരിക്കുന്നു.
FDDR/MDDR, SEREDES(നോൺ-PCIe മോഡ്), SERDES (PCIe മോഡ്) എന്നിവയുടെ പ്രാരംഭ ഘട്ടങ്ങൾക്കായി ചിത്രം 1-1, ചിത്രം 1-2, ചിത്രം 1-3 എന്നിവയിലെ ഫ്ലോ ചാർട്ടുകൾ കാണുക.
ചിത്രം 1-4 ഒരു പെരിഫറൽ ഇനീഷ്യലൈസേഷൻ ടൈമിംഗ് ഡയഗ്രം കാണിക്കുന്നു.

ചിത്രം 1-3 • SERDESIF (PCIe) ഇനീഷ്യലൈസേഷൻ ഫ്ലോ ചാർട്ട്
ഈ ഡോക്യുമെന്റിൽ വിവരിച്ചിരിക്കുന്ന ഇനീഷ്യലൈസേഷൻ നടപടിക്രമം, നിങ്ങൾ Cortex-M3-ൽ ഏതെങ്കിലും കോഡ് പ്രവർത്തിപ്പിക്കാൻ പദ്ധതിയിട്ടിട്ടില്ലെങ്കിലും, സമാരംഭ പ്രക്രിയയിൽ Cortex-M3 പ്രവർത്തിപ്പിക്കേണ്ടതുണ്ട്. നിങ്ങൾ ഒന്നും ചെയ്യാത്ത ഒരു അടിസ്ഥാന ഫേംവെയർ ആപ്ലിക്കേഷൻ സൃഷ്ടിക്കണം (ഒരു ലളിതമായ ലൂപ്പ്, ഉദാഹരണത്തിന്ample) കൂടാതെ എംബഡഡ് നോൺ വോലാറ്റൈൽ മെമ്മറിയിൽ (eNVM) എക്സിക്യൂട്ടബിൾ ലോഡ് ചെയ്യുക, അങ്ങനെ Cortex-M3 ബൂട്ട് ചെയ്യുമ്പോൾ DDR കൺട്രോളറുകളും SERDESIF ബ്ലോക്കുകളും ആരംഭിക്കുന്നു.

DDR, SERDESIF ബ്ലോക്കുകൾ ഉപയോഗിച്ച് ഒരു ഡിസൈൻ സൃഷ്ടിക്കാൻ സിസ്റ്റം ബിൽഡർ ഉപയോഗിക്കുന്നു

SmartFusion2 സിസ്റ്റം ബിൽഡർ നിങ്ങളുടെ സിസ്റ്റം-ലെവൽ ആവശ്യകതകൾ ക്യാപ്‌ചർ ചെയ്യാനും ആ ആവശ്യകതകൾ നടപ്പിലാക്കുന്ന ഒരു ഡിസൈൻ നിർമ്മിക്കാനും സഹായിക്കുന്ന ഒരു ശക്തമായ ഡിസൈൻ ടൂളാണ്. സിസ്റ്റം ബിൽഡറിന്റെ വളരെ പ്രധാനപ്പെട്ട ഒരു പ്രവർത്തനം പെരിഫറൽ ഇനീഷ്യലൈസേഷൻ സബ്-സിസ്റ്റത്തിന്റെ യാന്ത്രിക സൃഷ്ടിയാണ്. "DDR ഉം SERDESIF ബ്ലോക്കുകളും ഉപയോഗിച്ച് ഒരു ഡിസൈൻ സൃഷ്ടിക്കാൻ SmartDesign ഉപയോഗിക്കുന്നത്" പേജ് 17-ൽ സിസ്റ്റം ബിൽഡർ ഇല്ലാതെ അത്തരമൊരു പരിഹാരം എങ്ങനെ സൃഷ്ടിക്കാമെന്ന് വിശദമായി വിവരിക്കുന്നു.
നിങ്ങൾ സിസ്റ്റം ബിൽഡറാണ് ഉപയോഗിക്കുന്നതെങ്കിൽ, പവർ അപ്പ് ചെയ്യുമ്പോൾ നിങ്ങളുടെ DDR കൺട്രോളറുകളും SERDESIF ബ്ലോക്കുകളും ആരംഭിക്കുന്ന ഒരു ഡിസൈൻ സൃഷ്ടിക്കാൻ നിങ്ങൾ ഇനിപ്പറയുന്ന ജോലികൾ ചെയ്യണം:

1. ഉപകരണ ഫീച്ചറുകൾ പേജിൽ (ചിത്രം 2-1), ഏത് ഡിഡിആർ കൺട്രോളറുകളാണ് ഉപയോഗിക്കുന്നതെന്നും നിങ്ങളുടെ ഡിസൈനിൽ എത്ര SERDESIF ബ്ലോക്കുകൾ ഉപയോഗിച്ചിട്ടുണ്ടെന്നും വ്യക്തമാക്കുക.
2. മെമ്മറി പേജിൽ, DDR (DDR2/DDR3/LPDDR) തരവും നിങ്ങളുടെ ബാഹ്യ DDR മെമ്മറികൾക്കുള്ള കോൺഫിഗറേഷൻ ഡാറ്റയും വ്യക്തമാക്കുക. വിശദാംശങ്ങൾക്ക് മെമ്മറി പേജ് വിഭാഗം കാണുക.
3. പെരിഫറൽ പേജിൽ, ഫാബ്രിക് ഡിഡിആർ സബ്സിസ്റ്റം കൂടാതെ/അല്ലെങ്കിൽ എംഎസ്എസ് ഡിഡിആർ എഫ്ഐസി സബ്സിസ്റ്റത്തിലേക്ക് (ഓപ്ഷണൽ) AHBLite/AXI ആയി കോൺഫിഗർ ചെയ്ത ഫാബ്രിക് മാസ്റ്ററുകൾ ചേർക്കുക.
4. ക്ലോക്ക് ക്രമീകരണങ്ങൾ പേജിൽ, ഡിഡിആർ സബ് സിസ്റ്റങ്ങൾക്കായുള്ള ക്ലോക്ക് ഫ്രീക്വൻസികൾ വ്യക്തമാക്കുക.
5. നിങ്ങളുടെ ഡിസൈൻ സ്പെസിഫിക്കേഷൻ പൂർത്തിയാക്കി പൂർത്തിയാക്കുക ക്ലിക്ക് ചെയ്യുക. ഇത് 'ഇനീഷ്യലൈസേഷൻ' സൊല്യൂഷന് ആവശ്യമായ ലോജിക് ഉൾപ്പെടെ, സിസ്റ്റം ബിൽഡർ സൃഷ്ടിച്ച ഡിസൈൻ സൃഷ്ടിക്കുന്നു.
6. നിങ്ങൾ SERDESIF ബ്ലോക്കുകളാണ് ഉപയോഗിക്കുന്നതെങ്കിൽ, നിങ്ങളുടെ ഡിസൈനിലെ SERDESIF ബ്ലോക്കുകൾ ഉടനടി സ്ഥാപിക്കുകയും അവയുടെ ഇനീഷ്യലൈസേഷൻ പോർട്ടുകൾ സിസ്റ്റം ബിൽഡർ ജനറേറ്റഡ് കോറുമായി ബന്ധിപ്പിക്കുകയും വേണം.

സിസ്റ്റം ബിൽഡർ ഉപകരണ സവിശേഷതകൾ പേജ്
ഉപകരണ സവിശേഷതകൾ പേജിൽ, ഏത് DDR കൺട്രോളറുകൾ (MDDR കൂടാതെ/അല്ലെങ്കിൽ FDDR) ഉപയോഗിച്ചുവെന്നും നിങ്ങളുടെ ഡിസൈനിൽ എത്ര SERDESIF ബ്ലോക്കുകൾ ഉപയോഗിച്ചിട്ടുണ്ടെന്നും വ്യക്തമാക്കുക (ചിത്രം 2-1).

ചിത്രം 2-1 • സിസ്റ്റം ബിൽഡർ ഉപകരണ സവിശേഷതകൾ പേജ്

സിസ്റ്റം ബിൽഡർ മെമ്മറി പേജ്
MSS DDR (MDDR) അല്ലെങ്കിൽ ഫാബ്രിക് DDR (FDDR) ഉപയോഗിക്കുന്നതിന്, ഡ്രോപ്പ്-ഡൗൺ ലിസ്റ്റിൽ നിന്ന് മെമ്മറി തരം തിരഞ്ഞെടുക്കുക (ചിത്രം 2-2).

ചിത്രം 2-2 • MSS ബാഹ്യ മെമ്മറി

നിങ്ങൾ ഇത് ചെയ്തിരിക്കണം:

1. DDR തരം (DDR2, DDR3 അല്ലെങ്കിൽ LPDDR) തിരഞ്ഞെടുക്കുക.
2. DDR മെമ്മറി സെറ്റിൽ ചെയ്യുന്ന സമയം നിർവചിക്കുക. ശരിയായ മെമ്മറി ക്രമീകരണ സമയം സജ്ജമാക്കാൻ നിങ്ങളുടെ ബാഹ്യ DDR മെമ്മറി സ്പെസിഫിക്കേഷനുകൾ പരിശോധിക്കുക. മെമ്മറി സെറ്റിംഗ് സമയം ശരിയായി സജ്ജീകരിച്ചിട്ടില്ലെങ്കിൽ DDR മെമ്മറി ശരിയായി ആരംഭിക്കുന്നതിൽ പരാജയപ്പെടാം.
3. ഒന്നുകിൽ DDR രജിസ്റ്റർ കോൺഫിഗറേഷൻ ഡാറ്റ ഇറക്കുമതി ചെയ്യുക അല്ലെങ്കിൽ നിങ്ങളുടെ DDR മെമ്മറി പാരാമീറ്ററുകൾ സജ്ജമാക്കുക. വിശദാംശങ്ങൾക്ക്, കാണുക മൈക്രോസെമി സ്മാർട്ട് ഫ്യൂഷൻ2 ഹൈ സ്പീഡ് സീരിയൽ, ഡിഡിആർ ഇന്റർഫേസ് യൂസർ ഗൈഡ്.

DDR രജിസ്റ്റർ BFM ഉം ഫേംവെയർ കോൺഫിഗറേഷനും സൃഷ്ടിക്കാൻ ഈ ഡാറ്റ ഉപയോഗിക്കുന്നു fileപേജ് 26 ലെ "ഫേംവെയർ ആപ്ലിക്കേഷൻ സൃഷ്‌ടിക്കലും കംപൈൽ ചെയ്യലും" എന്നതിലും "BFM"ലും വിവരിച്ചിരിക്കുന്നത് പോലെ Fileപേജ് 27-ൽ ഡിസൈൻ സിമുലേറ്റ് ചെയ്യാൻ ഉപയോഗിക്കുന്നു. ഡിഡിആർ കൺട്രോളർ കോൺഫിഗറേഷൻ രജിസ്റ്ററുകളെക്കുറിച്ചുള്ള വിശദാംശങ്ങൾക്ക്, കാണുക മൈക്രോസെമി സ്മാർട്ട് ഫ്യൂഷൻ2 ഹൈ സ്പീഡ് സീരിയൽ, ഡിഡിആർ ഇന്റർഫേസ് യൂസർ ഗൈഡ്.
ഒരു മുൻampകോൺഫിഗറേഷന്റെ le file വാക്യഘടന ചിത്രം 2-3 ൽ കാണിച്ചിരിക്കുന്നു. ഇതിൽ ഉപയോഗിച്ചിരിക്കുന്ന രജിസ്റ്റർ നാമങ്ങൾ file എന്നതിൽ വിവരിച്ചതിന് സമാനമാണ് മൈക്രോസെമി സ്മാർട്ട് ഫ്യൂഷൻ2 ഹൈ സ്പീഡ് സീരിയൽ, ഡിഡിആർ ഇന്റർഫേസ് യൂസർ ഗൈഡ്

ചിത്രം 2-3 • കോൺഫിഗറേഷൻ File വാക്യഘടന എക്സിample
സിസ്റ്റം ബിൽഡർ പെരിഫറൽസ് പേജ്
പെരിഫറൽസ് പേജിൽ, ഓരോ DDR കൺട്രോളറിനും ഒരു പ്രത്യേക സബ്സിസ്റ്റം സൃഷ്ടിക്കപ്പെടുന്നു (FDDR-നുള്ള ഫാബ്രിക് DDR സബ്സിസ്റ്റം, MDDR-നുള്ള MSS DDR FIC സബ്സിസ്റ്റം). DDR കൺട്രോളറുകളിലേക്കുള്ള ഫാബ്രിക് മാസ്റ്റർ ആക്‌സസ് പ്രവർത്തനക്ഷമമാക്കാൻ ഈ ഓരോ ഉപസിസ്റ്റത്തിലും നിങ്ങൾക്ക് ഒരു ഫാബ്രിക് AMBA മാസ്റ്റർ (AXI/AHBLite ആയി ക്രമീകരിച്ചിരിക്കുന്നു) കോർ ചേർക്കാൻ കഴിയും. ജനറേഷനുശേഷം, സിസ്റ്റം ബിൽഡർ ബസ് കോറുകൾ സ്വയമേവ സ്ഥാപിക്കുന്നു (അനുയോജ്യമായ AMBA മാസ്റ്ററിന്റെ തരം അനുസരിച്ച്) കൂടാതെ ബസ് കോറിന്റെ മാസ്റ്റർ BIF, ക്ലോക്ക് എന്നിവ വെളിപ്പെടുത്തുകയും ഉചിതമായ പിൻ ഗ്രൂപ്പുകൾക്ക് കീഴിലുള്ള അനുബന്ധ സബ്സിസ്റ്റങ്ങളുടെ (FDDR/MDDR) പിൻ പുനഃസജ്ജമാക്കുകയും ചെയ്യുന്നു. മുകളിൽ. നിങ്ങൾ ചെയ്യേണ്ടത്, നിങ്ങൾ ഡിസൈനിൽ ഉടനടി നൽകുന്ന ഉചിതമായ ഫാബ്രിക് മാസ്റ്റർ കോറുകളിലേക്ക് BIF-കളെ ബന്ധിപ്പിക്കുക എന്നതാണ്. MDDR-ന്റെ കാര്യത്തിൽ, MSS DDR FIC സബ്സിസ്റ്റത്തിലേക്ക് ഒരു ഫാബ്രിക് AMBA മാസ്റ്റർ കോർ ചേർക്കുന്നത് ഓപ്ഷണലാണ്; ഈ ഉപസിസ്റ്റത്തിലെ ഒരു ഡിഫോൾട്ട് മാസ്റ്ററാണ് Cortex-M3. ചിത്രം 2-4 സിസ്റ്റം ബിൽഡർ പെരിഫറൽസ് പേജ് കാണിക്കുന്നു.

ചിത്രം 2-4 • സിസ്റ്റം ബിൽഡർ പെരിഫറൽസ് പേജ്

സിസ്റ്റം ബിൽഡർ ക്ലോക്ക് ക്രമീകരണ പേജ്
ക്ലോക്ക് ക്രമീകരണങ്ങൾ പേജിൽ, ഓരോ DDR കൺട്രോളറിനും, ഓരോ DDR (MDDR കൂടാതെ/അല്ലെങ്കിൽ FDDR) ഉപസിസ്റ്റവുമായി ബന്ധപ്പെട്ട ക്ലോക്ക് ഫ്രീക്വൻസികൾ നിങ്ങൾ വ്യക്തമാക്കണം.
MDDR-നായി, നിങ്ങൾ വ്യക്തമാക്കണം:

• MDDR_CLK - ഈ ക്ലോക്ക് DDR കൺട്രോളറിന്റെ പ്രവർത്തന ആവൃത്തി നിർണ്ണയിക്കുന്നു, നിങ്ങളുടെ ബാഹ്യ DDR മെമ്മറി പ്രവർത്തിക്കാൻ നിങ്ങൾ ആഗ്രഹിക്കുന്ന ക്ലോക്ക് ഫ്രീക്വൻസിയുമായി പൊരുത്തപ്പെടണം. ഈ ക്ലോക്ക് M3_CLK യുടെ ഗുണിതമായി നിർവചിച്ചിരിക്കുന്നു (കോർട്ടെക്സ്-M3, MSS പ്രധാന ക്ലോക്ക്, ചിത്രം 2-5). MDDR_CLK 333 MHz-ൽ കുറവായിരിക്കണം.
• DDR_FIC_CLK – FPGA ഫാബ്രിക്കിൽ നിന്ന് MDDR ആക്‌സസ് ചെയ്യാൻ നിങ്ങൾ തിരഞ്ഞെടുത്തിട്ടുണ്ടെങ്കിൽ, നിങ്ങൾ DDR_FIC_CLK വ്യക്തമാക്കേണ്ടതുണ്ട്. ഈ ക്ലോക്ക് ഫ്രീക്വൻസി MDDR_CLK യുടെ അനുപാതമായി നിർവചിച്ചിരിക്കുന്നു, കൂടാതെ MDDR ആക്സസ് ചെയ്യുന്ന FPGA ഫാബ്രിക് സബ്-സിസ്റ്റം പ്രവർത്തിക്കുന്ന ആവൃത്തിയുമായി പൊരുത്തപ്പെടണം.

ചിത്രം 2-5 • Cortex-M3, MSS പ്രധാന ക്ലോക്ക്; MDDR ക്ലോക്കുകൾ

FDDR-നായി, നിങ്ങൾ വ്യക്തമാക്കണം:

• FDDR_CLK - DDR കൺട്രോളറിന്റെ പ്രവർത്തന ആവൃത്തി നിർണ്ണയിക്കുന്നു കൂടാതെ നിങ്ങളുടെ ബാഹ്യ DDR മെമ്മറി പ്രവർത്തിക്കാൻ നിങ്ങൾ ആഗ്രഹിക്കുന്ന ക്ലോക്ക് ഫ്രീക്വൻസിയുമായി പൊരുത്തപ്പെടണം. ഈ ക്ലോക്ക് M3_CLK (MSS, Cortex-M3 ക്ലോക്ക്, ചിത്രം 2-5) യുടെ ഗുണിതമായി നിർവചിച്ചിരിക്കുന്നത് ശ്രദ്ധിക്കുക. FDDR_CLK 20 MHz നും 333 MHz നും ഉള്ളിൽ ആയിരിക്കണം.
• FDDR_SUBSYSTEM_CLK - ഈ ക്ലോക്ക് ഫ്രീക്വൻസി FDDR_CLK യുടെ അനുപാതമായി നിർവചിച്ചിരിക്കുന്നു കൂടാതെ FDDR ആക്സസ് ചെയ്യുന്ന FPGA ഫാബ്രിക് സബ്-സിസ്റ്റം പ്രവർത്തിക്കുന്ന ആവൃത്തിയുമായി പൊരുത്തപ്പെടണം.

ചിത്രം 2-6 • ഫാബ്രിക് DDR ക്ലോക്കുകൾ
SERDESIF കോൺഫിഗറേഷൻ
സിസ്റ്റം ബിൽഡർ സൃഷ്ടിച്ച ഡിസൈനിൽ SERDESIF ബ്ലോക്കുകൾ ഉടനടി സ്ഥാപിച്ചിട്ടില്ല. എന്നിരുന്നാലും, എല്ലാ SERDESIF ബ്ലോക്കുകൾക്കും, സിസ്റ്റം ബിൽഡർ കോറിന്റെ ഇന്റർഫേസിൽ ഇനീഷ്യലൈസേഷൻ സിഗ്നലുകൾ ലഭ്യമാണ്, കൂടാതെ ചിത്രം 2-7-ൽ കാണിച്ചിരിക്കുന്നതുപോലെ, ശ്രേണിയുടെ അടുത്ത തലത്തിലുള്ള SERDESIF കോറുകളുമായി ബന്ധിപ്പിക്കാനും കഴിയും.ചിത്രം 2-7 • SERDESIF പെരിഫറൽ ഇനീഷ്യലൈസേഷൻ കണക്റ്റിവിറ്റി
DDR കോൺഫിഗറേഷൻ രജിസ്റ്ററുകൾക്ക് സമാനമായി, ഓരോ SERDES ബ്ലോക്കിലും കോൺഫിഗറേഷൻ രജിസ്റ്ററുകൾ ഉണ്ട്, അത് റൺടൈമിൽ ലോഡ് ചെയ്യണം. നിങ്ങൾക്ക് ഒന്നുകിൽ ഈ രജിസ്റ്റർ മൂല്യങ്ങൾ ഇറക്കുമതി ചെയ്യാം അല്ലെങ്കിൽ നിങ്ങളുടെ PCIe അല്ലെങ്കിൽ EPCS പാരാമീറ്ററുകൾ നൽകുന്നതിന് ഹൈ സ്പീഡ് സീരിയൽ ഇന്റർഫേസ് കോൺഫിഗറേറ്റർ (ചിത്രം 2-8) ഉപയോഗിക്കുക, രജിസ്റ്റർ മൂല്യങ്ങൾ നിങ്ങൾക്കായി സ്വയമേവ കണക്കുകൂട്ടും. വിശദാംശങ്ങൾക്ക്, കാണുക SERDES കോൺഫിഗറേറ്റർ ഉപയോക്തൃ ഗൈഡ്.ചിത്രം 2-8 • ഹൈ സ്പീഡ് സീരിയൽ ഇന്റർഫേസ് കോൺഫിഗറേറ്റർ
സിസ്റ്റം ബിൽഡർ ബ്ലോക്കും SERDES ബ്ലോക്കും ഉപയോഗിച്ച് നിങ്ങളുടെ ഉപയോക്തൃ ലോജിക് സംയോജിപ്പിച്ച് കഴിഞ്ഞാൽ, നിങ്ങൾക്ക് ഉയർന്ന തലത്തിലുള്ള SmartDesign സൃഷ്ടിക്കാൻ കഴിയും. ഇത് എല്ലാ HDL ഉം BFM ഉം സൃഷ്ടിക്കുന്നു fileനിങ്ങളുടെ ഡിസൈൻ നടപ്പിലാക്കാനും അനുകരിക്കാനും അത് ആവശ്യമാണ്. അതിനുശേഷം നിങ്ങൾക്ക് ബാക്കിയുള്ള ഡിസൈൻ ഫ്ലോയുമായി മുന്നോട്ട് പോകാം.

DDR, SERDESIF ബ്ലോക്കുകൾ ഉപയോഗിച്ച് ഒരു ഡിസൈൻ സൃഷ്ടിക്കാൻ SmartDesign ഉപയോഗിക്കുന്നു

SmartFusion2 സിസ്റ്റം ബിൽഡർ ഉപയോഗിക്കാതെ ഒരു സമ്പൂർണ്ണ 'ഇനീഷ്യലൈസേഷൻ' പരിഹാരം എങ്ങനെ ഒരുമിച്ച് ചേർക്കാമെന്ന് ഈ വിഭാഗം വിവരിക്കുന്നു. നിങ്ങൾക്ക് സിസ്റ്റം ബിൽഡർ ഉപയോഗിക്കാൻ താൽപ്പര്യമില്ലെങ്കിൽ നിങ്ങൾ ചെയ്യേണ്ടത് എന്താണെന്ന് മനസ്സിലാക്കാൻ സഹായിക്കുക എന്നതാണ് ലക്ഷ്യം. സിസ്റ്റം ബിൽഡർ ഉപകരണം നിങ്ങൾക്കായി യഥാർത്ഥത്തിൽ എന്താണ് സൃഷ്ടിക്കുന്നതെന്ന് ഈ വിഭാഗം വിവരിക്കുന്നു. എങ്ങനെയെന്ന് ഈ വിഭാഗം വിവരിക്കുന്നു:

• DDR കൺട്രോളറിനും SERDESIF കോൺഫിഗറേഷൻ രജിസ്റ്ററുകൾക്കുമുള്ള കോൺഫിഗറേഷൻ ഡാറ്റ ഇൻപുട്ട് ചെയ്യുക.
• ഡിഡിആർ കൺട്രോളറുകളിലേക്കും SERDESIF കോൺഫിഗറേഷൻ രജിസ്റ്ററുകളിലേക്കും കോൺഫിഗറേഷൻ ഡാറ്റ കൈമാറാൻ ആവശ്യമായ ഫാബ്രിക് കോറുകൾ തൽക്ഷണം ബന്ധിപ്പിക്കുക.

DDR കൺട്രോളർ കോൺഫിഗറേഷൻ
ബാഹ്യ DDR മെമ്മറി കോൺഫിഗറേഷൻ ആവശ്യകതകളുമായി (DDR മോഡ്, PHY വീതി, ബർസ്റ്റ് മോഡ്, ECC മുതലായവ) പൊരുത്തപ്പെടുന്നതിന് MSS DDR (MDDR), ഫാബ്രിക് DDR (FDDR) കൺട്രോളറുകൾ ചലനാത്മകമായി (റൺടൈമിൽ) കോൺഫിഗർ ചെയ്തിരിക്കണം. MDDR/FDDR കോൺഫിഗറേറ്ററിൽ നൽകിയ ഡാറ്റ CMSIS SystemInit() ഫംഗ്‌ഷൻ മുഖേന DDR കൺട്രോളർ കോൺഫിഗറേഷൻ രജിസ്റ്ററുകളിലേക്ക് എഴുതുന്നു. വ്യത്യസ്ത തരത്തിലുള്ള കോൺഫിഗറേഷൻ ഡാറ്റ നൽകുന്നതിന് കോൺഫിഗറേറ്ററിന് മൂന്ന് വ്യത്യസ്ത ടാബുകൾ ഉണ്ട്:

• പൊതുവായ ഡാറ്റ (DDR മോഡ്, ഡാറ്റ വീതി, ക്ലോക്ക് ഫ്രീക്വൻസി, ECC, ഫാബ്രിക് ഇന്റർഫേസ്, ഡ്രൈവ് ശക്തി)
• മെമ്മറി ഇനീഷ്യലൈസേഷൻ ഡാറ്റ (പൊട്ടുന്ന ദൈർഘ്യം, ബർസ്റ്റ് ഓർഡർ, ടൈമിംഗ് മോഡ്, ലേറ്റൻസി മുതലായവ)
• മെമ്മറി ടൈമിംഗ് ഡാറ്റ

നിങ്ങളുടെ എക്‌സ്‌റ്റേണൽ ഡിഡിആർ മെമ്മറിയുടെ സ്‌പെസിഫിക്കേഷനുകൾ പരിശോധിച്ച് നിങ്ങളുടെ എക്‌സ്‌റ്റേണൽ ഡിഡിആർ മെമ്മറിയുടെ ആവശ്യകതകളുമായി പൊരുത്തപ്പെടുന്നതിന് ഡിഡിആർ കൺട്രോളർ കോൺഫിഗർ ചെയ്യുക.
DDR കോൺഫിഗറേഷനെക്കുറിച്ചുള്ള വിശദാംശങ്ങൾക്ക്, കാണുക SmartFusion2 MSS DDR കോൺഫിഗറേഷൻ ഉപയോക്തൃ ഗൈഡ്.
SERDESIF കോൺഫിഗറേഷൻ
SERDES കോൺഫിഗർ ചെയ്യുന്നതിനായി കോൺഫിഗറേറ്റർ തുറക്കാൻ SmartDesign ക്യാൻവാസിലെ SERDES ബ്ലോക്കിൽ ഡബിൾ ക്ലിക്ക് ചെയ്യുക (ചിത്രം 3-1). നിങ്ങൾക്ക് ഒന്നുകിൽ ഈ രജിസ്റ്റർ മൂല്യങ്ങൾ ഇറക്കുമതി ചെയ്യാം അല്ലെങ്കിൽ നിങ്ങളുടെ PCIe അല്ലെങ്കിൽ EPCS പാരാമീറ്ററുകൾ നൽകുന്നതിന് SERDES കോൺഫിഗറേറ്റർ ഉപയോഗിക്കാം കൂടാതെ രജിസ്റ്റർ മൂല്യങ്ങൾ നിങ്ങൾക്കായി സ്വയമേവ കണക്കുകൂട്ടും. വിശദാംശങ്ങൾക്ക്, കാണുക SERDES കോൺഫിഗറേറ്റർ ഉപയോക്തൃ ഗൈഡ്.ചിത്രം 3-1 • ഹൈ സ്പീഡ് സീരിയൽ ഇന്റർഫേസ് കോൺഫിഗറേറ്റർ
FPGA ഡിസൈൻ ഇനീഷ്യലൈസേഷൻ സബ്-സിസ്റ്റം സൃഷ്ടിക്കുന്നു
DDR, SERDESIF ബ്ലോക്കുകൾ സമാരംഭിക്കുന്നതിന്, നിങ്ങൾ FPGA ഫാബ്രിക്കിൽ ഇനിഷ്യലൈസേഷൻ സബ്സിസ്റ്റം സൃഷ്ടിക്കണം. FPGA ഫാബ്രിക് ഇനീഷ്യലൈസേഷൻ സബ്സിസ്റ്റം Cortex-M3-ൽ നിന്ന് DDR, SERDESIF കോൺഫിഗറേഷൻ രജിസ്റ്ററുകളിലേക്ക് ഡാറ്റ നീക്കുന്നു, ഈ ബ്ലോക്കുകൾ പ്രവർത്തനക്ഷമമാക്കുന്നതിന് ആവശ്യമായ റീസെറ്റ് സീക്വൻസുകൾ നിയന്ത്രിക്കുകയും ഈ ബ്ലോക്കുകൾ നിങ്ങളുടെ ബാക്കി ഡിസൈനുമായി ആശയവിനിമയം നടത്താൻ തയ്യാറാകുമ്പോൾ സിഗ്നലുകൾ നൽകുകയും ചെയ്യുന്നു. പ്രാരംഭ സബ്സിസ്റ്റം സൃഷ്ടിക്കുന്നതിന്, നിങ്ങൾ ഇനിപ്പറയുന്നവ ചെയ്യണം:

• MSS-നുള്ളിൽ FIC_2 കോൺഫിഗർ ചെയ്യുക
• CoreConfigP, CoreResetP കോറുകൾ ഉടനടി കോൺഫിഗർ ചെയ്യുക
• ഓൺ-ചിപ്പ് 25/50MHz RC ഓസിലേറ്റർ തൽക്ഷണം ചെയ്യുക
• സിസ്റ്റം റീസെറ്റ് (SYSRESET) മാക്രോ തൽക്ഷണം ചെയ്യുക
• ഓരോ പെരിഫറലിന്റെ കോൺഫിഗറേഷൻ ഇന്റർഫേസുകളിലേക്കും ക്ലോക്കുകളിലേക്കും റീസെറ്റുകളിലേക്കും PLL ലോക്ക് പോർട്ടുകളിലേക്കും ഈ ഘടകങ്ങളെ ബന്ധിപ്പിക്കുക

MSS FIC_2 APB കോൺഫിഗറേഷൻ
MSS FIC_2 കോൺഫിഗർ ചെയ്യാൻ:

1. MSS കോൺഫിഗറേറ്ററിൽ നിന്ന് FIC_2 കോൺഫിഗറേറ്റർ ഡയലോഗ് ബോക്സ് തുറക്കുക (ചിത്രം 3-2).
2. Cortex-M3 ഉപയോഗിച്ച് പെരിഫറലുകൾ ആരംഭിക്കുക തിരഞ്ഞെടുക്കുക.
3. നിങ്ങളുടെ സിസ്റ്റത്തെ ആശ്രയിച്ച്, ഇനിപ്പറയുന്ന ഒന്നോ രണ്ടോ ചെക്ക്ബോക്സുകൾ പരിശോധിക്കുക:
   – എംഎസ്എസ് ഡിഡിആർ
   - ഫാബ്രിക് DDR കൂടാതെ/അല്ലെങ്കിൽ SERDES ബ്ലോക്കുകൾ
4. ശരി ക്ലിക്കുചെയ്‌ത് എം‌എസ്‌എസ് സൃഷ്‌ടിക്കാൻ തുടരുക (നിങ്ങളുടെ ഡിസൈൻ ആവശ്യകതകളനുസരിച്ച് എം‌എസ്‌എസ് പൂർണ്ണമായി കോൺഫിഗർ ചെയ്യുന്നതുവരെ നിങ്ങൾക്ക് ഈ പ്രവർത്തനം മാറ്റിവയ്ക്കാം). FIC_2 പോർട്ടുകൾ (FIC_2_APB_MASTER, FIC_2_APB_M_PCLK, FIC_2_APB_M_RESET_N) ഇപ്പോൾ MSS ഇന്റർഫേസിൽ തുറന്നുകാട്ടപ്പെടുന്നു, അവ CoreConfigP, CoreResetP കോറുകളിലേക്ക് ബന്ധിപ്പിക്കാൻ കഴിയും.

ചിത്രം 3-2 • MSS FIC_2 കോൺഫിഗറേറ്റർ

കോർ കോൺഫിഗ്പി
CoreConfigP കോൺഫിഗർ ചെയ്യുന്നതിന്:

1. നിങ്ങളുടെ SmartDesign-ലേക്ക് CoreConfigP തൽക്ഷണം ചെയ്യുക (സാധാരണയായി MSS തൽക്ഷണം ചെയ്യുന്ന ഒന്ന്).
   ഈ കോർ ലിബറോ കാറ്റലോഗിൽ (പെരിഫെറലുകൾക്ക് കീഴിൽ) കാണാം.
2. കോൺഫിഗറേറ്റർ തുറക്കാൻ കോറിൽ ഡബിൾ ക്ലിക്ക് ചെയ്യുക.
3. ഏതൊക്കെ പെരിഫറലുകളാണ് ഇനിഷ്യലൈസ് ചെയ്യേണ്ടതെന്ന് വ്യക്തമാക്കാൻ കോർ കോൺഫിഗർ ചെയ്യുക (ചിത്രം 3-3)

ചിത്രം 3-3 • CoreConfigP ഡയലോഗ് ബോക്സ്

കോർ റീസെറ്റ് പി
CoreResetP കോൺഫിഗർ ചെയ്യുന്നതിന്:

1. നിങ്ങളുടെ SmartDesign-ലേക്ക് CoreResetP തൽക്ഷണം ചെയ്യുക (സാധാരണയായി MSS തൽക്ഷണം ചെയ്യുന്ന ഒന്ന്).
   പെരിഫെറലുകൾക്ക് കീഴിലുള്ള ലിബറോ കാറ്റലോഗിൽ ഈ കോർ കാണാം.
2. കോൺഫിഗറേറ്റർ തുറക്കാൻ SmartDesign Canvas-നുള്ളിലെ കോറിൽ ഡബിൾ ക്ലിക്ക് ചെയ്യുക (ചിത്രം 3-4).
3. കോർ കോൺഫിഗർ ചെയ്യുക:
   – ബാഹ്യ റീസെറ്റ് സ്വഭാവം വ്യക്തമാക്കുക (EXT_RESET_OUT ഉറപ്പിച്ചു). നാല് ഓപ്ഷനുകളിൽ ഒന്ന് തിരഞ്ഞെടുക്കുക:
   o EXT_RESET_OUT ഒരിക്കലും ഉറപ്പിച്ചിട്ടില്ല
   o പവർ അപ്പ് റീസെറ്റ് (POWER_ON_RESET_N) ഉറപ്പിച്ചാൽ EXT_RESET_OUT ഉറപ്പിക്കുന്നു
   o FAB_RESET_N ഉറപ്പിച്ചാൽ EXT_RESET_OUT ഉറപ്പിക്കപ്പെടുന്നു
   o പവർ അപ്പ് റീസെറ്റ് (POWER_ON_RESET_N) അല്ലെങ്കിൽ FAB_RESET_N ഉറപ്പിച്ചാൽ EXT_RESET_OUT ഉറപ്പിക്കപ്പെടുന്നു
   – ഡിവൈസ് വോളിയം വ്യക്തമാക്കുകtagഇ. തിരഞ്ഞെടുത്ത മൂല്യം വോള്യവുമായി പൊരുത്തപ്പെടണംtage നിങ്ങൾ Libero Project Settings ഡയലോഗ് ബോക്സിൽ തിരഞ്ഞെടുത്തു.
   - നിങ്ങളുടെ ഡിസൈനിൽ നിങ്ങൾ ഉപയോഗിക്കുന്ന പെരിഫറലുകൾ സൂചിപ്പിക്കുന്നതിന് ഉചിതമായ ചെക്ക്ബോക്സുകൾ പരിശോധിക്കുക.
   - ബാഹ്യ DDR മെമ്മറി ക്രമീകരണ സമയം വ്യക്തമാക്കുക. നിങ്ങളുടെ ആപ്ലിക്കേഷനിൽ (MDDR, FDDR) ഉപയോഗിക്കുന്ന എല്ലാ DDR മെമ്മറികളുടെയും പരമാവധി മൂല്യമാണിത്. ഈ പരാമീറ്റർ കോൺഫിഗർ ചെയ്യുന്നതിന് ബാഹ്യ DDR മെമ്മറി വെണ്ടർ ഡാറ്റാഷീറ്റ് കാണുക. 200MHz-ൽ പ്രവർത്തിക്കുന്ന DDR2, DDR3 മെമ്മറികൾക്കുള്ള നല്ല ഡിഫോൾട്ട് മൂല്യമാണ് 200us. സിലിക്കണിൽ വർക്കിംഗ് സിമുലേഷനും വർക്കിംഗ് സിസ്റ്റവും ഉറപ്പുനൽകുന്നതിനുള്ള വളരെ പ്രധാനപ്പെട്ട പാരാമീറ്ററാണിത്. സെറ്റിൽ ചെയ്യുന്ന സമയത്തിന്റെ തെറ്റായ മൂല്യം സിമുലേഷൻ പിശകുകൾക്ക് കാരണമായേക്കാം. ഈ പരാമീറ്റർ ക്രമീകരിക്കുന്നതിന് DDR മെമ്മറി വെണ്ടർ ഡാറ്റാഷീറ്റ് കാണുക.
   - നിങ്ങളുടെ ഡിസൈനിലെ ഓരോ SERDES ബ്ലോക്കുകൾക്കും, ഇത് സൂചിപ്പിക്കാൻ ഉചിതമായ ബോക്സുകൾ പരിശോധിക്കുക:
   o PCIe ഉപയോഗിക്കുന്നു
   പിസിഐഇ ഹോട്ട് റീസെറ്റിനുള്ള പിന്തുണ ആവശ്യമാണ്
   o PCIe L2/P2-നുള്ള പിന്തുണ ആവശ്യമാണ്

കുറിപ്പ്: നിങ്ങൾ 090 ഡൈ(M2S090) ഉപയോഗിക്കുകയും നിങ്ങളുടെ ഡിസൈൻ SERDESIF ഉപയോഗിക്കുകയും ചെയ്യുന്നുവെങ്കിൽ, ഇനിപ്പറയുന്ന ചെക്ക്ബോക്സുകളൊന്നും നിങ്ങൾ പരിശോധിക്കേണ്ടതില്ല: 'PCIe-യ്‌ക്കായി ഉപയോഗിക്കുന്നു', 'PCIe HotReset പിന്തുണ ഉൾപ്പെടുത്തുക', 'PCIe L2/P2 പിന്തുണ ഉൾപ്പെടുത്തുക'. നിങ്ങൾ 090 അല്ലാത്ത ഏതെങ്കിലും ഉപകരണം ഉപയോഗിക്കുകയും ഒന്നോ അതിലധികമോ SERDESIF ബ്ലോക്കുകൾ ഉപയോഗിക്കുകയും ചെയ്യുന്നുവെങ്കിൽ, ഉചിതമായ SERDESIF വിഭാഗത്തിന് കീഴിലുള്ള നാല് ചെക്ക്ബോക്സുകളും നിങ്ങൾ പരിശോധിക്കേണ്ടതുണ്ട്.
കുറിപ്പ്: ഈ കോൺഫിഗറേറ്ററിൽ നിങ്ങൾക്ക് ലഭ്യമായ ഓപ്‌ഷനുകളെക്കുറിച്ചുള്ള വിശദാംശങ്ങൾക്ക്, CoreResetP ഹാൻഡ്‌ബുക്ക് കാണുക.

ചിത്രം 3-4 • CoreResetPConfigurator

25/50MHz ഓസിലേറ്റർ ഇൻസ്റ്റന്റേഷൻ
CoreConfigP, CoreResetP എന്നിവ ഓൺ-ചിപ്പ് 25/50MHz RC ഓസിലേറ്ററാണ് ക്ലോക്ക് ചെയ്യുന്നത്. നിങ്ങൾ ഒരു 25/50MHz ഓസിലേറ്റർ ഉടനടി ഈ കോറുകളിലേക്ക് ബന്ധിപ്പിക്കണം.

1. നിങ്ങളുടെ SmartDesign-ലേക്ക് ചിപ്പ് ഓസിലേറ്റർ കോർ ഉടനടി സ്ഥാപിക്കുക (സാധാരണയായി MSS തൽക്ഷണം ചെയ്യുന്ന ഒന്ന്). ക്ലോക്ക് & മാനേജ്‌മെന്റിന് കീഴിലുള്ള ലിബറോ കാറ്റലോഗിൽ ഈ കോർ കാണാം.
2. ചിത്രം 3-5-ൽ കാണിച്ചിരിക്കുന്നതുപോലെ, RC ഓസിലേറ്റർ FPGA ഫാബ്രിക്ക് ഡ്രൈവ് ചെയ്യുന്ന തരത്തിൽ ഈ കോർ കോൺഫിഗർ ചെയ്യുക.

ചിത്രം 3-5 • ചിപ്പ് ഓസിലേറ്ററുകൾ കോൺഫിഗറേറ്റർ

സിസ്റ്റം റീസെറ്റ് (SYSRESET) തൽക്ഷണം
SYSRESET മാക്രോ നിങ്ങളുടെ ഡിസൈനിലേക്ക് ഡിവൈസ് ലെവൽ റീസെറ്റ് പ്രവർത്തനം നൽകുന്നു. ചിപ്പ് പവർ അപ്പ് ചെയ്യുമ്പോഴോ എക്‌സ്‌റ്റേണൽ പിൻ DEVRST_N അസെസ്‌റ്റഡ്/ഡി-സെസ്‌റ്റേർഡ് ചെയ്യുമ്പോഴോ POWER_ON_RESET_N ഔട്ട്‌പുട്ട് സിഗ്നൽ ഉറപ്പിക്കുന്നു/ഡീ-അസെസ്‌റ്റുചെയ്യുന്നു (ചിത്രം 3-6).
നിങ്ങളുടെ SmartDesign-ലേക്ക് SYSRESET മാക്രോ തൽക്ഷണം നൽകുക (സാധാരണയായി MSS തൽക്ഷണം ചെയ്യുന്ന ഒന്ന്). മാക്രോ ലൈബ്രറിക്ക് കീഴിലുള്ള ലിബറോ കാറ്റലോഗിൽ ഈ മാക്രോ കാണാവുന്നതാണ്. ഈ മാക്രോയുടെ കോൺഫിഗറേഷൻ ആവശ്യമില്ല.

ചിത്രം 3-6 • SYSRESET മാക്രോ

മൊത്തത്തിലുള്ള കണക്റ്റിവിറ്റി
നിങ്ങളുടെ രൂപകൽപ്പനയിൽ MSS, FDDR, SERDESIF, OSC, SYSRESET, CoreConfigP, CoreResetP കോറുകൾ എന്നിവ ഉടനടി ക്രമീകരിച്ച് കോൺഫിഗർ ചെയ്ത ശേഷം, പെരിഫറൽ ഇനീഷ്യലൈസേഷൻ സബ്സിസ്റ്റം രൂപീകരിക്കുന്നതിന് നിങ്ങൾ അവയെ ബന്ധിപ്പിക്കേണ്ടതുണ്ട്. ഈ ഡോക്യുമെന്റിലെ കണക്റ്റിവിറ്റി വിവരണം ലളിതമാക്കാൻ, CoreConfigP, CoreResetP എന്നിവയുമായി ബന്ധപ്പെട്ട കണക്ഷനുകളുമായി ബന്ധപ്പെട്ട APB3 കംപ്ലയിന്റ് കോൺഫിഗറേഷൻ ഡാറ്റ പാത്ത് കണക്റ്റിവിറ്റിയിലേക്ക് ഇത് വിഭജിക്കപ്പെടുന്നു.
കോൺഫിഗറേഷൻ ഡാറ്റ പാത്ത് കണക്റ്റിവിറ്റി
MSS FIC_3 സിഗ്നലുകളിലേക്കും പെരിഫറലുകളുടെ APB7 കംപ്ലയിന്റ് കോൺഫിഗറേഷൻ ഇന്റർഫേസുകളിലേക്കും CoreConfigP എങ്ങനെ ബന്ധിപ്പിക്കാമെന്ന് ചിത്രം 2-3 കാണിക്കുന്നു.
പട്ടിക 3-1 • കോൺഫിഗറേഷൻ ഡാറ്റ പാത്ത് പോർട്ട്/ബിഐഎഫ് കണക്ഷനുകൾ

നിന്ന് പോർട്ട്/ബസ് ഇന്റർഫേസ് (BIF)/ ഘടകം	TO പോർട്ട്/ബസ് ഇന്റർഫേസ് (ബിഐഎഫ്)/ഘടകം
APB S പ്രീസെറ്റ് N/ CoreConfigP	APB S പ്രീസെറ്റ് N/ SDIF<0/1/2/3>	APB S പ്രീസെറ്റ് N/ എഫ്ഡിഡിആർ	MDDR APB S PRESE TN/MSS
എപിബി എസ് പിസിഎൽകെ/ കോർകോൺഫിഗ്പി	APB S PCLK/SDIF	എപിബി എസ് പിസിഎൽകെ/എഫ്ഡിഡിആർ	എംഡിഡിആർ എപിബി എസ് പോൾക്ക്/ എംഎസ്എസ്
എംഡിഡിആർ എപിബിഎംസ്ലേവ്/ കോർകോൺഫിഗ്			MDDR APB സ്ലേവ് (BIF)/MSS
SDIF<0/1/2/ 3> APBmslave/Config	APB സ്ലേവ് (BIF)/ SDIF<0/1/2/3>
FDDR APBmslave		APB സ്ലേവ് (BIF)/ FDDR
FIC 2 APBmmaster/ CoreConfigP			FIC 2 APB മാസ്റ്റർ/ MSS

ചിത്രം 3-7 • FIC_2 APB3 സബ്-സിസ്റ്റം കണക്റ്റിവിറ്റി

ക്ലോക്കുകളും റീസെറ്റ് കണക്റ്റിവിറ്റിയും
ബാഹ്യ റീസെറ്റ് ഉറവിടങ്ങളിലേക്കും പെരിഫറലുകളുടെ കോർ റീസെറ്റ് സിഗ്നലുകളിലേക്കും CoreResetP എങ്ങനെ ബന്ധിപ്പിക്കാമെന്ന് ചിത്രം 3-8 കാണിക്കുന്നു. പെരിഫറലുകളുടെ ക്ലോക്ക് സിൻക്രൊണൈസേഷൻ സ്റ്റാറ്റസ് സിഗ്നലുകളിലേക്ക് (PLL ലോക്ക് സിഗ്നലുകൾ) CoreResetP എങ്ങനെ ബന്ധിപ്പിക്കാമെന്നും ഇത് കാണിക്കുന്നു. കൂടാതെ, CoreConfigP, CoreResetP എന്നിവ എങ്ങനെ ബന്ധിപ്പിച്ചിരിക്കുന്നു എന്ന് ഇത് കാണിക്കുന്നു.

ചിത്രം 3-8 • Core SF2Reset Sub-System Connectivity

ഫേംവെയർ ആപ്ലിക്കേഷൻ സൃഷ്ടിക്കുകയും കംപൈൽ ചെയ്യുകയും ചെയ്യുന്നു

നിങ്ങൾ LiberoSoC (ഡിസൈൻ ഫ്ലോ വിൻഡോ > എക്സ്പോർട്ട് ഫേംവെയർ > എക്സ്പോർട്ട് ഫേംവെയർ) നിന്ന് ഫേംവെയർ എക്‌സ്‌പോർട്ട് ചെയ്യുമ്പോൾ, ലിബെറോ ഇനിപ്പറയുന്നവ സൃഷ്ടിക്കുന്നു fileൽ എസ് /firmware/drivers_config/ sys_config ഫോൾഡർ:

• sys_config.c - പെരിഫറൽ രജിസ്റ്ററുകൾക്കുള്ള മൂല്യങ്ങൾ സൂക്ഷിക്കുന്ന ഡാറ്റ ഘടനകൾ അടങ്ങിയിരിക്കുന്നു.
• sys_config.h - ഡിസൈനിൽ ഏതൊക്കെ പെരിഫറലുകളാണ് ഉപയോഗിക്കുന്നതെന്നും ഇനിഷ്യലൈസ് ചെയ്യേണ്ടതുണ്ടെന്നും വ്യക്തമാക്കുന്ന #define പ്രസ്താവനകൾ അടങ്ങിയിരിക്കുന്നു.
• sys_config_mddr_define.h – രജിസ്റ്ററുകൾ കോൺഫിഗറേഷൻ ഡയലോഗ് ബോക്സിൽ നൽകിയ MDDR കൺട്രോളർ കോൺഫിഗറേഷൻ ഡാറ്റ അടങ്ങിയിരിക്കുന്നു.
• sys_config_fddr_define.h - രജിസ്റ്ററുകൾ കോൺഫിഗറേഷൻ ഡയലോഗ് ബോക്സിൽ നൽകിയ FDDR കൺട്രോളർ കോൺഫിഗറേഷൻ ഡാറ്റ അടങ്ങിയിരിക്കുന്നു.
• sys_config_mss_clocks.h - ഇത് file MSS CCC കോൺഫിഗറേറ്ററിൽ നിർവചിച്ചിരിക്കുന്ന MSS ക്ലോക്ക് ഫ്രീക്വൻസികൾ അടങ്ങിയിരിക്കുന്നു. ഈ ഫ്രീക്വൻസികൾ CMSIS കോഡ് ഉപയോഗിക്കുന്നത്, അവയുടെ പെരിഫറൽ ക്ലോക്ക് (PCLK) ഫ്രീക്വൻസിയിലേക്ക് ആക്‌സസ് ഉണ്ടായിരിക്കേണ്ട പല MSS ഡ്രൈവറുകൾക്കും ശരിയായ ക്ലോക്ക് വിവരങ്ങൾ നൽകാനാണ് ).
• sys_config_SERDESIF_ .സി – SERDESIF_ അടങ്ങിയിരിക്കുന്നു SERDESIF_ സമയത്ത് നൽകിയ കോൺഫിഗറേഷൻ ഡാറ്റ രജിസ്റ്റർ ചെയ്യുക ഡിസൈൻ സൃഷ്ടിക്കുന്നതിൽ ബ്ലോക്ക് കോൺഫിഗറേഷൻ.
• sys_config_SERDESIF_ .എച്ച് – രജിസ്റ്റർ കോൺഫിഗറേഷൻ ജോഡികളുടെ എണ്ണവും PMA_READY (PCIe മോഡിൽ മാത്രം) പോൾ ചെയ്യേണ്ട ലെയിൻ നമ്പറും വ്യക്തമാക്കുന്ന #define പ്രസ്താവനകൾ അടങ്ങിയിരിക്കുന്നു.

ഇവ fileCMSIS കോഡിന് ശരിയായി കംപൈൽ ചെയ്യുന്നതിനും പെരിഫറൽ കോൺഫിഗറേഷൻ ഡാറ്റയും MSS-നുള്ള ക്ലോക്ക് കോൺഫിഗറേഷൻ വിവരങ്ങളും ഉൾപ്പെടെ നിങ്ങളുടെ നിലവിലെ രൂപകൽപ്പനയെ കുറിച്ചുള്ള വിവരങ്ങൾ അടങ്ങിയിരിക്കാനും s ആവശ്യമാണ്.
ഇവ തിരുത്തരുത് fileസ്വമേധയാ; ഓരോ തവണയും അതാത് പെരിഫറലുകൾ അടങ്ങിയ SmartDesign ഘടകങ്ങൾ സൃഷ്ടിക്കപ്പെടുമ്പോൾ അവ അനുബന്ധ ഘടകം/പെരിഫറൽ ഡയറക്ടറികളിലേക്ക് സൃഷ്ടിക്കപ്പെടുന്നു. ഏതെങ്കിലും പെരിഫറലുകളുടെ കോൺഫിഗറേഷൻ ഡാറ്റയിൽ എന്തെങ്കിലും മാറ്റങ്ങൾ വരുത്തിയാൽ, നിങ്ങൾ ഫേംവെയർ പ്രോജക്റ്റുകൾ വീണ്ടും കയറ്റുമതി ചെയ്യേണ്ടതുണ്ട്, അതുവഴി അപ്ഡേറ്റ് ചെയ്ത ഫേംവെയർ fileകൾ (മുകളിലുള്ള ലിസ്റ്റ് കാണുക) എന്നതിലേക്ക് കയറ്റുമതി ചെയ്യുന്നു / firmware/drivers_config/sys_config ഫോൾഡർ.
നിങ്ങൾ ഫേംവെയർ കയറ്റുമതി ചെയ്യുമ്പോൾ, Libero SoC ഫേംവെയർ പ്രോജക്റ്റുകൾ സൃഷ്ടിക്കുന്നു: നിങ്ങളുടെ ഡിസൈൻ കോൺഫിഗറേഷൻ ഉള്ള ഒരു ലൈബ്രറി fileകളും ഡ്രൈവറുകളും സമാഹരിച്ചിരിക്കുന്നു.
നിങ്ങൾ പ്രോജക്റ്റ് സൃഷ്ടിക്കുന്നത് പരിശോധിക്കുകയാണെങ്കിൽ നിങ്ങൾ ഫേംവെയർ എക്‌സ്‌പോർട്ടുചെയ്യുമ്പോൾ, നിങ്ങൾക്ക് main.c, ഉപയോക്താവ് C/H എന്നിവ എഡിറ്റുചെയ്യാൻ കഴിയുന്ന ആപ്ലിക്കേഷൻ പ്രോജക്‌റ്റ് ഹോൾഡ് ചെയ്യുന്നതിനായി ഒരു സോഫ്റ്റ്‌വെയർ SoftConsole/IAR/Keil പ്രോജക്‌റ്റ് സൃഷ്‌ടിക്കുന്നു. fileഎസ്. CMSIS കോഡ് ശരിയായി കംപൈൽ ചെയ്യുന്നതിന് SoftConSole/IAR/Keil പ്രോജക്റ്റ് തുറക്കുക, നിങ്ങളുടെ ഹാർഡ്‌വെയർ ഡിസൈനുമായി പൊരുത്തപ്പെടുന്നതിന് നിങ്ങളുടെ ഫേംവെയർ ആപ്ലിക്കേഷൻ ശരിയായി കോൺഫിഗർ ചെയ്യുക.

ബിഎഫ്എം Fileഡിസൈൻ സിമുലേറ്റ് ചെയ്യാൻ ഉപയോഗിക്കുന്നു

നിങ്ങളുടെ ഡിസൈനുമായി ബന്ധപ്പെട്ട പെരിഫറലുകൾ അടങ്ങിയ SmartDesign ഘടകങ്ങൾ നിങ്ങൾ ജനറേറ്റ് ചെയ്യുമ്പോൾ, സിമുലേഷൻ fileഅതാത് പെരിഫറലുകളുമായി ബന്ധപ്പെട്ട s-ൽ ജനറേറ്റുചെയ്യുന്നു /സിമുലേഷൻ ഡയറക്ടറി:

• test.bfm - ഉയർന്ന തലത്തിലുള്ള BFM file SmartFusion2 MSS Cortex-M3 പ്രോസസർ പ്രയോഗിക്കുന്ന ഏതൊരു സിമുലേഷനിലും അത് ആദ്യം നടപ്പിലാക്കുന്നു. ഇത് peripheral_init.bfm, user.bfm എന്നിവ ആ ക്രമത്തിൽ നടപ്പിലാക്കുന്നു.
• എംഡിഡിആർ_ഇനിറ്റ്.ബിഎഫ്എം - നിങ്ങളുടെ ഡിസൈൻ MDDR ഉപയോഗിക്കുന്നുണ്ടെങ്കിൽ, Libero ഇത് സൃഷ്ടിക്കുന്നു file; MSS DDR കൺട്രോളർ രജിസ്റ്ററുകളിലേക്ക് നിങ്ങൾ നൽകിയ MSS DDR കോൺഫിഗറേഷൻ രജിസ്റ്റർ ഡാറ്റയുടെ (എഡിറ്റ് രജിസ്റ്ററുകൾ ഡയലോഗ്ബോക്‌സ് അല്ലെങ്കിൽ MSS_MDDR GUI ഉപയോഗിച്ച്) റൈറ്റുകളെ അനുകരിക്കുന്ന BFM റൈറ്റ് കമാൻഡുകൾ ഇതിൽ അടങ്ങിയിരിക്കുന്നു.
• FDDR_init.bfm - നിങ്ങളുടെ ഡിസൈൻ FDDR ഉപയോഗിക്കുകയാണെങ്കിൽ, Libero ഇത് സൃഷ്ടിക്കുന്നു file; ഫാബ്രിക് ഡിഡിആർ കൺട്രോളർ രജിസ്റ്ററുകളിലേക്ക് നിങ്ങൾ നൽകിയ ഫാബ്രിക് ഡിഡിആർ കോൺഫിഗറേഷൻ രജിസ്റ്റർ ഡാറ്റയുടെ (എഡിറ്റ് രജിസ്റ്ററുകൾ ഡയലോഗ്ബോക്സ് അല്ലെങ്കിൽ എഫ്ഡിഡിആർ ജിയുഐ ഉപയോഗിച്ച്) റൈറ്റുകളെ അനുകരിക്കുന്ന ബിഎഫ്എം റൈറ്റ് കമാൻഡുകൾ ഇതിൽ അടങ്ങിയിരിക്കുന്നു.
• SERDESIF_ _init.bfm - നിങ്ങളുടെ ഡിസൈൻ ഒന്നോ അതിലധികമോ SERDESIF ബ്ലോക്കുകൾ ഉപയോഗിക്കുകയാണെങ്കിൽ, Libero ഇത് സൃഷ്ടിക്കുന്നു file ഓരോന്നിനും SERDESIF_ ഉപയോഗിച്ച ബ്ലോക്കുകൾ; നിങ്ങൾ നൽകിയ SERDESIF കോൺഫിഗറേഷൻ രജിസ്റ്റർ ഡാറ്റയുടെ റൈറ്റുകളെ അനുകരിക്കുന്ന BFM റൈറ്റ് കമാൻഡുകൾ ഇതിൽ അടങ്ങിയിരിക്കുന്നു (എഡിറ്റ് രജിസ്റ്ററുകൾ ഡയലോഗ് ബോക്സിൽ അല്ലെങ്കിൽ SERDESIF_ ൽ GUI) SERDESIF_ ലേക്ക് രജിസ്റ്റർ ചെയ്യുന്നു. SERDESIF ബ്ലോക്ക് PCIe ആയി ക്രമീകരിച്ചിട്ടുണ്ടെങ്കിൽ, ഇത് file 2 രജിസ്റ്റർ കോൺഫിഗറേഷൻ ഘട്ടങ്ങളുടെ പൂർണ്ണമായ ക്രമത്തിൽ നിർവ്വഹിക്കുന്നത് നിയന്ത്രിക്കുന്ന ചില #define പ്രസ്താവനകളും ഉണ്ട്.
• user.bfm - ഉപയോക്തൃ കമാൻഡുകൾ അടങ്ങിയിരിക്കുന്നു. peripheral_init.bfm പൂർത്തിയാക്കിയ ശേഷം ഈ കമാൻഡുകൾ എക്സിക്യൂട്ട് ചെയ്യുന്നു. ഇത് എഡിറ്റ് ചെയ്യുക file നിങ്ങളുടെ BFM കമാൻഡുകൾ നൽകാൻ.
• SERDESIF_ _user.bfm - ഉപയോക്തൃ കമാൻഡുകൾ അടങ്ങിയിരിക്കുന്നു. ഇത് എഡിറ്റ് ചെയ്യുക file നിങ്ങളുടെ BFM കമാൻഡുകൾ നൽകാൻ. നിങ്ങൾ SERDESIF_ ക്രമീകരിച്ചിട്ടുണ്ടെങ്കിൽ ഇത് ഉപയോഗിക്കുക BFM PCIe സിമുലേഷൻ മോഡിലും AXI/AHBLite മാസ്റ്ററായും തടയുക. നിങ്ങൾ SERDESIF_ ക്രമീകരിച്ചിട്ടുണ്ടെങ്കിൽ RTL സിമുലേഷൻ മോഡിൽ തടയുക, നിങ്ങൾക്ക് ഇത് ആവശ്യമില്ല file.

നിങ്ങൾ ഓരോ തവണയും സിമുലേഷൻ ആവശ്യപ്പെടുമ്പോൾ, ഇനിപ്പറയുന്ന രണ്ട് സിമുലേഷൻ fileകൾ വീണ്ടും സൃഷ്ടിക്കപ്പെടുന്നു / പരിഷ്കരിച്ച ഉള്ളടക്കങ്ങളുള്ള സിമുലേഷൻ ഡയറക്ടറി:

• സബ്സിസ്റ്റം.ബിഎഫ്എം – നിങ്ങളുടെ ഡിസൈനിൽ ഉപയോഗിച്ചിരിക്കുന്ന ഓരോ പെരിഫറലിനും #define സ്റ്റേറ്റ്‌മെന്റുകൾ അടങ്ങിയിരിക്കുന്നു, അത് ഓരോ പെരിഫറലിനും അനുസൃതമായി എക്‌സിക്യൂട്ട് ചെയ്യേണ്ട peripheral_init.bfm-ന്റെ പ്രത്യേക വിഭാഗം വ്യക്തമാക്കുന്നു.
• ഓപ്പറേഷണൽ_ഇനിറ്റ്.ബിഎഫ്എം – CMSIS അനുകരിക്കുന്ന BFM നടപടിക്രമം അടങ്ങിയിരിക്കുന്നു:: SystemInit() ഫംഗ്ഷൻ നിങ്ങൾ മെയിൻ() നടപടിക്രമം നൽകുന്നതിന് മുമ്പ് Cortex-M3-ൽ പ്രവർത്തിക്കുന്നു. ഡിസൈനിൽ ഉപയോഗിക്കുന്ന ഏതെങ്കിലും പെരിഫറലിന്റെ കോൺഫിഗറേഷൻ ഡാറ്റ ശരിയായ പെരിഫറൽ കോൺഫിഗറേഷൻ രജിസ്റ്ററുകളിലേക്ക് പകർത്തുന്നു, തുടർന്ന് നിങ്ങൾക്ക് ഈ പെരിഫറലുകൾ ഉപയോഗിക്കാമെന്ന് ഉറപ്പിക്കുന്നതിന് മുമ്പ് എല്ലാ പെരിഫറലുകളും തയ്യാറാകുന്നതുവരെ കാത്തിരിക്കുന്നു. ഇത് MDDR_init.bfm, FDDR_init.bfm എന്നിവ എക്സിക്യൂട്ട് ചെയ്യുന്നു.

ഇവ ഉപയോഗിച്ച് സൃഷ്ടിച്ചത് files, നിങ്ങളുടെ ഡിസൈനിലെ DDR കൺട്രോളറുകൾ ഒരു SmartFusion2 ഉപകരണത്തിൽ എന്ത് സംഭവിക്കുമെന്ന് അനുകരിച്ചുകൊണ്ട് സ്വയമേവ കോൺഫിഗർ ചെയ്യപ്പെടുന്നു. നിങ്ങൾക്ക് user.bfm എഡിറ്റ് ചെയ്യാം file നിങ്ങളുടെ ഡിസൈൻ അനുകരിക്കുന്നതിന് ആവശ്യമായ ഏതെങ്കിലും കമാൻഡുകൾ ചേർക്കുന്നതിന് (കോർട്ടെക്സ്-എം 3 ആണ് മാസ്റ്റർ). പെരിഫറലുകൾ ആരംഭിച്ചതിന് ശേഷം ഈ കമാൻഡുകൾ എക്സിക്യൂട്ട് ചെയ്യുന്നു. test.bfm, subsystem.bfm, peripheral_init.bfm, MDDR_init.bfm, FDDR_init.bfm എന്നിവ എഡിറ്റ് ചെയ്യരുത് files ഉം SERDESIF_ ഉം _init.bfm files.

ഉൽപ്പന്ന പിന്തുണ

കസ്റ്റമർ സർവീസ്, കസ്റ്റമർ ടെക്നിക്കൽ സപ്പോർട്ട് സെന്റർ, എ webസൈറ്റ്, ഇലക്ട്രോണിക് മെയിൽ, ലോകമെമ്പാടുമുള്ള സെയിൽസ് ഓഫീസുകൾ.
ഈ അനുബന്ധത്തിൽ മൈക്രോസെമി SoC ഉൽപ്പന്ന ഗ്രൂപ്പുമായി ബന്ധപ്പെടുന്നതും ഈ പിന്തുണാ സേവനങ്ങൾ ഉപയോഗിക്കുന്നതും സംബന്ധിച്ച വിവരങ്ങൾ അടങ്ങിയിരിക്കുന്നു.
കസ്റ്റമർ സർവീസ്
ഉൽപ്പന്ന വിലനിർണ്ണയം, ഉൽപ്പന്ന അപ്‌ഗ്രേഡുകൾ, അപ്‌ഡേറ്റ് വിവരങ്ങൾ, ഓർഡർ നില, അംഗീകാരം എന്നിവ പോലുള്ള സാങ്കേതികേതര ഉൽപ്പന്ന പിന്തുണയ്‌ക്കായി ഉപഭോക്തൃ സേവനവുമായി ബന്ധപ്പെടുക.
വടക്കേ അമേരിക്കയിൽ നിന്ന്, വിളിക്കൂ 800.262.1060
ലോകത്തിന്റെ മറ്റു ഭാഗങ്ങളിൽ നിന്ന് വിളിക്കുക 650.318.4460
ഫാക്സ്, ലോകത്തെവിടെ നിന്നും, 408.643.6913
കസ്റ്റമർ ടെക്നിക്കൽ സപ്പോർട്ട് സെന്റർ
മൈക്രോസെമി SoC ഉൽപ്പന്നങ്ങളെക്കുറിച്ചുള്ള നിങ്ങളുടെ ഹാർഡ്‌വെയർ, സോഫ്‌റ്റ്‌വെയർ, ഡിസൈൻ ചോദ്യങ്ങൾക്ക് ഉത്തരം നൽകാൻ സഹായിക്കുന്ന ഉയർന്ന വൈദഗ്ധ്യമുള്ള എഞ്ചിനീയർമാരുമായി മൈക്രോസെമി SoC പ്രോഡക്‌ട്‌സ് ഗ്രൂപ്പ് അതിന്റെ കസ്റ്റമർ ടെക്‌നിക്കൽ സപ്പോർട്ട് സെന്ററിൽ പ്രവർത്തിക്കുന്നു. കസ്റ്റമർ ടെക്നിക്കൽ സപ്പോർട്ട് സെന്റർ ആപ്ലിക്കേഷൻ കുറിപ്പുകൾ, പൊതുവായ ഡിസൈൻ സൈക്കിൾ ചോദ്യങ്ങൾക്കുള്ള ഉത്തരങ്ങൾ, അറിയപ്പെടുന്ന പ്രശ്നങ്ങളുടെ ഡോക്യുമെന്റേഷൻ, വിവിധ പതിവുചോദ്യങ്ങൾ എന്നിവ സൃഷ്ടിക്കുന്നതിന് ധാരാളം സമയം ചെലവഴിക്കുന്നു. അതിനാൽ, നിങ്ങൾ ഞങ്ങളെ ബന്ധപ്പെടുന്നതിന് മുമ്പ്, ദയവായി ഞങ്ങളുടെ ഓൺലൈൻ ഉറവിടങ്ങൾ സന്ദർശിക്കുക. നിങ്ങളുടെ ചോദ്യങ്ങൾക്ക് ഞങ്ങൾ ഇതിനകം ഉത്തരം നൽകിയിരിക്കാൻ സാധ്യതയുണ്ട്.
സാങ്കേതിക സഹായം
കസ്റ്റമർ സപ്പോർട്ട് സന്ദർശിക്കുക webസൈറ്റ് (www.microsemi.com/soc/support/search/default.aspx) കൂടുതൽ വിവരങ്ങൾക്കും പിന്തുണയ്ക്കും. തിരയാവുന്നവയിൽ നിരവധി ഉത്തരങ്ങൾ ലഭ്യമാണ് web റിസോഴ്‌സിൽ ഡയഗ്രാമുകൾ, ചിത്രീകരണങ്ങൾ, മറ്റ് ഉറവിടങ്ങളിലേക്കുള്ള ലിങ്കുകൾ എന്നിവ ഉൾപ്പെടുന്നു webസൈറ്റ്.
Webസൈറ്റ്
നിങ്ങൾക്ക് SoC ഹോം പേജിൽ വിവിധ സാങ്കേതികവും സാങ്കേതികമല്ലാത്തതുമായ വിവരങ്ങൾ ബ്രൗസ് ചെയ്യാം www.microsemi.com/soc.
കസ്റ്റമർ ടെക്നിക്കൽ സപ്പോർട്ട് സെന്ററുമായി ബന്ധപ്പെടുന്നു
ഉയർന്ന വൈദഗ്ധ്യമുള്ള എഞ്ചിനീയർമാർ സാങ്കേതിക സഹായ കേന്ദ്രത്തിൽ ജോലി ചെയ്യുന്നു. ടെക്നിക്കൽ സപ്പോർട്ട് സെന്ററിനെ ഇമെയിൽ വഴിയോ മൈക്രോസെമി SoC പ്രൊഡക്റ്റ്സ് ഗ്രൂപ്പ് വഴിയോ ബന്ധപ്പെടാം webസൈറ്റ്.
ഇമെയിൽ
നിങ്ങൾക്ക് നിങ്ങളുടെ സാങ്കേതിക ചോദ്യങ്ങൾ ഞങ്ങളുടെ ഇമെയിൽ വിലാസത്തിലേക്ക് ആശയവിനിമയം നടത്താനും ഇമെയിൽ, ഫാക്സ് അല്ലെങ്കിൽ ഫോൺ വഴി ഉത്തരങ്ങൾ സ്വീകരിക്കാനും കഴിയും. കൂടാതെ, നിങ്ങൾക്ക് ഡിസൈൻ പ്രശ്നങ്ങളുണ്ടെങ്കിൽ, നിങ്ങളുടെ ഡിസൈൻ ഇമെയിൽ ചെയ്യാവുന്നതാണ് fileസഹായം സ്വീകരിക്കാൻ എസ്.
ദിവസം മുഴുവൻ ഞങ്ങൾ ഇമെയിൽ അക്കൗണ്ട് നിരന്തരം നിരീക്ഷിക്കുന്നു. നിങ്ങളുടെ അഭ്യർത്ഥന ഞങ്ങൾക്ക് അയയ്ക്കുമ്പോൾ, നിങ്ങളുടെ അഭ്യർത്ഥന കാര്യക്ഷമമായി പ്രോസസ്സ് ചെയ്യുന്നതിന് നിങ്ങളുടെ മുഴുവൻ പേരും കമ്പനിയുടെ പേരും നിങ്ങളുടെ കോൺടാക്റ്റ് വിവരങ്ങളും ഉൾപ്പെടുത്തുന്നത് ഉറപ്പാക്കുക.
സാങ്കേതിക പിന്തുണ ഇമെയിൽ വിലാസം soc_tech@microsemi.com.
എൻ്റെ കേസുകൾ
മൈക്രോസെമി SoC പ്രൊഡക്‌ട്‌സ് ഗ്രൂപ്പ് ഉപഭോക്താക്കൾക്ക് സാങ്കേതിക കേസുകൾ ഓൺലൈനായി സമർപ്പിക്കാനും ട്രാക്ക് ചെയ്യാനും കഴിയും എൻ്റെ കേസുകൾ.
യുഎസിന് പുറത്ത്
യുഎസ് സമയ മേഖലകൾക്ക് പുറത്ത് സഹായം ആവശ്യമുള്ള ഉപഭോക്താക്കൾക്ക് ഇമെയിൽ വഴി സാങ്കേതിക പിന്തുണയുമായി ബന്ധപ്പെടാം (soc_tech@microsemi.com) അല്ലെങ്കിൽ ഒരു പ്രാദേശിക സെയിൽസ് ഓഫീസുമായി ബന്ധപ്പെടുക. സെയിൽസ് ഓഫീസ് ലിസ്റ്റിംഗുകൾ ഇവിടെ കാണാം www.microsemi.com/soc/company/contact/default.aspx.
ITAR സാങ്കേതിക പിന്തുണ
ഇന്റർനാഷണൽ ട്രാഫിക് ഇൻ ആംസ് റെഗുലേഷൻസ് (ITAR) നിയന്ത്രിക്കുന്ന RH, RT FPGA-കളുടെ സാങ്കേതിക പിന്തുണയ്‌ക്കായി ഞങ്ങളെ ബന്ധപ്പെടുക soc_tech_itar@microsemi.com. പകരമായി, എന്റെ കേസുകൾക്കുള്ളിൽ, ITAR ഡ്രോപ്പ്-ഡൗൺ ലിസ്റ്റിൽ അതെ തിരഞ്ഞെടുക്കുക. ITAR-നിയന്ത്രിത മൈക്രോസെമി FPGA-കളുടെ പൂർണ്ണമായ ലിസ്റ്റിനായി, ITAR സന്ദർശിക്കുക web പേജ്.
മൈക്രോസെമി കോർപ്പറേഷൻ (NASDAQ: MSCC) ഇതിനായി അർദ്ധചാലക പരിഹാരങ്ങളുടെ സമഗ്രമായ ഒരു പോർട്ട്‌ഫോളിയോ വാഗ്ദാനം ചെയ്യുന്നു: ബഹിരാകാശം, പ്രതിരോധം, സുരക്ഷ; എന്റർപ്രൈസസും ആശയവിനിമയങ്ങളും; വ്യാവസായിക, ബദൽ ഊർജ്ജ വിപണികളും. ഉൽപ്പന്നങ്ങളിൽ ഉയർന്ന-പ്രകടനം, ഉയർന്ന വിശ്വാസ്യതയുള്ള അനലോഗ്, RF ഉപകരണങ്ങൾ, മിക്സഡ് സിഗ്നൽ, RF ഇന്റഗ്രേറ്റഡ് സർക്യൂട്ടുകൾ, ഇഷ്ടാനുസൃതമാക്കാവുന്ന SoC-കൾ, FPGA-കൾ, പൂർണ്ണമായ സബ്സിസ്റ്റങ്ങൾ എന്നിവ ഉൾപ്പെടുന്നു. കാലിഫോർണിയയിലെ അലിസോ വിജോയിലാണ് മൈക്രോസെമിയുടെ ആസ്ഥാനം. കൂടുതൽ അറിയുക www.microsemi.com.
© 2014 മൈക്രോസെമി കോർപ്പറേഷൻ. എല്ലാ അവകാശങ്ങളും നിക്ഷിപ്തം. മൈക്രോസെമിയും മൈക്രോസെമി ലോഗോയും മൈക്രോസെമി കോർപ്പറേഷന്റെ വ്യാപാരമുദ്രകളാണ്. മറ്റെല്ലാ വ്യാപാരമുദ്രകളും സേവന അടയാളങ്ങളും അവയുടെ ഉടമസ്ഥരുടെ സ്വത്താണ്.

5-02-00384-1/08.14മൈക്രോസെമി കോർപ്പറേറ്റ് ആസ്ഥാനം
വൺ എന്റർപ്രൈസ്, അലിസോ വിജോ സിഎ 92656 യുഎസ്എ
യുഎസ്എയ്ക്കുള്ളിൽ: +1 949-380-6100
വിൽപ്പന: +1 949-380-6136
ഫാക്സ്: +1 949-215-4996

പ്രമാണങ്ങൾ / വിഭവങ്ങൾ

മൈക്രോസെമി സ്മാർട്ട് ഫ്യൂഷൻ2 ഡിഡിആർ കൺട്രോളറും സീരിയൽ ഹൈ സ്പീഡ് കൺട്രോളറും [pdf] ഉപയോക്തൃ ഗൈഡ് SmartFusion2 DDR കൺട്രോളറും സീരിയൽ ഹൈ സ്പീഡ് കൺട്രോളറും, SmartFusion2 DDR, കൺട്രോളറും സീരിയൽ ഹൈ സ്പീഡ് കൺട്രോളറും, ഹൈ സ്പീഡ് കൺട്രോളറും

റഫറൻസുകൾ

• ഉപയോക്തൃ മാനുവൽ