SmartFusion2
Hoʻoponopono DDR a me Serial High Speed ​​Controller
Ke Kumu Hoʻomaka
Ke alakaʻi hoʻohana

Hoʻolauna

I ka hana ʻana i kahi hoʻolālā me ka polokalamu SmartFusion2, inā ʻoe e hoʻohana i kekahi o nā mea hoʻokele DDR ʻelua (FDDR a i ʻole MDDR) a i ʻole kekahi o nā poloka Serial High Speed ​​​​controller (SERDESIF), pono ʻoe e hoʻomaka i nā papa inoa hoʻonohonoho o kēia mau poloka i ka wā holo ma mua. hiki ke hoohana ia lakou. No exampe, no ka mea hoʻoponopono DDR, pono ʻoe e hoʻonohonoho i ke ʻano DDR3 (DDR2/DDRXNUMX/LPDDR), ka laula PHY, ke ʻano burst a me ka ECC.
Pēlā nō, no ka poloka SERDESIF i hoʻohana ʻia ma ke ʻano he hopena PCIe, pono ʻoe e hoʻonohonoho i ka PCIE BAR i ka pukaaniani AXI (a i ʻole AHB).
Hōʻike kēia palapala i nā ʻanuʻu e pono ai e hana i kahi hoʻolālā Libero e hoʻomaka maʻalahi i ka mea hoʻoponopono DDR a me nā poloka SERDESIF i ka mana. Hōʻike pū ia pehea e hana ai i ka code firmware mai Libero SOC i hoʻohana ʻia i ke kahe hoʻolālā i hoʻopili ʻia.
Hāʻawi mua ʻia kahi wehewehe kikoʻī o ke kumumanaʻo o nā hana.
Hōʻike ka ʻāpana aʻe i ka hana ʻana i kahi hoʻolālā e hoʻohana ana i ka Libero SoC System Builder, kahi mea hana hoʻolālā ikaika, i waena o nā hiʻohiʻona ʻē aʻe, hana i ka hopena 'initialization' no ʻoe inā ʻoe e hoʻohana ana i nā poloka DDR a i ʻole SERDESIF i kāu hoʻolālā.
Hōʻike ka ʻāpana aʻe i ke ʻano o ka hoʻopili ʻana i kahi hopena 'initialization' piha me ka hoʻohana ʻole ʻana i ka SmartFusion2 System Builder. Kōkua kēia i ka wehewehe ʻana i nā mea e pono ai ke hana inā ʻaʻole ʻoe makemake e hoʻohana i ka System Builder, a wehewehe pū i ka mea a ka System Builder mea hana maoli no ʻoe. Aia kēia ʻāpana:

• Ka hana ʻana i ka ʻikepili hoʻonohonoho no ka mea hoʻoponopono DDR a me nā papa inoa hoʻonohonoho SERDESIF
• Pono ka hoʻokumu ʻana i ka logic FPGA e hoʻoili i ka ʻikepili hoʻonohonoho i nā papa inoa hoʻonohonoho ASIC like ʻole

ʻO ka hope, wehewehe mākou i ka mea i hana ʻia filepili i:

• ʻO ka hana ʻana i ka hopena firmware 'initialization'.
• ʻO ka simulation o ka hoʻolālā no ka hoʻonā 'initialization' DDR.

No nā kikoʻī e pili ana i ka mea hoʻoponopono DDR a me nā papa inoa hoʻonohonoho SERDESIF, e nānā i ka Microsemi SmartFusion2 High Speed ​​Serial and DDR Interfaces User's Guide.

Manao o ka hana

Ke hoʻohana nei ka ʻōnaehana hoʻomaka Peripheral i nā mea nui penei:

• ʻO ka CMSIS SystemInit () hana, e holo ana ma ka Cortex-M3 a hoʻonohonoho i ke kaʻina hana hoʻomaka.
• ʻO ka CoreConfigP soft IP core, nāna e hoʻomaka i nā papa inoa hoʻonohonoho peripheral.
• ʻO ka CoreResetP soft IP core, nāna e mālama i ke kaʻina hoʻonohonoho hou o ka MSS, DDR controllers, a me SERDESIF poloka.

Ke hana nei ke kaʻina hana hoʻomaka peripheral penei:

1. Ma ka hoʻonohonoho hou ʻana, holo ka Cortex-M3 i ka hana CMSIS SystemInit (). Hoʻokō ʻia kēia hana ma mua o ka hoʻokō ʻia ʻana o ka hana nui () o ka noi.
   Hōʻike ʻia ka hōʻailona hoʻopuka CoreResetP MSS_HPMS_READY i ka hoʻomaka ʻana o ke kaʻina hana hoʻomaka, e hōʻike ana ua mākaukau ka MSS a me nā peripheral āpau (koe wale ʻo MDDR) no ke kamaʻilio.
2. Na ka SystemInit () hana i kākau i ka ʻikepili hoʻonohonoho i nā mea hoʻoponopono DDR a me nā papa inoa hoʻonohonoho SERDESIF ma o ka pahi MSS FIC_2 APB3. Hoʻopili ʻia kēia pānaʻi me ka coreConfigP palupalu i hoʻomaka koke ʻia i ka lole FPGA.
3. Ma hope o ka hoʻonohonoho ʻia ʻana o nā papa inoa a pau, kākau ka SystemInit () hana i nā papa inoa mana CoreConfigP e hōʻike i ka pau ʻana o ka pae hoʻonohonoho hoʻopaʻa inoa; ʻO nā hōʻailona hoʻopuka CoreConfigP CONFIG1_DONE a me CONIG2_DONE e hōʻoia ʻia.
   ʻElua mau ʻāpana o ka hoʻonohonoho hoʻopaʻa inoa (CONFIG1 a me CONFIG2) ma muli o nā peripherals i hoʻohana ʻia i ka hoʻolālā.
4. Inā hoʻohana ʻia hoʻokahi a ʻelua paha o MDDR/FDDR, a ʻaʻohe o nā poloka SERDESIF i hoʻohana ʻia i ka hoʻolālā, hoʻokahi wale nō pae hoʻonohonoho hoʻopaʻa inoa. Hoʻopuka ʻia nā hōʻailona hoʻopuka CoreConfigP CONFIG1_DONE a me CONIG2_DONE ma hope o kekahi me ke kali ʻole.
   Inā hoʻohana ʻia hoʻokahi a ʻoi aʻe paha nā poloka SERDESIF ma ke ʻano PCIe ʻole i ka hoʻolālā, hoʻokahi wale nō māhele o ka hoʻonohonoho hoʻopaʻa inoa. Hoʻopaʻa ʻia ʻo CONFIG1_DONE a me CONIG2_DONE i kēlā me kēia me ke kali ʻole.
   Inā hoʻohana ʻia hoʻokahi a ʻoi aʻe paha nā poloka SERDESIF ma ke ʻano PCIe i ka hoʻolālā, aia ʻelua mau ʻāpana o ka hoʻonohonoho hoʻopaʻa inoa. Hoʻoholo ʻia ʻo CONFIG1_DONE ma hope o ka pau ʻana o ka pae mua o ka hoʻonohonoho hoʻopaʻa inoa. Hoʻonohonoho ʻia ka ʻōnaehana SERDESIF a me nā papa inoa ala i kēia māhele. Inā hoʻonohonoho ʻia ʻo SERDESIF ma kahi ʻano PCIE ʻole, hōʻoia koke ʻia ka hōʻailona CONFIG2_DONE.
5. ʻO ka ʻaoʻao ʻelua o ka hoʻonohonoho hoʻopaʻa inoa a laila e hahai (inā hoʻonohonoho ʻia ʻo SERDESIF ma ke ʻano PCIE). Eia nā hanana like ʻole i hana ʻia ma ka pae ʻelua:
   - Hoʻopau ʻo CoreResetP i nā hōʻailona PHY_RESET_N a me CORE_RESET_N e pili ana i kēlā me kēia o nā poloka SERDESIF i hoʻohana ʻia. Hōʻike pū ia i kahi hōʻailona hoʻopuka SDIF_RELEASED ma hope o ka pau ʻana o nā poloka SERDESIF a pau. Hoʻohana ʻia kēia hōʻailona SDIF_RELEASED e hōʻike i ka CoreConfigP ua pau ka SERDESIF core i ka hoʻonohonoho hou ʻana a ua mākaukau no ka papa ʻelua o ka hoʻonohonoho hoʻopaʻa inoa.
   - I ka manawa i hōʻike ʻia ai ka hōʻailona SDIF_RELEASED, hoʻomaka ka hana SystemInit () i ke koho balota no ka ʻōlelo ʻana o PMA_READY ma ke ala SERDESIF kūpono. Ke hōʻoia ʻia ka PMA_READY, ua hoʻonohonoho ʻia / kākau ʻia ka lua o nā papa inoa SERDESIF (nā papa inoa PCIE) e ka SystemInit () hana.
6. Ma hope o ka hoʻonohonoho ʻia ʻana o nā papa inoa PCIE a pau, kākau ka SystemInit () i nā papa inoa mana CoreConfigP e hōʻike i ka pau ʻana o ka lua o ka hoʻonohonoho hoʻopaʻa inoa; ʻo ka hōʻailona hoʻopuka CoreConfigP CONIG2_DONE ua hoʻokūpaʻa ʻia.
7. Ma waho aʻe o nā hōʻailona hōʻailona / de-assertions i luna, mālama pū ʻo CoreResetP i ka hoʻomaka ʻana o nā poloka like ʻole ma ka hana ʻana i kēia mau hana:
   - Hoʻopau i ka hoʻihoʻi hou ʻana o ka FDDR core
   - Hoʻopau i nā poloka SERDESIF e hoʻihoʻi hou iā PHY a me CORE
   - Ka nānā ʻana i ka hōʻailona laka FDDR PLL (FPLL). Ua laka ʻia ka FPLL e hōʻoiaʻiʻo e hiki ke kamaʻilio pololei ka FDDR AXI/AHBLite a me ka lole FPGA.
   - Ka nānā ʻana i nā hōʻailona laka SERDESIF block PLL (SPLL). Ua laka ʻia ka SPLL e hōʻoiaʻiʻo i hiki i ka SERDESIF ke hoʻopaʻa i ka interface AXI/AHBLite (PCIe mode) a i ʻole XAUI interface hiki ke kamaʻilio pololei me ka lole FPGA.
   - Ke kali nei i nā hoʻomanaʻo DDR waho e hoʻoponopono a mākaukau e kiʻi ʻia e nā mea hoʻokele DDR.
8. Ke hoʻopau nā peripheral āpau i kā lākou hoʻomaka ʻana, hōʻoia ʻo CoreResetP i ka hōʻailona INIT_DONE; ka CoreConfigP hoʻopaʻa inoa i loko INIT_DONE a laila ua ʻōlelo ʻia.
   Inā hoʻohana ʻia kekahi a i ʻole ʻelua o MDDR/FDDR, a hiki i ka manawa hoʻomaka DDR, hōʻoia ʻia ka hōʻailona hoʻopuka CoreResetP DDR_READY. Hiki ke nānā ʻia ka manaʻo o kēia hōʻailona DDR_READY ma ke ʻano he hōʻailona ua mākaukau ka DDR (MDDR/FDDR) no ke kamaʻilio.
   Inā hoʻohana ʻia hoʻokahi a ʻoi aku paha nā poloka SERDESIF, a ua hoʻopau maikaʻi ʻia ka papa ʻelua o ka hoʻonohonoho hoʻopaʻa inoa, hōʻoia ʻia ka hōʻailona hoʻopuka CoreResetP SDIF_READY. Hiki ke nānā ʻia ka ʻōlelo hōʻailona o kēia hōʻailona SDIF_READY ma ke ʻano he hōʻailona ua mākaukau nā poloka SERDESIF a pau no ke kamaʻilio.
9. ʻO ka SystemInit () hana, e kali ana no INIT_DONE e hōʻoia, hoʻopau, a hoʻokō ʻia ka hana nui () o ka noi. I kēlā manawa, ua hoʻomaka ʻia nā mea hoʻokele DDR i hoʻohana ʻia a me nā poloka SERDESIF, a hiki i ka polokalamu firmware a me ka loiloi lole FPGA hiki ke kamaʻilio me lākou.

ʻO ke kaʻina hana i wehewehe ʻia ma kēia palapala e hilinaʻi ana i ka Cortex-M3 e hoʻokō nei i ke kaʻina hana hoʻomaka ma ke ʻano he ʻāpana o ka code initialization system i hoʻokō ʻia ma mua o ka hana nui () o ka noi.
E ʻike i nā Kiʻi Kahe ma ke Kiʻi 1-1, Kiʻi 1-2 a me Kiʻi 1-3 no nā ʻanuʻu hoʻomaka o FDDR/MDDR, SEREDES (ano PCIe ʻole) a me SERDES (mode PCIe).
Hōʻike ka kiʻi 1-4 i kahi kiʻina manawa hoʻomaka mua.

Kiʻi 1-3 • SERDESIF (PCIe) Ka Papa Kahe Hoʻomaka
ʻO ke kaʻina hana hoʻomaka i wehewehe ʻia ma kēia palapala pono ʻoe e holo iā Cortex-M3 i ka wā o ka hoʻomaka ʻana, ʻoiai inā ʻaʻole ʻoe e hoʻolālā e holo i kekahi code ma Cortex-M3. Pono ʻoe e hana i kahi noi firmware maʻamau ʻaʻohe mea (kahi loop loop, no example) a hoʻouka i ka mea hiki ke hoʻokō ʻia i loko o ka Non Volatile Memory (eNVM) i hoʻokomo ʻia no laila e hoʻomaka nā mea hoʻokele DDR a me nā poloka SERDESIF i ka wā e hoʻomaka ai nā kāmaʻa Cortex-M3.

Ke hoʻohana nei i ka System Builder e hana i kahi hoʻolālā me ka hoʻohana ʻana i nā poloka DDR a me SERDESIF

He mea hoʻolālā ikaika ka SmartFusion2 System Builder e kōkua iā ʻoe e hopu i kāu mau koi pae ʻōnaehana a hana i kahi hoʻolālā e hoʻokō ana i kēlā mau koi. ʻO kahi hana koʻikoʻi o ka System Builder ʻo ia ka hana maʻalahi o ka sub-system Peripheral Initialization. "Ke hoʻohana nei i ka SmartDesign no ka hana ʻana i kahi hoʻolālā me ka hoʻohana ʻana i nā poloka DDR a me SERDESIF" ma ka ʻaoʻao 17 e wehewehe kikoʻī pehea e hana ai i kahi hopena me ka ʻole o ka System Builder.
Inā ʻoe e hoʻohana ana i ka System Builder, pono ʻoe e hana i kēia mau hana e hana i kahi hoʻolālā e hoʻomaka i kāu mau mea hoʻokele DDR a me nā poloka SERDESIF i ka mana o ka mana:

1. Ma ka ʻaoʻao o nā hiʻohiʻona Device (Figure 2-1), e wehewehe i nā mea hoʻoponopono DDR i hoʻohana ʻia a me ka nui o nā poloka SERDESIF i hoʻohana ʻia i kāu hoʻolālā.
2. Ma ka ʻaoʻao Memory, e kuhikuhi i ke ʻano o DDR (DDR2/DDR3/LPDDR) a me ka ʻikepili hoʻonohonoho no kāu mau hoʻomanaʻo DDR waho. E ʻike i ka ʻaoʻao ʻaoʻao hoʻomanaʻo no nā kikoʻī.
3. Ma ka ʻaoʻao Peripherals, hoʻohui i nā haku lole i hoʻonohonoho ʻia ma ke ʻano he AHBLite/AXI i ka Fabric DDR Subsystem a/a i ʻole MSS DDR FIC Subsystem (ke koho).
4. Ma ka ʻaoʻao o ka Clock Settings, e kuhikuhi i nā alapine uaki no nā sub-systems DDR.
5. E hoʻopiha i kāu kikoʻī hoʻolālā a kaomi i ka Finish. Hoʻokumu kēia i ka hoʻolālā i hana ʻia e ka System Builder, me ka loiloi pono no ka hoʻonā 'hoʻomaka'.
6. Inā ʻoe e hoʻohana nei i nā poloka SERDESIF, pono ʻoe e hoʻomaka koke i nā poloka SERDESIF i kāu hoʻolālā a hoʻohui i kā lākou mau awa hoʻomaka i nā mea o ka System Builder i hana ʻia.

ʻAoʻao hiʻohiʻona mea hana Pūnaewele
Ma ka ʻaoʻao Device Features, e wehewehe i nā mea hoʻoponopono DDR (MDDR a/a i ʻole FDDR) i hoʻohana ʻia a ehia mau poloka SERDESIF i hoʻohana ʻia i kāu hoʻolālā (Figure 2-1).

Kiʻi 2-1 • ʻAoʻao Nā hiʻohiʻona o ka mea hana Pūnaewele

ʻAoʻao hoʻomanaʻo o ka mea kūkulu ʻōnaehana
No ka hoʻohana ʻana i ka MSS DDR (MDDR) a i ʻole Fabric DDR (FDDR), koho i ke ʻano Memory mai ka papa inoa hāʻule iho (Figure 2-2).

Kiʻi 2-2 • MSS hoʻomanaʻo waho

Pono ʻoe:

1. E koho i ke ʻano DDR (DDR2, DDR3 a i ʻole LPDDR).
2. E wehewehe i ka manawa hoʻonohonoho hoʻomanaʻo DDR. E noʻonoʻo i kāu mau kikoʻī hoʻomanaʻo DDR waho e hoʻonohonoho i ka manawa hoʻonohonoho hoʻomanaʻo kūpono. ʻAʻole hiki ke hoʻomaka pololei ka hoʻomanaʻo DDR inā ʻaʻole i hoʻonohonoho pono ʻia ka manawa hoʻonohonoho hoʻomanaʻo.
3. E hoʻokomo i ka ʻikepili hoʻonohonoho hoʻopaʻa inoa DDR a i ʻole e hoʻonohonoho i kāu DDR Memory Parameters. No nā kikoʻī, e nānā i ka Microsemi SmartFusion2 High Speed ​​Serial and DDR Interfaces User's Guide.

Hoʻohana ʻia kēia ʻikepili no ka hana ʻana i ka DDR register BFM a me ka hoʻonohonoho firmware files e like me ka mea i wehewehe ʻia ma ka "Ke hana a me ka hoʻohui ʻana i ka polokalamu Firmware" ma ka ʻaoʻao 26 a me "BFM Files Hoʻohana ʻia no ka hoʻohālikelike ʻana i ka hoʻolālā" ma ka ʻaoʻao 27. No nā kikoʻī e pili ana i nā papa inoa hoʻonohonoho hoʻonohonoho DDR controller, e nānā i ka Microsemi SmartFusion2 High Speed ​​Serial and DDR Interfaces User's Guide.
He example o ka hoʻonohonoho file hōʻike ʻia ka syntax ma ke Kiʻi 2-3. ʻO nā inoa inoa i hoʻohana ʻia ma kēia file ua like ia me na mea i hoakakaia ma ka Microsemi SmartFusion2 High Speed ​​Serial and DDR Interfaces User's Guide

Kiʻi 2-3 • Hoʻonohonoho File Syntax Example
ʻAoʻao Peripherals Mea Hana Pūnaewele
Ma ka ʻaoʻao Peripherals, no kēlā me kēia mea hoʻoponopono DDR i hana ʻia kahi subsystem kaʻawale (Fabric DDR Subsystem no FDDR a me MSS DDR FIC Subsystem no MDDR). Hiki iā ʻoe ke hoʻohui i kahi Fabric AMBA Master (i hoʻonohonoho ʻia e like me AXI/AHBLite) koʻikoʻi i kēlā me kēia subsystems e hiki ai i ka haku lole ke komo i nā mea hoʻokele DDR. Ma ka hanauna, hoʻomaka koke ʻo System Builder i nā core bus (e pili ana i ke ʻano o ka AMBA Master i hoʻohui ʻia) a hōʻike i ka BIF master o ke kumu kaʻa a me ka uaki a hoʻonohonoho hou i nā pine o nā subsystem e pili ana (FDDR/MDDR) ma lalo o nā pūʻulu pine kūpono, i ka luna. ʻO nā mea a pau āu e hana ai, ʻo ia ka hoʻopili ʻana i nā BIF i nā cores Fabric Master kūpono āu e hoʻomaka koke ai i ka hoʻolālā. I ka hihia o MDDR, he koho ia e hoʻohui i kahi Fabric AMBA Master core i ka MSS DDR FIC Subsystem; ʻO Cortex-M3 kahi haku paʻamau ma kēia subsystem. Hōʻike ka kiʻi 2-4 i ka ʻaoʻao ʻaoʻao ʻaoʻao o ka Pūnaewele.

Kiʻi 2-4 • ʻAoʻao ʻaoʻao ʻaoʻao o ka mea kūkulu hale

ʻAoʻao hoʻonohonoho uaki hana ʻōnaehana
Ma ka ʻaoʻao Clock Settings, no kēlā me kēia DDR controller, pono ʻoe e kuhikuhi i nā alapine uaki e pili ana i kēlā me kēia sub-system DDR (MDDR a/a i ʻole FDDR).
No MDDR, pono ʻoe e wehewehe:

• MDDR_CLK - Hoʻoholo kēia uaki i ke alapine hana o ka DDR Controller a pono e hoʻohālikelike i ke alapine o ka uaki āu e makemake ai e holo i kāu hoʻomanaʻo DDR waho. Ua wehewehe ʻia kēia uaki ma ke ʻano he nui o ka M3_CLK (Cortex-M3 a me MSS Main Clock, Kiʻi 2-5). Pono ka MDDR_CLK ma lalo o 333 MHz.
• DDR_FIC_CLK - Inā ua koho ʻoe e komo pū i ka MDDR mai ka lole FPGA, pono ʻoe e kuhikuhi i ka DDR_FIC_CLK. Ua wehewehe ʻia kēia alapine o ka uaki ma ke ʻano he ratio o ka MDDR_CLK a pono e hoʻohālikelike i ke alapine e holo ai ka sub-system FPGA fabric e komo i ka MDDR.

Kiʻi 2-5 • Cortex-M3 a me MSS Main Clock; Nā Uaki MDDR

No FDDR, pono ʻoe e wehewehe:

• FDDR_CLK - E hoʻoholo i ke alapine hana o ka DDR Controller a pono e hoʻohālikelike i ke alapine o ka uaki āu e makemake ai e holo ka hoʻomanaʻo DDR waho. E hoʻomaopopo ua wehewehe ʻia kēia uaki ma ke ʻano he nui o ka M3_CLK (MSS a me Cortex-M3 uaki, Kiʻi 2-5). Pono ka FDDR_CLK ma loko o 20 MHz a me 333 MHz.
• FDDR_SUBSYSTEM_CLK – Ua wehewehe ʻia kēia alapine uaki ma ke ʻano he ratio o ka FDDR_CLK a pono e hoʻohālikelike i ke alapine e holo ana ka sub-system FPGA fabric e komo i ka FDDR.

Kiʻi 2-6 • Uki DDR lole
SERDESIF Hoʻonohonoho
ʻAʻole i hoʻokomo koke ʻia nā poloka SERDESIF i ka hoʻolālā i hana ʻia e System Builder. Eia naʻe, no nā poloka SERDESIF a pau, loaʻa nā hōʻailona hoʻomaka ma ke kikowaena o ka Pūnaehana Builder core a hiki ke hoʻopili ʻia i nā core SERDESIF ma ka pae aʻe o ka hierarchy, e like me ka hōʻike ʻana ma ke Kiʻi 2-7.Kiʻi 2-7 • SERDESIF Peripheral Initialization Connectivity
E like me nā papa inoa hoʻonohonoho DDR, loaʻa i kēlā me kēia poloka SERDES nā papa inoa hoʻonohonoho pono e hoʻouka ʻia i ka wā holo. Hiki iā ʻoe ke hoʻokomo i kēia mau waiwai hoʻopaʻa inoa a hoʻohana paha i ka High Speed ​​​​Serial Interface Configurator (Figure 2-8) e hoʻokomo i kāu mau ʻāpana PCIe a i ʻole EPCS a ua helu ʻia nā koina hoʻopaʻa inoa no ʻoe. No nā kikoʻī, e nānā i ka SERDES Configurator Ke alakaʻi o ka mea hoʻohana.Kii 2-8 • Kiekie Kiekie Serial Interface Configurator
Ke hoʻohui ʻoe i kāu loiloi mea hoʻohana me ka poloka System Builder a me SERDES block, hiki iā ʻoe ke hana i kāu kiʻekiʻe SmartDesign. Hoʻopuka kēia i nā HDL a me BFM files pono e hoʻokō a hoʻohālike i kāu hoʻolālā. Hiki iā ʻoe ke hoʻomau i ke koena o ka Design Flow.

Ke hoʻohana nei i SmartDesign e hana i kahi hoʻolālā me ka hoʻohana ʻana i nā poloka DDR a me SERDESIF

Hōʻike kēia ʻāpana i ke ʻano o ka hoʻopili ʻana i kahi hopena 'initialization' piha me ka hoʻohana ʻole ʻana i ka SmartFusion2 System Builder. ʻO ka pahuhopu ke kōkua iā ʻoe e hoʻomaopopo i kāu mea e hana ai inā ʻaʻole ʻoe makemake e hoʻohana i ka System Builder. Hōʻike pū kēia ʻāpana i ka mea a ka Pūnaehana Pūnaewele e hana maoli ai no ʻoe. Hōʻike kēia ʻāpana pehea e:

• E hoʻokomo i ka ʻikepili hoʻonohonoho no ka mea hoʻoponopono DDR a me nā papa inoa hoʻonohonoho SERDESIF.
• E hoʻopili koke a hoʻohui i nā Kora lole i koi ʻia e hoʻololi i ka ʻikepili hoʻonohonoho i nā mea hoʻoponopono DDR a me nā papa inoa hoʻonohonoho SERDESIF.

Hoʻonohonoho hoʻoponopono DDR
Pono e hoʻonohonoho ʻia nā mea hoʻokele MSS DDR (MDDR) a me Fabric DDR (FDDR) me ka ikaika (i ka manawa holo) e hoʻohālikelike i nā koi hoʻonohonoho hoʻomanaʻo DDR waho (mode DDR, laula PHY, mode burst, ECC, etc.). Ua kākau ʻia nā ʻikepili i hoʻokomo ʻia ma MDDR/FDDR configurator i nā papa inoa hoʻonohonoho hoʻonohonoho DDR controller e ka CMSIS SystemInit () hana. He ʻekolu ʻaoʻao ʻokoʻa ka Configurator no ke komo ʻana i nā ʻano ʻikepili hoʻonohonoho like ʻole:

• ʻIkepili maʻamau (ke ʻano DDR, ka laula ʻikepili, ka pinepine o ka uaki, ka ECC, ka ʻili lole, ka ikaika hoʻokele)
• ʻIkepili hoʻomaka hoʻomanaʻo (Ka lōʻihi o ka Burst, Burst Order, Time Mode, Latency, etc.)
• ʻIkepili manawa hoʻomanaʻo

E nānā i nā kikoʻī o kāu hoʻomanaʻo DDR waho a hoʻonohonoho i ka DDR Controller e kūlike i nā koi o kāu hoʻomanaʻo DDR waho.
No nā kikoʻī e pili ana i ka hoʻonohonoho DDR, e nānā i ka SmartFusion2 MSS DDR Configuration Mea hoʻohana.
SERDESIF Hoʻonohonoho
Kaomi pālua i ka poloka SERDES ma ke kāwele SmartDesign e wehe i ka Configurator e hoʻonohonoho i ka SERDES (Figure 3-1). Hiki iā ʻoe ke hoʻokomo i kēia mau koina hoʻopaʻa inoa a hoʻohana paha i ka SERDES configurator e hoʻokomo i kāu mau ʻāpana PCIe a i ʻole EPCS a ua helu ʻia nā koina inoa no ʻoe. No nā kikoʻī, e nānā i ka SERDES Configurator Ke alakaʻi o ka mea hoʻohana.Kii 3-1 • Kiekie Kiekie Serial Interface Configurator
Ke hana nei i ka FPGA Design Initialization Sub-System
No ka hoʻomaka ʻana i nā poloka DDR a me SERDESIF, pono ʻoe e hana i ka subsystem hoʻomaka i ka lole FPGA. Na ka FPGA fabric initialization subsystem e hoʻoneʻe i ka ʻikepili mai ka Cortex-M3 i ka DDR a me SERDESIF hoʻonohonoho hoʻopaʻa inoa, e hoʻokele i nā kaʻina hoʻonohonoho i koi ʻia no kēia mau poloka e hana a me nā hōʻailona ke mākaukau kēia mau poloka e kamaʻilio me ke koena o kāu hoʻolālā. No ka hana ʻana i ka subsystem hoʻomaka, pono ʻoe:

• E hoʻonohonoho i ka FIC_2 i loko o ka MSS
• E hoʻonohonoho a hoʻonohonoho i nā cores CoreConfigP a me CoreResetP
• E hoʻomaka koke i ka oscillator RC 25/50MHz ma ka chip
• E hoʻomaka koke i ka macro Reset System (SYSRESET).
• Hoʻohui i kēia mau ʻāpana i nā kikowaena hoʻonohonoho o kēlā me kēia peripheral, uaki, hoʻihoʻi hou a me nā awa laka PLL

MSS FIC_2 APB hoʻonohonoho
No ka hoʻonohonoho ʻana i ka MSS FIC_2:

1. E wehe i ka FIC_2 configurator dialog box mai ka MSS configurator (Figure 3-2).
2. E koho i ka Initialize peripherals me Cortex-M3.
3. Ma muli o kāu ʻōnaehana, e nānā i hoʻokahi a i ʻole ʻelua o kēia mau pahu pahu:
   – MSS DDR
   - Nā Palena DDR a me / a i ʻole SERDES
4. Kaomi OK a hoʻomaka e hana i ka MSS (hiki iā ʻoe ke hoʻopaneʻe i kēia hana a hiki i kou hoʻonohonoho piha ʻana i ka MSS i kāu mau koi hoʻolālā). Ua ʻike ʻia nā awa FIC_2 (FIC_2_APB_MASTER, FIC_2_APB_M_PCLK a me FIC_2_APB_M_RESET_N) i kēia manawa ma ka interface MSS a hiki ke hoʻopili ʻia i nā cores CoreConfigP a me CoreResetP.

Kiʻi 3-2 • MSS FIC_2 Configurator

CoreConfigP
No ka hoʻonohonoho ʻana iā CoreConfigP:

1. E hoʻokomo koke iā CoreConfigP i kāu SmartDesign (ʻo ia ka mea i hoʻomaka koke ʻia ka MSS).
   Hiki ke loaʻa kēia kumu ma ka Libero Catalog (ma lalo o Peripherals).
2. Kaomi ʻelua i ke kumu no ka wehe ʻana i ka configurator.
3. E hoʻonohonoho i ke kumu no ka wehewehe ʻana i nā peripheral e pono e hoʻomaka (Figure 3-3)

Kiʻi 3-3 • CoreConfigP Dialog Box

CoreResetP
No ka hoʻonohonoho ʻana iā CoreResetP:

1. E hoʻouka koke iā CoreResetP i kāu SmartDesign (ʻo ia ka mea i hoʻomaka koke ʻia ka MSS).
   Hiki ke loaʻa kēia kumu ma ka Libero Catalog, ma lalo o Peripherals.
2. Kaomi pālua i ke kumu i loko o ka SmartDesign Canvas e wehe i ka Configurator (Figure 3-4).
3. E hoʻonohonoho i ke kumu i:
   - E wehewehe i ke ʻano hoʻoponopono o waho (EXT_RESET_OUT i ʻōlelo ʻia). E koho i kekahi o nā koho ʻehā:
   o EXT_RESET_OUT ʻaʻole i ʻōlelo ʻia
   o EXT_RESET_OUT ua ʻōlelo ʻia inā hoʻihoʻi hou ʻia ka mana (POWER_ON_RESET_N)
   o EXT_RESET_OUT ua hōʻoia ʻia inā ʻae ʻia ʻo FAB_RESET_N
   o EXT_RESET_OUT e hōʻoia ʻia inā hoʻihoʻi hou ʻia ka mana (POWER_ON_RESET_N) a i ʻole FAB_RESET_N
   - E wehewehe i ka Voltage. Pono ka waiwai i koho ʻia me ka voltage koho ʻoe i ka pahu kūkākūkā Libero Project Settings.
   - E nānā i nā pahu pahu kūpono e hōʻike i nā peripherals āu e hoʻohana nei i kāu hoʻolālā.
   - E wehewehe i ka manawa hoʻonohonoho hoʻomanaʻo DDR waho. ʻO kēia ka waiwai nui no nā hoʻomanaʻo DDR a pau i hoʻohana ʻia i kāu noi (MDDR a me FDDR). E nānā i ka ʻikepili o ka mea kūʻai hoʻomanaʻo DDR waho e hoʻonohonoho i kēia ʻāpana. ʻO 200us kahi waiwai paʻamau maikaʻi no nā hoʻomanaʻo DDR2 a me DDR3 e holo ana ma 200MHz. He mea koʻikoʻi nui kēia e hōʻoiaʻiʻo ai i kahi simulation hana a me kahi ʻōnaehana hana ma ke silika. ʻO ke kumu kūʻai hewa ʻole no ka manawa hoʻonohonoho hiki ke hopena i nā hewa simulation. E nānā i ka ʻikepili DDR memory vendor no ka hoʻonohonoho ʻana i kēia ʻāpana.
   - No kēlā me kēia poloka SERDES i kāu hoʻolālā, e nānā i nā pahu kūpono e hōʻike ai inā:
   o Hoʻohana ʻia ʻo PCIe
   o Kākoʻo ʻia no PCIe Hot Reset
   o Pono ke kākoʻo no PCIe L2/P2

Nānā: Inā ʻoe e hoʻohana nei i ka 090 die(M2S090) a hoʻohana kāu hoʻolālā i ka SERDESIF, ʻaʻole pono ʻoe e nānā i kekahi o kēia mau pahu pahu: 'Hoʻohana ʻia no PCIe', 'E hoʻokomo i ke kākoʻo PCIe HotReset' a 'E hoʻokomo i ke kākoʻo PCIe L2/P2'. Inā ʻoe e hoʻohana nei i kekahi mea non-090 a me ka hoʻohana ʻana i hoʻokahi a ʻoi aku paha nā poloka SERDESIF, pono ʻoe e nānā i nā pahu pahu ʻehā ma lalo o ka ʻāpana SERDESIF kūpono.
Nānā: No nā kikoʻī e pili ana i nā koho i loaʻa iā ʻoe ma kēia configurator, e nānā i ka CoreResetP Handbook.

Kiʻi 3-4 • CoreResetPConfigurator

25/50MHz Oscillator Instantiation
Hoʻopaʻa ʻia ʻo CoreConfigP a me CoreResetP e ka oscillator RC ma-chip 25/50MHz. Pono ʻoe e hoʻomaka koke i kahi Oscillator 25/50MHz a hoʻopili iā ia i kēia mau cores.

1. E hoʻomaka koke i ka Chip Oscillators core i kāu SmartDesign (ʻo ia ka mea i hoʻomaka koke ʻia ka MSS). Hiki ke loaʻa kēia kumu ma ka Libero Catalog ma lalo o Clock & Management.
2. E hoʻonohonoho i kēia kumu i mea e hoʻokele ai ka RC oscillator i ka lole FPGA, e like me ka hōʻike ʻana ma ke Kiʻi 3-5.

Kiʻi 3-5 • Chip Oscillators Configurator

Hoʻoponopono Pūnaehana (SYSRESET) Hoʻomaka koke
Hāʻawi ka SYSRESET macro i ka hana hoʻoponopono hou ʻana i kāu hoʻolālā. Hoʻopau ʻia ka hōʻailona hoʻopuka POWER_ON_RESET_N i kēlā me kēia manawa e hoʻāla ʻia ka chip a i ʻole ka hoʻopaʻa ʻia ʻana o ka pine waho DEVRST_N (Figure 3-6).
E hoʻokomo koke i ka macro SYSRESET i kāu SmartDesign (ʻo ia ka mea i hoʻomaka koke ʻia ka MSS). Hiki ke loaʻa kēia macro ma ka Libero Catalog ma lalo o ka Macro Library. ʻAʻole pono ka hoʻonohonoho ʻana o kēia macro.

Kiʻi 3-6 • SYSRESET Macro

Huihui holookoa
Ma hope o kou hoʻonohonoho ʻana a me ka hoʻonohonoho ʻana i nā cores MSS, FDDR, SERDESIF, OSC, SYSRESET, CoreConfigP a me CoreResetP i kāu hoʻolālā, pono ʻoe e hoʻohui iā lākou e hana i ka subsystem Peripheral Initialization. No ka maʻalahi o ka wehewehe ʻana i ka pilina ma kēia palapala, ua wāwahi ʻia i ka APB3 compliant configuration data path connectivity pili me ka CoreConfigP a me ka CoreResetP pili pili.
Hoʻohui ʻana i ke ala ʻikepili hoʻonohonoho
Hōʻike ka Kiʻi 3-7 i ke ʻano o ka hoʻopili ʻana i ka CoreConfigP i nā hōʻailona MSS FIC_2 a me nā kikowaena hoʻonohonoho pono APB3 o nā peripheral.
Papa 3-1 • Hoʻonohonoho ʻana i nā alahele ʻikepili Port/BIF Connections

MAI Awa/Kaʻa kaʻa (BIF)/ Māhele	TO Awa/Bus Interface (BIF)/Component
APB S PRESET N/ CoreConfigP	APB S PRESET N/ SDIF<0/1/2/3>	APB S PRESET N/ FDDR	MDDR APB S PRESE TN/MSS
APB S PCLK/ CoreConfigP	APB S PCLK/SDIF	APB S PCLK/FDDR	MDDR APB S POLK/ MSS
MDDR APBmslave/ CoreConfig			MDDR APB SLAVE (BIF)/MSS
SDIF<0/1/2/ 3> APBmslave/Config	APB KAUWA (BIF)/ SDIF<0/1/2/3>
FDDR APBmslave		KAUWA APB (BIF)/ FDDR
FIC 2 APBmmaster/ CoreConfigP			FIC 2 APB MASTER/ MSS

Kiʻi 3-7 • FIC_2 APB3 Sub-System Connection

Nā wati a hoʻoponopono hou i ka pilina
Hōʻike ke kiʻi 3-8 i ke ʻano o ka hoʻopili ʻana i ka CoreResetP i nā kumu hoʻihoʻi waho a me nā hōʻailona hoʻihoʻi koʻikoʻi o nā peripheral. Hōʻike pū ʻia pehea e hoʻopili ai i ka CoreResetP i nā hōʻailona kūlana hoʻonohonoho ʻana o nā peripherals (nā hōʻailona laka PLL). Eia kekahi, e hōʻike ana i ka pili ʻana o CoreConfigP a me CoreResetP.

Kiʻi 3-8 • Core SF2Reset Sub-System Connectivity

Ka hana ʻana a me ka hōʻuluʻulu ʻana i ka polokalamu Firmware

Ke hoʻokuʻu aku ʻoe i ka firmware mai LiberoSoC (Design Flow Window> Export Firmware> Export Firmware), hoʻopuka ʻo Libero i kēia. files i ka /firmware/drivers_config/ waihona sys_config:

• sys_config.c - Loaʻa i nā hale ʻikepili e paʻa i nā waiwai no nā papa inoa peripheral.
• sys_config.h - Loaʻa nā ʻōlelo #define e kuhikuhi ana i nā peripheral i hoʻohana ʻia i ka hoʻolālā a pono e hoʻomaka.
• sys_config_mddr_define.h - Loaʻa ka ʻikepili hoʻonohonoho hoʻonohonoho MDDR i hoʻokomo ʻia i ka pahu kamaʻilio Registers Configuration.
• sys_config_fddr_define.h – Loaʻa ka ʻikepili hoʻonohonoho hoʻonohonoho FDDR i hoʻokomo ʻia i ka pahu kamaʻilio Registers Configuration.
• sys_config_mss_clocks.h – ʻO kēia file aia nā alapine uaki MSS e like me ka wehewehe ʻana i ka mea hoʻonohonoho MSS CCC. Hoʻohana ʻia kēia mau alapine e ka code CMSIS no ka hāʻawi ʻana i ka ʻike uaki pololei i nā mea hoʻokele MSS he pono e loaʻa i ko lākou alapine Peripheral Clock (PCLK) (e laʻa, ʻo MSS UART baud rate divisors he hana o ka baud rate a me ka PCLK frequency. ).
• sys_config_SERDESIF_ .c - Loaʻa i ka SERDESIF_ hoʻopaʻa inoa i ka ʻikepili hoʻonohonoho i hāʻawi ʻia i ka wā SERDESIF_ hoʻonohonoho poloka i ka hana hoʻolālā.
• sys_config_SERDESIF_ .h - Loaʻa nā ʻōlelo #define e kuhikuhi ana i ka helu o nā hui hoʻonohonoho hoʻopaʻa inoa a me ka helu ala e pono e koho ʻia no PMA_READY (ma ke ʻano PCIe wale nō).

ʻO kēia mau mea filePono ʻia nā code CMSIS e hōʻuluʻulu pono a loaʻa ka ʻike e pili ana i kāu hoʻolālā o kēia manawa, me ka ʻikepili hoʻonohonoho peripheral a me ka ʻike hoʻonohonoho uaki no ka MSS.
Mai hoʻoponopono i kēia files me ka lima; hana ʻia lākou i nā papa kuhikuhi ʻāpana/pilipili i kēlā me kēia manawa i hana ʻia nā ʻāpana SmartDesign i loaʻa nā peripheral. Inā hoʻololi ʻia kekahi mau hoʻololi i ka ʻikepili hoʻonohonoho o kekahi o nā peripheral, pono ʻoe e hoʻokuʻu hou i nā papahana firmware i hiki ai i ka firmware hou. files (e nānā i ka papa inoa ma luna) i lawe ʻia i ka / firmware/drivers_config/sys_config folder.
Ke hoʻokuʻu aku ʻoe i ka firmware, hana ʻo Libero SoC i nā papahana firmware: kahi waihona kahi e hoʻonohonoho ai kāu hoʻolālā files a me nā mea hoʻokele i hōʻuluʻulu ʻia.
Inā ʻoe e nānā i ka papahana Create pahu pahu i ka wā e hoʻokuʻu aku ai ʻoe i ka firmware, hana ʻia kahi polokalamu SoftConsole/IAR/Keil e paʻa i ka papahana noi kahi e hiki ai iā ʻoe ke hoʻoponopono i ka main.c a me ka mea hoʻohana C/H files. E wehe i ka papahana SoftConSole/IAR/Keil no ka hōʻuluʻulu ʻana i ke code CMSIS me ka pololei a hoʻonohonoho pono i kāu polokalamu paʻa paʻa e like me kāu hoʻolālā lako.

BFM Files Hoʻohana ʻia no ka hoʻohālikelike ʻana i ka hoʻolālā

Ke hana ʻoe i nā ʻāpana SmartDesign i loaʻa nā peripheral e pili ana i kāu hoʻolālā, ka simulation files e pili ana i kēlā me kēia peripherals i hana ʻia ma ka / papa kuhikuhi simulation:

• hoao.bfm - BFM pae kiʻekiʻe file ka mea i hana mua i ka wā o kekahi simulation e hoʻohana ana i ka polokalamu SmartFusion2 MSS Cortex-M3. Hoʻokō ia peripheral_init.bfm a me user.bfm, ma ia kauoha.
• MDDR_init.bfm - Inā hoʻohana kāu hoʻolālā i ka MDDR, hoʻopuka ʻo Libero i kēia file; Loaʻa iā ia nā kauoha kākau BFM e hoʻohālike i nā kākau o ka ʻikepili hoʻopaʻa inoa hoʻonohonoho MSS DDR āu i hoʻokomo ai (me ka hoʻohana ʻana i ka dialogbox Edit Registers a i ka MSS_MDDR GUI) i loko o nā papa inoa MSS DDR Controller.
• FDDR_init.bfm - Inā hoʻohana kāu hoʻolālā i ka FDDR, hana ʻo Libero i kēia file; Loaʻa iā ia nā kauoha kākau BFM e hoʻohālikelike i nā kākau o ka ʻikepili hoʻonohonoho hoʻonohonoho Fabric DDR āu i hoʻokomo ai (me ka hoʻohana ʻana i ka pahu dialog Edit Registers a i ʻole FDDR GUI) i loko o nā papa inoa Fabric DDR Controller.
• SERDESIF_ _init.bfm - Inā hoʻohana kāu hoʻolālā i hoʻokahi a ʻoi aku paha nā poloka SERDESIF, hana ʻo Libero i kēia file no kēlā me kēia SERDESIF_ nā poloka i hoʻohana ʻia; Loaʻa iā ia nā kauoha kākau BFM e hoʻohālikelike i nā kākau o ka SERDESIF hoʻonohonoho hoʻopaʻa inoa ʻikepili āu i hoʻokomo ai (e hoʻohana ana i ka Edit Registers dialog box a i ka SERDESIF_ GUI) i ka SERDESIF_ kākau inoa. Inā hoʻonohonoho ʻia ka poloka SERDESIF e like me PCIe, ʻo kēia file loaʻa pū kekahi mau ʻōlelo #define e hoʻokele i ka hoʻokō ʻana i nā pae hoʻonohonoho hoʻopaʻa inoa 2 ma ke ʻano kūpono.
• mea hoʻohana.bfm - Loaʻa i nā kauoha mea hoʻohana. Hoʻokō ʻia kēia mau kauoha ma hope o ka pau ʻana o peripheral_init.bfm. Hoʻoponopono i kēia file e komo i kāu mau kauoha BFM.
• SERDESIF_ _mea hoʻohana.bfm - Loaʻa i nā kauoha mea hoʻohana. Hoʻoponopono i kēia file e komo i kāu mau kauoha BFM. E hoʻohana i kēia inā ua hoʻonohonoho ʻoe iā SERDESIF_ poloka ma BFM PCIe simulation mode a ma ke ʻano he haku AXI/AHBLite. Inā ua hoʻonohonoho ʻoe iā SERDESIF_ poloka i ke ʻano simulation RTL, ʻaʻole pono ʻoe i kēia file.

Ke kāhea ʻoe i ka simulation i kēlā me kēia manawa, ʻelua simulation files ua hana hou ia i ka / papa kuhikuhi simulation me nā ʻike hou:

• subsystem.bfm – Loaʻa nā ʻōlelo #define no kēlā me kēia peripheral i hoʻohana ʻia i kāu hoʻolālā, e kuhikuhi ana i ka ʻāpana kikoʻī o ka peripheral_init.bfm e hoʻokō ʻia e pili ana i kēlā me kēia peripheral.
• operipheral_init.bfm - Loaʻa i ke kaʻina hana BFM e hoʻohālike i ka CMSIS:: SystemInit () hana i ka Cortex-M3 ma mua o kou komo ʻana i ke kaʻina hana nui (). Hoʻopili ia i ka ʻikepili hoʻonohonoho no kēlā me kēia peripheral i hoʻohana ʻia i ka hoʻolālā ʻana i nā papa inoa hoʻonohonoho peripheral pololei a laila kali no ka mākaukau o nā peripheral āpau ma mua o ka ʻōlelo ʻana hiki iā ʻoe ke hoʻohana i kēia mau peripheral. Hoʻokō ia i MDDR_init.bfm a me FDDR_init.bfm.

Ke hoʻohana nei i kēia mau mea i hana ʻia files, ua hoʻonohonoho maʻalahi nā mea hoʻokele DDR i kāu hoʻolālā, e hoʻohālikelike ana i ka mea e hiki mai ana ma kahi polokalamu SmartFusion2. Hiki iā ʻoe ke hoʻoponopono i ka user.bfm file e hoʻohui i nā kauoha i koi ʻia e hoʻohālikelike i kāu hoʻolālā (Cortex-M3 ka haku). Hoʻokō ʻia kēia mau kauoha ma hope o ka hoʻomaka ʻana o nā peripheral. Mai hoʻoponopono i ka test.bfm, subsystem.bfm, peripheral_init.bfm, MDDR_init.bfm, FDDR_init.bfm files a me ka SERDESIF_ _init.bfm files.

Kākoʻo Huahana

Kākoʻo ʻo Microsemi SoC Products Group i kāna mau huahana me nā lawelawe kākoʻo like ʻole, me ka Customer Service, Customer Technical Support Center, a webpūnaewele, leka uila, a me nā keʻena kūʻai kūʻai honua.
Aia i loko o kēia appendix ka ʻike e pili ana i ke kelepona ʻana iā Microsemi SoC Products Group a me ka hoʻohana ʻana i kēia mau lawelawe kākoʻo.
Lawelawe mea kūʻai mai
Hoʻokaʻaʻike i ka Customer Service no ke kākoʻo huahana ʻole, e like me ke kumu kūʻai huahana, hoʻonui huahana, ʻike hou, kūlana kauoha, a me ka ʻae.
Mai ʻAmelika ʻĀkau, kāhea 800.262.1060
Mai ke koena o ka honua, e kāhea 650.318.4460
Fax, mai nā wahi a pau o ka honua, 408.643.6913
Kikowaena kākoʻo ʻenehana mea kūʻai
Hoʻohana ʻo Microsemi SoC Products Group i kāna Customer Technical Support Center me nā ʻenehana akamai loa e hiki ke kōkua i ka pane ʻana i kāu lako lako polokalamu, lako polokalamu, a me nā nīnau hoʻolālā e pili ana i nā huahana Microsemi SoC. Hoʻohana nui ka Customer Technical Support Center i ka hana ʻana i nā memo noi, nā pane i nā nīnau pōʻaiapili hoʻolālā maʻamau, nā palapala o nā pilikia i ʻike ʻia, a me nā FAQ like ʻole. No laila, ma mua o kou kelepona ʻana mai iā mākou, e ʻoluʻolu e kipa i kā mākou kumuwaiwai pūnaewele. Malia paha ua pane mua mākou i kāu mau nīnau.
Kākoʻo ʻenehana
E kipa i ka Customer Support webkahua pūnaewelewww.microsemi.com/soc/support/search/default.aspx) no ka ʻike hou aku a me ke kākoʻo. Nui nā pane i loaʻa ma ka huli ʻana web Aia nā kiʻi, nā kiʻi, a me nā loulou i nā kumuwaiwai ʻē aʻe ma ka webpaena.
Webpaena
Hiki iā ʻoe ke mākaʻikaʻi i nā ʻike loea a me ka ʻike ʻole ma ka ʻaoʻao home SoC, ma www.microsemi.com/soc.
Hoʻokaʻaʻike i ka Customer Technical Support Center
Hoʻohana nā ʻenekinia akamai loa i ka Center Support Center. Hiki ke hoʻopili ʻia ke kikowaena kākoʻo ʻenehana ma ka leka uila a ma o ka Microsemi SoC Products Group webpaena.
leka uila
Hiki iā ʻoe ke kamaʻilio i kāu mau nīnau loea i kā mākou leka uila a loaʻa nā pane ma ka leka uila, fax, a i ʻole kelepona. Eia kekahi, inā loaʻa iā ʻoe nā pilikia hoʻolālā, hiki iā ʻoe ke leka uila i kāu hoʻolālā files loaa kokua.
Nānā mau mākou i ka moʻokāki leka uila a puni ka lā. Ke hoʻouna ʻoe i kāu noi iā mākou, e ʻoluʻolu e hoʻokomo i kou inoa piha, inoa ʻoihana, a me kāu ʻike pili no ka hoʻoponopono pono ʻana i kāu noi.
ʻO ka leka uila kākoʻo ʻenehana soc_tech@microsemi.com.
Ka'u mau hihia
Hiki i nā mea kūʻai aku o Microsemi SoC Products Group ke hoʻouna a hahai i nā hihia ʻenehana ma ka pūnaewele ma ka hele ʻana i Ka'u mau hihia.
Ma waho o ka US
Hiki i nā mea kūʻai aku ke kōkua ma waho o nā ʻāpana manawa US hiki ke hoʻopili i ke kākoʻo ʻenehana ma o ka leka uila (soc_tech@microsemi.com) a i ʻole e kelepona i kahi keʻena kūʻai kūloko. Hiki ke loaʻa nā papa inoa o ke keʻena kūʻai ma www.microsemi.com/soc/company/contact/default.aspx.
Kākoʻo ʻenehana ITAR
No ke kākoʻo ʻenehana ma RH a me RT FPGA i hoʻoponopono ʻia e International Traffic in Arms Regulations (ITAR), e kelepona mai iā mākou ma o soc_tech_itar@microsemi.com. ʻO kahi ʻē aʻe, i loko o kaʻu mau hihia, koho iā ʻAe ma ka papa inoa hāʻule iho ITAR. No ka papa inoa piha o ITAR-regulated Microsemi FPGAs, e kipa i ka ITAR web ʻaoʻao.
Hāʻawi ʻo Microsemi Corporation (NASDAQ: MSCC) i kahi kōpili piha o nā hopena semiconductor no: aerospace, pale a me ka palekana; ʻoihana a me nā kamaʻilio; a me nā mākeke ikehu ʻenehana a me nā mea ʻē aʻe. Loaʻa nā huahana i nā mea hana kiʻekiʻe, kiʻekiʻe-reliability analog a me RF, hōʻailona hui ʻia a me RF integrated circuits, customizable SoCs, FPGAs, a me nā subsystem piha. Aia ʻo Microsemi ma Aliso Viejo, Kaleponi. E aʻo hou ma www.microsemi.com.
© 2014 Microsemi Corporation. Ua mālama ʻia nā kuleana āpau. ʻO Microsemi a me ka Microsemi logo nā hōʻailona o Microsemi Corporation. ʻO nā hōʻailona ʻē aʻe āpau a me nā hōʻailona lawelawe ʻo ia ka waiwai o ko lākou mau mea nona.

5-02-00384-1/08.14Ke Keʻena ʻoihana Microsemi
Hoʻokahi Hui Hana, Aliso Viejo CA 92656 USA
I loko o ʻAmelika: +1 949-380-6100
Kūʻai: +1 949-380-6136
Fax: +1 949-215-4996

Palapala / Punawai

Microsemi SmartFusion2 DDR Controller a me Serial High Speed ​​Controller [pdf] Ke alakaʻi hoʻohana ʻO SmartFusion2 DDR ka mea hoʻoponopono a me ka Serial High Speed ​​Controller, SmartFusion2 DDR, Controller a me Serial High Speed ​​Controller, High Speed ​​Controller

Nā kuhikuhi

• Palapala Hoʻohana