SmartFusion2
DDR Controller և Serial High Speed ​​Controller
Նախնականացման մեթոդիկա
Օգտագործողի ուղեցույց

Ներածություն

SmartFusion2 սարքի միջոցով դիզայն ստեղծելիս, եթե դուք օգտագործում եք երկու DDR կարգավորիչներից մեկը (FDDR կամ MDDR) կամ սերիական բարձր արագության կարգավորիչի (SERDESIF) բլոկներից որևէ մեկը, դուք պետք է նախաստորագրեք այս բլոկների կազմաձևման ռեգիստրները գործարկման ժամանակ: դրանք կարող են օգտագործվել: ՆախampDDR կարգավորիչի համար դուք պետք է սահմանեք DDR ռեժիմը (DDR3/DDR2/LPDDR), PHY լայնությունը, պայթյունի ռեժիմը և ECC:
Նմանապես, SERDESIF բլոկի համար, որն օգտագործվում է որպես PCIe վերջնակետ, դուք պետք է կարգավորեք PCIE BAR-ը AXI (կամ AHB) պատուհանում:
Այս փաստաթուղթը նկարագրում է այն քայլերը, որոնք անհրաժեշտ են Libero դիզայն ստեղծելու համար, որն ավտոմատ կերպով նախաստորագրում է DDR կարգավորիչը և SERDESIF բլոկները միացման պահին: Այն նաև նկարագրում է, թե ինչպես ստեղծել որոնվածի կոդը Libero SOC-ից, որն օգտագործվում է ներկառուցված դիզայնի հոսքում:
Սկզբում տրված է գործողությունների տեսության մանրամասն նկարագրությունը:
Հաջորդ բաժինը նկարագրում է, թե ինչպես կարելի է ստեղծել նման դիզայն՝ օգտագործելով Libero SoC System Builder-ը, որը նախագծման հզոր գործիք է, որը, ի թիվս այլ առանձնահատկությունների, ստեղծում է «նախնականացման» լուծումը ձեզ համար, եթե ձեր դիզայնում օգտագործում եք DDR կամ SERDESIF բլոկներ:
Հաջորդ բաժինը նկարագրում է, թե ինչպես կարելի է համատեղել ամբողջական «նախնականացման» լուծումը՝ առանց SmartFusion2 System Builder-ի օգտագործման: Սա օգնում է բացատրել, թե ինչ է պետք անել, եթե դուք չեք ցանկանում օգտագործել System Builder-ը, ինչպես նաև նկարագրում է, թե իրականում ինչ է ստեղծում System Builder գործիքը ձեզ համար: Այս բաժինը վերաբերում է.

• DDR վերահսկիչի և SERDESIF կազմաձևման ռեգիստրների կազմաձևման տվյալների ստեղծում
• FPGA տրամաբանության ստեղծում, որն անհրաժեշտ է կազմաձևման տվյալները տարբեր ASIC կազմաձևման ռեգիստրներ փոխանցելու համար

Վերջապես մենք նկարագրում ենք գեներացվածը fileկապված՝

• Ծրագրաշարի «նախաձեռնման» լուծման ստեղծում:
• DDR «նախաձեռնման» լուծման նախագծման մոդելավորում:

DDR կարգավորիչի և SERDESIF կազմաձևման ռեգիստրների մասին մանրամասների համար տե՛ս Microsemi SmartFusion2 Բարձր արագությամբ սերիական և DDR ինտերֆեյսերի Օգտագործողի ուղեցույց:

Գործողության տեսություն

Ծայրամասային սկզբնավորման լուծումը օգտագործում է հետևյալ հիմնական բաղադրիչները.

• CMSIS SystemInit() ֆունկցիան, որն աշխատում է Cortex-M3-ում և կազմակերպում է սկզբնավորման գործընթացը:
• CoreConfigP փափուկ IP միջուկը, որը սկզբնավորում է ծայրամասային սարքերի կազմաձևման ռեգիստրները:
• CoreResetP փափուկ IP միջուկը, որը կառավարում է MSS, DDR կարգավորիչների և SERDESIF բլոկների վերակայման հաջորդականությունը:

Ծայրամասային սկզբնավորման գործընթացն աշխատում է հետևյալ կերպ.

1. Վերակայումից հետո Cortex-M3-ը գործարկում է CMSIS SystemInit() ֆունկցիան: Այս ֆունկցիան ավտոմատ կերպով կատարվում է նախքան հավելվածի main() ֆունկցիան կատարելը։
   CoreResetP ելքային ազդանշանը MSS_HPMS_READY հաստատվում է սկզբնավորման գործընթացի սկզբում, ինչը ցույց է տալիս, որ MSS-ը և բոլոր ծայրամասային սարքերը (բացի MDDR-ից) պատրաստ են կապի համար:
2. SystemInit() ֆունկցիան գրում է կազմաձևման տվյալները DDR կարգավորիչներին և SERDESIF կազմաձևման ռեգիստրներին MSS FIC_2 APB3 ավտոբուսի միջոցով: Այս ինտերֆեյսը միացված է փափուկ CoreConfigP միջուկին, որը ներկայացված է FPGA գործվածքում:
3. Բոլոր ռեգիստրների կազմաձևումից հետո SystemInit() ֆունկցիան գրում է CoreConfigP կառավարման ռեգիստրներին՝ ցույց տալու ռեգիստրի կազմաձևման փուլի ավարտը; այնուհետև հաստատվում են CoreConfigP ելքային ազդանշանները CONFIG1_DONE և CONIG2_DONE:
   Գոյություն ունեն ռեգիստրի կազմաձևման երկու փուլ (CONFIG1 և CONFIG2)՝ կախված դիզայնում օգտագործվող ծայրամասային սարքերից:
4. Եթե ​​օգտագործվում է MDDR/FDDR-ից մեկը կամ երկուսը, և նախագծում SERDESIF բլոկներից ոչ մեկը չի օգտագործվում, կա ռեգիստրի կազմաձևման միայն մեկ փուլ: Երկու CoreConfigP ելքային ազդանշանները՝ CONFIG1_DONE, և CONIG2_DONE, հաստատվում են մեկը մյուսի հետևից՝ առանց որևէ սպասման/ուշացման:
   Եթե ​​նախագծում օգտագործվում են մեկ կամ մի քանի SERDESIF բլոկներ ոչ PCIe ռեժիմում, ռեգիստրի կազմաձևման միայն մեկ փուլ կա: CONFIG1_DONE-ը և CONIG2_DONE-ը հաստատվում են մեկը մյուսի հետևից՝ առանց որևէ սպասման/ուշացման:
   Եթե ​​նախագծում օգտագործվում են մեկ կամ մի քանի SERDESIF բլոկներ PCIe ռեժիմում, ռեգիստրի կազմաձևման երկու փուլ կա: CONFIG1_DONE-ը հաստատվում է ռեգիստրի կազմաձևման առաջին փուլի ավարտից հետո: SERDESIF համակարգը և գոտիների գրանցամատյանները կազմաձևված են այս փուլում: Եթե ​​SERDESIF-ը կազմաձևված է ոչ PCIE ռեժիմում, CONFIG2_DONE ազդանշանը նույնպես անմիջապես հաստատվում է:
5. Այնուհետև հաջորդում է ռեգիստրի կազմաձևման երկրորդ փուլը (եթե SERDESIF-ը կազմաձևված է PCIE ռեժիմում): Երկրորդ փուլում տեղի ունեցող տարբեր իրադարձությունները հետևյալն են.
   – CoreResetP-ն անջատում է PHY_RESET_N և CORE_RESET_N ազդանշանները, որոնք համապատասխանում են օգտագործված SERDESIF բլոկներից յուրաքանչյուրին: Այն նաև հաստատում է ելքային ազդանշան SDIF_RELEASED այն բանից հետո, երբ բոլոր SERDESIF բլոկները վերակայվում են: Այս SDIF_RELEASED ազդանշանն օգտագործվում է CoreConfigP-ին ցույց տալու համար, որ SERDESIF միջուկը վերակայված է և պատրաստ է ռեգիստրի կազմաձևման երկրորդ փուլին:
   – Երբ SDIF_RELEASED ազդանշանը հաստատվում է, SystemInit() ֆունկցիան սկսում է հարցումը PMA_READY-ի հաստատման համար համապատասխան SERDESIF գծում: Երբ PMA_READY-ը հաստատվի, SERDESIF ռեգիստրների երկրորդ խումբը (PCIE ռեգիստրներ) կազմաձևվում/գրվում է SystemInit() ֆունկցիայի կողմից:
6. Բոլոր PCIE ռեգիստրների կազմաձևումից հետո SystemInit() ֆունկցիան գրում է CoreConfigP կառավարման ռեգիստրներին՝ նշելով ռեգիստրի կազմաձևման երկրորդ փուլի ավարտը; այնուհետև հաստատվում է CoreConfigP ելքային ազդանշանը CONIG2_DONE:
7. Բացի վերը նշված ազդանշանային պնդումներից/հաստատումներից, CoreResetP-ը կառավարում է նաև տարբեր բլոկների սկզբնավորումը՝ կատարելով հետևյալ գործառույթները.
   – FDDR միջուկի վերակայման ապահաստատում
   – SERDESIF-ի ապահաստատումը արգելափակում է PHY-ի և CORE-ի վերակայումները
   – FDDR PLL (FPLL) արգելափակման ազդանշանի մոնիտորինգ: FPLL-ը պետք է կողպված լինի՝ երաշխավորելու, որ FDDR AXI/AHBLite տվյալների միջերեսը և FPGA գործվածքը կարող են ճիշտ հաղորդակցվել:
   – SERDESIF բլոկի PLL (SPLL) արգելափակման ազդանշանների մոնիտորինգ: SPLL-ը պետք է կողպված լինի՝ երաշխավորելու համար, որ SERDESIF արգելափակումները AXI/AHBLite ինտերֆեյսը (PCIe ռեժիմ) կամ XAUI ինտերֆեյսը կարող են պատշաճ կերպով հաղորդակցվել FPGA գործվածքի հետ:
   – Սպասում է, որ արտաքին DDR հիշողությունները տեղավորվեն և պատրաստ լինեն մուտք գործել DDR կարգավորիչների կողմից:
8. Երբ բոլոր ծայրամասային սարքերն ավարտեն իրենց սկզբնավորումը, CoreResetP-ը հաստատում է INIT_DONE ազդանշանը; այնուհետև հաստատվում է CoreConfigP ներքին ռեգիստրը INIT_DONE:
   Եթե ​​օգտագործվում է MDDR/FDDR-ից մեկը կամ երկուսը, և DDR սկզբնավորման ժամանակը հասել է, CoreResetP ելքային ազդանշանը հաստատվում է DDR_READY: Այս DDR_READY ազդանշանի հաստատումը կարող է վերահսկվել որպես ցուցիչ, որ DDR (MDDR/FDDR) պատրաստ է կապի համար:
   Եթե ​​օգտագործվում են մեկ կամ մի քանի SERDESIF բլոկներ, և ռեգիստրի կազմաձևման երկրորդ փուլը հաջողությամբ ավարտված է, CoreResetP ելքային ազդանշանը հաստատվում է SDIF_READY: Այս ազդանշանի հաստատումը SDIF_READY կարող է դիտարկվել որպես ցուցում, որ բոլոր SERDESIF բլոկները պատրաստ են հաղորդակցության:
9. SystemInit() ֆունկցիան, որը սպասում էր INIT_DONE-ի հաստատմանը, ավարտվում է, և հավելվածի main() ֆունկցիան կատարվում է: Այդ ժամանակ բոլոր օգտագործված DDR կարգավորիչները և SERDESIF բլոկները սկզբնավորվել են, և որոնվածի հավելվածը և FPGA գործվածքների տրամաբանությունը կարող են հուսալիորեն հաղորդակցվել դրանց հետ:

Այս փաստաթղթում նկարագրված մեթոդաբանությունը հիմնված է Cortex-M3-ի վրա, որն իրականացնում է սկզբնավորման գործընթացը՝ որպես համակարգի սկզբնավորման կոդի մաս, որն իրականացվել է մինչև հավելվածի հիմնական() ֆունկցիան:
FDDR/MDDR, SEREDES (ոչ PCIe ռեժիմ) և SERDES (PCIe ռեժիմ) սկզբնավորման քայլերի համար տե՛ս Նկար 1-1-ի հոսքի գծապատկերները, Նկար 1-2 և Նկար 1-3:
Նկար 1-4-ը ցույց է տալիս ծայրամասային սկզբնավորման ժամանակային դիագրամը:

Նկար 1-3 • SERDESIF (PCIe) սկզբնավորման հոսքի գծապատկեր
Այս փաստաթղթում նկարագրված սկզբնավորման ընթացակարգը պահանջում է, որ դուք գործարկեք Cortex-M3-ը սկզբնավորման գործընթացում, նույնիսկ եթե դուք չեք պլանավորում գործարկել որևէ կոդ Cortex-M3-ում: Դուք պետք է ստեղծեք հիմնական որոնվածային ծրագիր, որը ոչինչ չի անում (պարզ հանգույց, օրինակample) և բեռնեք այն գործարկվողը ներկառուցված ոչ անկայուն հիշողության մեջ (eNVM), որպեսզի DDR կարգավորիչները և SERDESIF բլոկները սկզբնավորվեն, երբ Cortex-M3-ը գործարկվի:

Օգտագործելով System Builder-ը DDR և SERDESIF բլոկների միջոցով դիզայն ստեղծելու համար

SmartFusion2 System Builder-ը նախագծման հզոր գործիք է, որն օգնում է ձեզ ընկալել ձեր համակարգի մակարդակի պահանջները և արտադրել դիզայն, որն իրականացնում է այդ պահանջները: System Builder-ի շատ կարևոր գործառույթը ծայրամասային սկզբնավորման ենթահամակարգի ավտոմատ ստեղծումն է: «SmartDesign-ի օգտագործումը DDR և SERDESIF բլոկների միջոցով դիզայն ստեղծելու համար» էջ 17-ում մանրամասն նկարագրված է, թե ինչպես կարելի է ստեղծել այդպիսի լուծում առանց System Builder-ի:
Եթե ​​դուք օգտագործում եք System Builder-ը, դուք պետք է կատարեք հետևյալ առաջադրանքները՝ ստեղծելու դիզայն, որը նախաստորագրում է ձեր DDR կարգավորիչները և SERDESIF բլոկները միացման պահին.

1. Սարքի առանձնահատկություններ էջում (Նկար 2-1) նշեք, թե որ DDR կարգավարներն են օգտագործվում և քանի SERDESIF բլոկներ են օգտագործվում ձեր դիզայնում:
2. Հիշողության էջում նշեք DDR-ի տեսակը (DDR2/DDR3/LPDDR) և ձեր արտաքին DDR հիշողությունների կազմաձևման տվյալները: Մանրամասների համար տես «Հիշողության էջ» բաժինը:
3. Ծայրամասային սարքերի էջում ավելացրեք գործվածքների վարպետներ, որոնք կազմաձևված են որպես AHBLite/AXI Fabric DDR ենթահամակարգին և/կամ MSS DDR FIC ենթահամակարգին (ըստ ցանկության):
4. Ժամացույցի կարգավորումներ էջում նշեք ժամացույցի հաճախականությունները DDR ենթահամակարգերի համար:
5. Լրացրեք ձեր դիզայնի հստակեցումը և սեղմեք Ավարտել: Սա առաջացնում է System Builder-ի ստեղծված դիզայնը, ներառյալ «նախաձեռնման» լուծման համար անհրաժեշտ տրամաբանությունը:
6. Եթե ​​դուք օգտագործում եք SERDESIF բլոկներ, դուք պետք է օրինականացնեք SERDESIF բլոկները ձեր դիզայնում և միացնեք դրանց սկզբնավորման պորտերը System Builder-ի ստեղծած միջուկի հետ:

System Builder Device Features Page
Սարքի հատկությունների էջում նշեք, թե որ DDR կարգավորիչները (MDDR և/կամ FDDR) են օգտագործվում և քանի SERDESIF բլոկներ են օգտագործվում ձեր դիզայնում (Նկար 2-1):

Նկար 2-1 • System Builder Device Features Page

System Builder հիշողության էջ
MSS DDR (MDDR) կամ Fabric DDR (FDDR) օգտագործելու համար բացվող ցանկից ընտրեք Հիշողության տեսակը (Նկար 2-2):

Նկար 2-2 • MSS արտաքին հիշողություն

Դուք պետք է.

1. Ընտրեք DDR տեսակը (DDR2, DDR3 կամ LPDDR):
2. Սահմանեք DDR հիշողության կարգավորման ժամանակը: Խորհրդակցեք ձեր արտաքին DDR հիշողության բնութագրերի հետ՝ հիշողության ճիշտ կարգավորման ժամանակը սահմանելու համար: DDR հիշողությունը կարող է ձախողվել ճիշտ սկզբնավորվել, եթե հիշողության կարգավորման ժամանակը ճիշտ սահմանված չէ:
3. Կամ ներմուծեք DDR ռեգիստրի կազմաձևման տվյալները, կամ սահմանեք ձեր DDR հիշողության պարամետրերը: Մանրամասների համար տե՛ս Microsemi SmartFusion2 Բարձր արագությամբ սերիական և DDR ինտերֆեյսերի Օգտագործողի ուղեցույց.

Այս տվյալները օգտագործվում են DDR ռեգիստրի BFM-ի և որոնվածի կազմաձևման համար fileինչպես նկարագրված է 26-րդ էջի «Ծրագրային հավելվածի ստեղծում և կազմում» և «BFM»-ում Files Օգտագործվում է դիզայնի մոդելավորման համար» էջում 27: DDR կարգավորիչի կազմաձևման ռեգիստրների վերաբերյալ մանրամասների համար տե՛ս Microsemi SmartFusion2 Բարձր արագությամբ սերիական և DDR ինտերֆեյսերի Օգտագործողի ուղեցույց:
Նախկինampկոնֆիգուրացիայից file շարահյուսությունը ներկայացված է Նկար 2-3-ում: Սրա մեջ օգտագործվող ռեգիստրի անվանումները file նույնն են, ինչ նկարագրված են Microsemi SmartFusion2 Բարձր արագությամբ սերիական և DDR ինտերֆեյսերի Օգտագործողի ուղեցույց

Նկար 2-3 • Կազմաձևում File Շարահյուսություն Example
System Builder Peripherals Page
Ծայրամասային սարքերի էջում յուրաքանչյուր DDR կարգավորիչի համար ստեղծվում է առանձին ենթահամակարգ (Fabric DDR Subsystem for FDDR and MSS DDR FIC Subsystem for MDDR): Այս ենթահամակարգերից յուրաքանչյուրին կարող եք ավելացնել Fabric AMBA Master (կազմաձևված որպես AXI/AHBLite) միջուկ՝ հնարավորություն տալու գործվածքի վարպետի մուտքը դեպի DDR կարգավորիչներ: Ստեղծվելուց հետո System Builder-ը ավտոմատ կերպով ցուցադրում է ավտոբուսի միջուկները (կախված ավելացված AMBA Master-ի տեսակից) և ցուցադրում է ավտոբուսի միջուկի հիմնական BIF-ը և համապատասխան ենթահամակարգերի ժամացույցը և վերակայման կապումները (FDDR/MDDR) համապատասխան փին խմբերի ներքո: վերեւ. Բավական է միայն BIF-երը միացնել համապատասխան Fabric Master միջուկներին, որոնք դուք կներկայացնեիք դիզայնում: MDDR-ի դեպքում ընտրովի է Fabric AMBA Master միջուկ ավելացնել MSS DDR FIC ենթահամակարգին; Cortex-M3-ը լռելյայն վարպետ է այս ենթահամակարգում: Նկար 2-4-ը ցույց է տալիս System Builder Peripherals էջը:

Նկար 2-4 • System Builder Peripherals Page

System Builder Clock Settings Page
Ժամացույցի կարգավորումներ էջում, յուրաքանչյուր DDR կարգավորիչի համար, դուք պետք է նշեք յուրաքանչյուր DDR (MDDR և/կամ FDDR) ենթահամակարգի հետ կապված ժամացույցի հաճախականությունները:
MDDR-ի համար դուք պետք է նշեք.

• MDDR_CLK – Այս ժամացույցը որոշում է DDR Controller-ի գործառնական հաճախականությունը և պետք է համապատասխանի ժամացույցի հաճախականությանը, որով ցանկանում եք աշխատել ձեր արտաքին DDR հիշողությունը: Այս ժամացույցը սահմանվում է որպես M3_CLK-ի բազմապատիկ (Cortex-M3 և MSS Հիմնական ժամացույց, Նկար 2-5): MDDR_CLK-ը պետք է լինի 333 ՄՀց-ից պակաս:
• DDR_FIC_CLK – Եթե դուք ընտրել եք նաև մուտք գործել MDDR FPGA գործվածքից, ապա պետք է նշեք DDR_FIC_CLK: Այս ժամացույցի հաճախականությունը սահմանվում է որպես MDDR_CLK-ի հարաբերակցություն և պետք է համապատասխանի այն հաճախականությանը, որով աշխատում է FPGA գործվածքային ենթահամակարգը, որը մուտք է գործում MDDR:

Նկար 2-5 • Cortex-M3 և MSS Հիմնական ժամացույց; MDDR Ժամացույցներ

FDDR-ի համար դուք պետք է նշեք.

• FDDR_CLK – Որոշում է DDR Controller-ի գործառնական հաճախականությունը և պետք է համապատասխանի ժամացույցի հաճախականությանը, որով ցանկանում եք աշխատել ձեր արտաքին DDR հիշողությունը: Նկատի ունեցեք, որ այս ժամացույցը սահմանվում է որպես M3_CLK-ի բազմապատիկ (MSS և Cortex-M3 ժամացույց, Նկար 2-5): FDDR_CLK-ը պետք է լինի 20 ՄՀց և 333 ՄՀց-ի սահմաններում:
• FDDR_SUBSYSTEM_CLK – Այս ժամացույցի հաճախականությունը սահմանվում է որպես FDDR_CLK-ի հարաբերակցություն և պետք է համապատասխանի այն հաճախականությանը, որով աշխատում է FPGA գործվածքային ենթահամակարգը, որը մուտք է գործում FDDR:

Նկար 2-6 • Գործվածք DDR ժամացույցներ
SERDESIF կոնֆիգուրացիա
SERDESIF բլոկները չեն ստեղծվել System Builder-ի կողմից ստեղծված նախագծում: Այնուամենայնիվ, բոլոր SERDESIF բլոկների համար սկզբնականացման ազդանշանները հասանելի են System Builder միջուկի միջերեսում և կարող են միացվել SERDESIF միջուկներին հիերարխիայի հաջորդ մակարդակում, ինչպես ցույց է տրված Նկար 2-7-ում:Նկար 2-7 • SERDESIF ծայրամասային սկզբնավորման միացում
DDR կոնֆիգուրացիայի ռեգիստրների նման, յուրաքանչյուր SERDES բլոկ ունի նաև կազմաձևման ռեգիստրներ, որոնք պետք է բեռնվեն գործարկման ժամանակ: Դուք կարող եք կա՛մ ներմուծել գրանցման այս արժեքները, կա՛մ օգտագործել Բարձր արագությամբ սերիական ինտերֆեյսի կոնֆիգուրատորը (Նկար 2-8)՝ ձեր PCIe կամ EPCS պարամետրերը մուտքագրելու համար, և ռեգիստրի արժեքները ավտոմատ կերպով հաշվարկվում են ձեզ համար: Մանրամասների համար տե՛ս SERDES կոնֆիգուրատորի օգտագործողի ուղեցույց.Նկար 2-8 • Բարձր արագությամբ սերիական ինտերֆեյսի կոնֆիգուրատոր
Երբ դուք ինտեգրեք ձեր օգտվողի տրամաբանությունը System Builder բլոկի և SERDES բլոկի հետ, կարող եք ստեղծել ձեր բարձր մակարդակի SmartDesign: Սա առաջացնում է ամբողջ HDL և BFM fileորոնք անհրաժեշտ են ձեր դիզայնն իրականացնելու և մոդելավորելու համար: Այնուհետև կարող եք շարունակել Դիզայնի հոսքի մնացած մասը:

Օգտագործելով SmartDesign-ը DDR և SERDESIF բլոկների միջոցով դիզայն ստեղծելու համար

Այս բաժինը նկարագրում է, թե ինչպես կարելի է համատեղել ամբողջական «նախնականացման» լուծում՝ առանց SmartFusion2 System Builder-ի օգտագործման: Նպատակն է օգնել ձեզ հասկանալ, թե ինչ պետք է անեք, եթե չեք ցանկանում օգտագործել System Builder-ը: Այս բաժինը նաև նկարագրում է, թե ինչ է իրականում ստեղծում Ձեզ համար System Builder գործիքը: Այս բաժինը նկարագրում է, թե ինչպես.

• Մուտքագրեք DDR կարգավորիչի և SERDESIF կազմաձևման ռեգիստրների կազմաձևման տվյալները:
• Ստեղծեք և միացրեք Fabric Cores-ը, որն անհրաժեշտ է կազմաձևման տվյալները DDR կարգավորիչներին և SERDESIF կազմաձևման ռեգիստրներին փոխանցելու համար:

DDR վերահսկիչի կոնֆիգուրացիա
MSS DDR (MDDR) և Fabric DDR (FDDR) կարգավորիչները պետք է դինամիկ կերպով կազմաձևվեն (աշխատանքի ժամանակ), որպեսզի համապատասխանեն արտաքին DDR հիշողության կազմաձևման պահանջներին (DDR ռեժիմ, PHY լայնություն, պայթյունի ռեժիմ, ECC և այլն): MDDR/FDDR կոնֆիգուրատորում մուտքագրված տվյալները գրվում են DDR կարգավորիչի կազմաձևման ռեգիստրներում CMSIS SystemInit() ֆունկցիայի միջոցով: Կազմաձևիչն ունի երեք տարբեր ներդիր՝ տարբեր տեսակի կազմաձևման տվյալներ մուտքագրելու համար.

• Ընդհանուր տվյալներ (DDR ռեժիմ, տվյալների լայնություն, ժամացույցի հաճախականություն, ECC, գործվածքների միջերես, շարժիչի ուժ)
• Հիշողության սկզբնավորման տվյալներ (Պայթյունի երկարություն, Պայթման կարգ, Ժամկետային ռեժիմ, ուշացում և այլն)
• Հիշողության ժամանակի տվյալներ

Դիտեք ձեր արտաքին DDR հիշողության բնութագրերը և կազմաձևեք DDR Controller-ը, որպեսզի համապատասխանի ձեր արտաքին DDR հիշողության պահանջներին:
DDR-ի կազմաձևման վերաբերյալ մանրամասների համար տե՛ս SmartFusion2 MSS DDR կոնֆիգուրացիայի Օգտագործողի ուղեցույց:
SERDESIF կոնֆիգուրացիա
Կրկնակի սեղմեք SERDES բլոկի վրա SmartDesign-ի կտավի վրա՝ բացելու համար Configurator-ը՝ SERDES-ը կարգավորելու համար (Նկար 3-1): Կարող եք կա՛մ ներմուծել գրանցման այս արժեքները, կա՛մ օգտագործել SERDES կոնֆիգուրատորը՝ ձեր PCIe կամ EPCS պարամետրերը մուտքագրելու համար, և ռեգիստրի արժեքները ավտոմատ կերպով հաշվարկվում են ձեզ համար: Մանրամասների համար տե՛ս SERDES կոնֆիգուրատորի օգտագործողի ուղեցույց.Նկար 3-1 • Բարձր արագությամբ սերիական ինտերֆեյսի կոնֆիգուրատոր
FPGA դիզայնի սկզբնավորման ենթահամակարգի ստեղծում
DDR և SERDESIF բլոկները սկզբնավորելու համար դուք պետք է ստեղծեք սկզբնավորման ենթահամակարգը FPGA հյուսվածքում: FPGA գործվածքների սկզբնավորման ենթահամակարգը տվյալները տեղափոխում է Cortex-M3-ից DDR և SERDESIF կազմաձևման ռեգիստրներ, կառավարում է վերակայման հաջորդականությունները, որոնք անհրաժեշտ են այս բլոկների գործարկման համար և ազդանշան է տալիս, երբ այդ բլոկները պատրաստ են հաղորդակցվելու ձեր մնացած դիզայնի հետ: Նախաստորագրման ենթահամակարգ ստեղծելու համար դուք պետք է.

• Կարգավորեք FIC_2-ը MSS-ի ներսում
• Ստեղծեք և կարգավորեք CoreConfigP և CoreResetP միջուկները
• Ստեղծեք 25/50 ՄՀց RC տատանվող չիպի վրա
• Գործարկեք System Reset (SYSRESET) մակրո
• Միացրեք այս բաղադրիչները յուրաքանչյուր ծայրամասային կոնֆիգուրացիայի ինտերֆեյսներին, ժամացույցներին, վերակայումներին և PLL կողպման պորտերին

MSS FIC_2 APB կոնֆիգուրացիա
MSS FIC_2-ը կարգավորելու համար՝

1. Բացեք FIC_2 կոնֆիգուրատորի երկխոսության տուփը MSS կոնֆիգուրատորից (Նկար 3-2):
2. Ընտրեք Initialize peripherals using Cortex-M3:
3. Կախված ձեր համակարգից՝ նշեք հետևյալ վանդակներից մեկը կամ երկուսը.
   - MSS DDR
   – Գործվածք DDR և/կամ SERDES բլոկներ
4. Սեղմեք OK և շարունակեք ստեղծել MSS-ը (կարող եք հետաձգել այս գործողությունը մինչև MSS-ն ամբողջությամբ կազմաձևեք ձեր դիզայնի պահանջներին համապատասխան): FIC_2 պորտերը (FIC_2_APB_MASTER, FIC_2_APB_M_PCLK և FIC_2_APB_M_RESET_N) այժմ ցուցադրված են MSS ինտերֆեյսում և կարող են միացված լինել CoreConfigP և CoreResetP միջուկներին:

Նկար 3-2 • MSS FIC_2 Կազմաձևիչ

CoreConfigP
CoreConfigP-ը կարգավորելու համար՝

1. Տեղադրեք CoreConfigP-ը ձեր SmartDesign-ի մեջ (սովորաբար այն, որտեղ MSS-ը տեղադրվում է):
   Այս միջուկը կարելի է գտնել Libero Catalog-ում (տարածքային սարքերի տակ):
2. Կրկնակի սեղմեք միջուկի վրա՝ կոնֆիգուրատորը բացելու համար:
3. Կազմաձևեք միջուկը, որպեսզի նշեք, թե որ ծայրամասային սարքերը պետք է սկզբնավորվեն (Նկար 3-3)

Նկար 3-3 • CoreConfigP երկխոսության տուփ

CoreResetP
CoreResetP-ը կարգավորելու համար՝

1. Տեղադրեք CoreResetP-ը ձեր SmartDesign-ի մեջ (սովորաբար այն, որտեղ MSS-ն օրինականացվում է):
   Այս միջուկը կարելի է գտնել Libero Catalog-ում, ծայրամասային սարքերի տակ:
2. Կրկնակի սեղմեք SmartDesign Canvas-ի միջուկի վրա՝ Կոնֆիգուրատորը բացելու համար (Նկար 3-4):
3. Կարգավորեք միջուկը հետևյալ կերպ.
   – Նշեք արտաքին վերակայման վարքագիծը (հաստատված է EXT_RESET_OUT): Ընտրեք չորս տարբերակներից մեկը.
   o EXT_RESET_OUT երբեք չի հաստատվում
   o EXT_RESET_OUT հաստատվում է, եթե հաստատված է միացման վերակայում (POWER_ON_RESET_N)
   o EXT_RESET_OUT հաստատվում է, եթե հաստատված է FAB_RESET_N
   o EXT_RESET_OUT հաստատվում է, եթե հաստատված է միացման վերակայումը (POWER_ON_RESET_N) կամ FAB_RESET_N
   – Նշեք Սարքի ծավալըtagե. Ընտրված արժեքը պետք է համապատասխանի voltagԴուք ընտրել եք Libero Project Settings երկխոսության վանդակում:
   – Նշեք համապատասխան վանդակները՝ նշելու համար, թե որ ծայրամասային սարքերն եք օգտագործում ձեր դիզայնում:
   – Նշեք արտաքին DDR հիշողության կարգավորման ժամանակը: Սա ձեր հավելվածում օգտագործվող բոլոր DDR հիշողությունների առավելագույն արժեքն է (MDDR և FDDR): Այս պարամետրը կարգավորելու համար դիմեք արտաքին DDR հիշողության մատակարարի տվյալների թերթիկին: 200us-ը լավ լռելյայն արժեք է 2 ՄՀց հաճախականությամբ աշխատող DDR3 և DDR200 հիշողությունների համար: Սա շատ կարևոր պարամետր է սիլիցիումի վրա աշխատանքային սիմուլյացիայի և աշխատանքային համակարգի երաշխավորման համար: Լուծման ժամանակի սխալ արժեքը կարող է հանգեցնել մոդելավորման սխալների: Այս պարամետրը կարգավորելու համար դիմեք DDR հիշողության մատակարարի տվյալների թերթիկին:
   – Ձեր դիզայնի յուրաքանչյուր SERDES բլոկի համար նշեք համապատասխան վանդակները՝ նշելու, թե արդյոք.
   o PCIe-ն օգտագործվում է
   o Պահանջվում է աջակցություն PCIe Hot Reset-ի համար
   o Պահանջվում է աջակցություն PCIe L2/P2-ի համար

Նշում. Եթե ​​դուք օգտագործում եք 090 die (M2S090) և ձեր դիզայնն օգտագործում է SERDESIF, դուք չպետք է նշեք հետևյալ վանդակներից որևէ մեկը՝ «Օգտագործված է PCIe-ի համար», «Ներառել PCIe HotReset աջակցություն» և «Ներառել PCIe L2/P2 աջակցություն»: Եթե ​​դուք օգտագործում եք որևէ ոչ 090 սարք և օգտագործում եք մեկ կամ ավելի SERDESIF բլոկներ, դուք պետք է նշեք բոլոր չորս վանդակները համապատասխան SERDESIF բաժնում:
Նշում. Այս կոնֆիգուրատորում ձեզ հասանելի տարբերակների վերաբերյալ մանրամասների համար տես CoreResetP ձեռնարկը:

Նկար 3-4 • CoreResetPConfigurator

25/50 ՄՀց օսցիլյատորի ցուցում
CoreConfigP-ը և CoreResetP-ը ժամացույց են անում 25/50 ՄՀց հաճախականությամբ RC տատանվող չիպի միջոցով: Դուք պետք է օրինականացնեք 25/50 ՄՀց տատանիչ և միացնեք այն այս միջուկներին:

1. Տեղադրեք Chip Oscillators-ի միջուկը ձեր SmartDesign-ում (սովորաբար այն, որտեղ MSS-ը տեղադրվում է): Այս միջուկը կարելի է գտնել Libero կատալոգում՝ «Ժամացույց և կառավարում» բաժնում:
2. Կազմաձևեք այս միջուկը այնպես, որ RC օսլիլատորը շարժի FPGA գործվածքը, ինչպես ցույց է տրված Նկար 3-5-ում:

Նկար 3-5 • Chip Oscillators Configurator

Համակարգի վերակայում (SYSRESET) ինստանցիա
SYSRESET մակրոն ապահովում է սարքի մակարդակի վերակայման գործառույթը ձեր դիզայնին: POWER_ON_RESET_N ելքային ազդանշանը հաստատվում/հաստատվում է, երբ չիպը միացվում է կամ արտաքին կապում DEVRST_N-ը հաստատվում/հաստատվում է (Նկար 3-6):
Տեղադրեք SYSRESET մակրոները ձեր SmartDesign-ում (սովորաբար այն, որտեղ MSS-ն ակնթարթային է): Այս մակրոն կարելի է գտնել Libero Catalog-ում Macro Library-ում: Այս մակրոյի կազմաձևումն անհրաժեշտ չէ:

Նկար 3-6 • SYSRESET Մակրո

Ընդհանուր միացում
MSS, FDDR, SERDESIF, OSC, SYSRESET, CoreConfigP և CoreResetP միջուկները ձեր նախագծում ցուցանել և կարգավորելուց հետո, դուք պետք է միացնեք դրանք՝ ձևավորելու ծայրամասային սկզբնավորման ենթահամակարգը: Այս փաստաթղթում միացման նկարագրությունը պարզեցնելու համար այն բաժանվում է APB3-ին համապատասխանող կոնֆիգուրացիայի տվյալների ուղու միացման՝ կապված CoreConfigP-ի և CoreResetP-ի հետ կապված կապերի հետ:
Կազմաձևման տվյալների ուղու միացում
Նկար 3-7-ը ցույց է տալիս, թե ինչպես կարելի է միացնել CoreConfigP-ը MSS FIC_2 ազդանշաններին և ծայրամասային սարքերի APB3-ին համապատասխան կազմաձևման միջերեսներին:
Աղյուսակ 3-1 • Կազմաձևման տվյալների ուղու նավահանգիստ/BIF միացումներ

ԻՑ Նավահանգիստ / ավտոբուսի ինտերֆեյս (BIF)/ Բաղադրիչ	TO Նավահանգիստ/ավտոբուսի ինտերֆեյս (BIF)/Բաղադրիչ
APB S PRESET N/ CoreConfigP	APB S PRESET N/ SDIF<0/1/2/3>	APB S PRESET N/ FDDR	MDDR APB S PRESE TN/MSS
APB S PCLK/ CoreConfigP	APB S PCLK/SDIF	APB S PCLK/FDDR	MDDR APB S POLK/ MSS
MDDR APBmslave/ CoreConfig			MDDR APB SLAVE (BIF)/MSS
SDIF<0/1/2/ 3> APBmslave/Config	APB SLAVE (BIF)/ SDIF<0/1/2/3>
FDDR APBmslave		APB SLAVE (BIF) / FDDR
FIC 2 APBmmaster/ CoreConfigP			FIC 2 APB MASTER/ MSS

Նկար 3-7 • FIC_2 APB3 ենթահամակարգի միացում

Ժամացույցներ և վերականգնում է կապը
Նկար 3-8-ը ցույց է տալիս, թե ինչպես կարելի է միացնել CoreResetP-ը արտաքին վերակայման աղբյուրներին և ծայրամասային սարքերի հիմնական վերակայման ազդանշաններին: Այն նաև ցույց է տալիս, թե ինչպես միացնել CoreResetP-ը ծայրամասային սարքերի ժամացույցի համաժամացման կարգավիճակի ազդանշաններին (PLL կողպման ազդանշաններ): Բացի այդ, այն ցույց է տալիս, թե ինչպես են միացված CoreConfigP-ը և CoreResetP-ը:

Նկար 3-8 • Core SF2Reset ենթահամակարգի միացում

Որոնվածի հավելվածի ստեղծում և կազմում

Երբ դուք արտահանում եք որոնվածը LiberoSoC-ից (Design Flow Window > Export Firmware > Export Firmware), Libero-ն ստեղծում է հետևյալը. fileի մեջ /որոնվածը/drivers_config/ sys_config թղթապանակ:

• sys_config.c – Պարունակում է տվյալների կառուցվածքներ, որոնք պահում են ծայրամասային ռեգիստրների արժեքները:
• sys_config.h – Պարունակում է #define հայտարարությունները, որոնք նշում են, թե որ ծայրամասային սարքերն են օգտագործվում դիզայնում և պետք է սկզբնավորվեն:
• sys_config_mddr_define.h – Պարունակում է MDDR կարգավորիչի կազմաձևման տվյալներ, որոնք մուտքագրվել են Ռեգիստրների կազմաձևման երկխոսության վանդակում:
• sys_config_fddr_define.h – Պարունակում է FDDR կարգավորիչի կազմաձևման տվյալները, որոնք մուտքագրված են Ռեգիստրների կազմաձևման երկխոսության վանդակում:
• sys_config_mss_clocks.h - Սա file պարունակում է MSS ժամացույցի հաճախականություններ, ինչպես սահմանված է MSS CCC կոնֆիգուրատորում: Այս հաճախականություններն օգտագործվում են CMSIS ծածկագրի կողմից՝ MSS վարորդներից շատերին ժամացույցի ճիշտ տեղեկատվություն տրամադրելու համար, որոնք պետք է մուտք ունենան իրենց ծայրամասային ժամացույցի (PCLK) հաճախականությանը (օրինակ՝ MSS UART բադ արագության բաժանարարները բուդ արագության և PCLK հաճախականության ֆունկցիա են։ )
• sys_config_SERDESIF_ .գ - Պարունակում է SERDESIF_ գրանցել կազմաձևման տվյալները, որոնք տրամադրվել են SERDESIF_-ի ընթացքում բլոկի կոնֆիգուրացիա դիզայնի ստեղծման մեջ:
• sys_config_SERDESIF_ .հ – Պարունակում է #define հայտարարությունները, որոնք նշում են ռեգիստրի կազմաձևման զույգերի քանակը և գծի համարը, որը պետք է հարցման ենթարկվի PMA_READY-ի համար (միայն PCIe ռեժիմում):

Սրանք files պահանջվում են, որպեսզի CMSIS կոդը ճիշտ կազմվի և պարունակի տեղեկատվություն ձեր ընթացիկ դիզայնի վերաբերյալ, ներառյալ ծայրամասային կոնֆիգուրացիայի տվյալները և ժամացույցի կազմաձևման տվյալները MSS-ի համար:
Մի խմբագրեք դրանք files ձեռքով; դրանք ստեղծվում են համապատասխան բաղադրիչ/ծայրամասային դիրեկտորիաներում ամեն անգամ, երբ ստեղծվում են համապատասխան ծայրամասային սարքեր պարունակող SmartDesign բաղադրիչները: Եթե ​​որևէ փոփոխություն կատարվի ծայրամասային սարքերի կազմաձևման տվյալների մեջ, դուք պետք է վերաարտահանեք որոնվածի նախագծերը, որպեսզի թարմացված որոնվածը files (տես վերը նշված ցանկը) արտահանվում են դեպի / որոնվածը/drivers_config/sys_config թղթապանակ:
Երբ դուք արտահանում եք որոնվածը, Libero SoC-ը ստեղծում է որոնվածի նախագծեր՝ գրադարան, որտեղ ձեր դիզայնի կոնֆիգուրացիան է files-ն ու դրայվերները կազմվում են։
Եթե ​​ստուգեք Ստեղծել նախագիծը Նշման վանդակը, երբ արտահանում եք որոնվածը, ծրագրային ապահովման SoftConsole/IAR/Keil նախագիծը ստեղծվում է հավելվածի նախագիծը պահելու համար, որտեղ կարող եք խմբագրել main.c-ը և օգտագործողի C/H-ը: fileս. Բացեք SoftConSole/IAR/Keil նախագիծը՝ CMSIS կոդը ճիշտ հավաքելու և ձեր որոնվածի հավելվածը ճիշտ կազմաձևելու համար՝ ձեր ապարատային դիզայնին համապատասխանելու համար:

BFM FileՕգտագործվում է դիզայնի մոդելավորման համար

Երբ դուք ստեղծում եք SmartDesign բաղադրիչները, որոնք պարունակում են ձեր դիզայնի հետ կապված ծայրամասային սարքեր, մոդելավորում fileմեջ ստեղծվում են համապատասխան ծայրամասային սարքերին համապատասխան s /սիմուլյացիոն գրացուցակ.

• test.bfm - Բարձր մակարդակի BFM file որն առաջին անգամ կատարվում է ցանկացած մոդելավորման ժամանակ, որն իրականացնում է SmartFusion2 MSS Cortex-M3 պրոցեսորը: Այն կատարում է peripheral_init.bfm և user.bfm՝ այդ հերթականությամբ:
• MDDR_init.bfm – Եթե ձեր դիզայնը օգտագործում է MDDR, Libero-ն ստեղծում է դա file; այն պարունակում է BFM գրելու հրամաններ, որոնք նմանակում են ձեր մուտքագրած MSS DDR կոնֆիգուրացիայի ռեգիստրի տվյալների գրառումները (օգտագործելով Խմբագրել ռեգիստրների երկխոսության տուփը կամ MSS_MDDR GUI-ում) MSS DDR Controller ռեգիստրների մեջ:
• FDDR_init.bfm – Եթե ձեր դիզայնն օգտագործում է FDDR-ը, Libero-ն ստեղծում է դա file; այն պարունակում է BFM գրելու հրամաններ, որոնք նմանակում են Fabric DDR կոնֆիգուրացիայի ռեգիստրի տվյալները, որոնք դուք մուտքագրել եք (օգտագործելով Edit Registers երկխոսության տուփը կամ FDDR GUI-ում) Fabric DDR Controller ռեգիստրներում:
• SERDESIF_ _init.bfm – Եթե ձեր դիզայնը օգտագործում է մեկ կամ մի քանի SERDESIF բլոկներ, Libero-ն ստեղծում է դա file SERDESIF_-ից յուրաքանչյուրի համար օգտագործված բլոկներ; այն պարունակում է BFM գրելու հրամաններ, որոնք նմանակում են ձեր մուտքագրած SERDESIF կազմաձևման ռեգիստրի տվյալների գրառումները (օգտագործելով Խմբագրել գրանցամատյանների երկխոսության վանդակը կամ SERDESIF_-ում: GUI) դեպի SERDESIF_ գրանցամատյաններ. Եթե ​​SERDESIF բլոկը կազմաձևված է որպես PCIe, սա file ունի նաև որոշ #define հայտարարություններ, որոնք վերահսկում են ռեգիստրի կազմաձևման 2 փուլերի կատարումը կատարյալ կարգով:
• user.bfm - Պարունակում է օգտագործողի հրամանները: Այս հրամանները կատարվում են peripheral_init.bfm-ի ավարտից հետո: Խմբագրել սա file ձեր BFM հրամանները մուտքագրելու համար:
• SERDESIF_ _user.bfm - Պարունակում է օգտագործողի հրամանները: Խմբագրել սա file ձեր BFM հրամանները մուտքագրելու համար: Օգտագործեք սա, եթե կարգավորել եք SERDESIF_-ը արգելափակել BFM PCIe մոդելավորման ռեժիմում և որպես AXI/AHBLite վարպետ: Եթե ​​դուք կարգավորել եք SERDESIF_-ը արգելափակել RTL սիմուլյացիայի ռեժիմում, դա ձեզ պետք չի լինի file.

Երբ ամեն անգամ սիմուլյացիա եք կանչում, հետևյալ երկու սիմուլյացիան files են վերստեղծվել է /սիմուլյացիոն գրացուցակ՝ թարմացված բովանդակությամբ.

• ենթահամակարգ.bfm – Պարունակում է #define հայտարարություններ ձեր դիզայնում օգտագործված յուրաքանչյուր ծայրամասային սարքի համար, որոնք նշում են peripheral_init.bfm-ի կոնկրետ բաժինը, որը պետք է կատարվի յուրաքանչյուր ծայրամասային սարքին համապատասխան:
• operipheral_init.bfm – Պարունակում է BFM պրոցեդուրան, որը նմանակում է CMSIS:: SystemInit() ֆունկցիան, որն աշխատում է Cortex-M3-ում, նախքան հիմնական() պրոցեդուրան մուտք գործելը: Այն պատճենում է նախագծման մեջ օգտագործվող ցանկացած ծայրամասային սարքի կազմաձևման տվյալները ճիշտ ծայրամասային կազմաձևման գրանցամատյաններին և այնուհետև սպասում է, որ բոլոր ծայրամասային սարքերը պատրաստ լինեն, նախքան հաստատելը, որ դուք կարող եք օգտագործել այս ծայրամասային սարքերը: Այն իրականացնում է MDDR_init.bfm և FDDR_init.bfm:

Օգտագործելով դրանք առաջացած files, ձեր դիզայնի DDR կարգավորիչները կարգավորվում են ավտոմատ կերպով՝ նմանակելով այն, ինչ տեղի կունենա SmartFusion2 սարքի վրա: Դուք կարող եք խմբագրել user.bfm-ը file ավելացնել ցանկացած հրաման, որն անհրաժեշտ է ձեր դիզայնը մոդելավորելու համար (Cortex-M3-ը գլխավորն է): Այս հրամանները կատարվում են ծայրամասային սարքերի սկզբնավորումից հետո: Մի խմբագրեք test.bfm, subsystem.bfm, peripheral_init.bfm, MDDR_init.bfm, FDDR_init.bfm files և SERDESIF_ _init.bfm files.

Ապրանքի աջակցություն

Microsemi SoC Products Group-ը աջակցում է իր արտադրանքին տարբեր աջակցության ծառայություններով, ներառյալ Հաճախորդների սպասարկումը, Հաճախորդների տեխնիկական աջակցության կենտրոնը, webկայք, էլեկտրոնային փոստ և վաճառքի գրասենյակներ ամբողջ աշխարհում:
Այս հավելվածը պարունակում է տեղեկատվություն Microsemi SoC Products Group-ի հետ կապվելու և այս աջակցության ծառայություններից օգտվելու մասին:
Հաճախորդների սպասարկում
Կապվեք Հաճախորդների սպասարկման ծառայության հետ՝ արտադրանքի ոչ տեխնիկական աջակցության համար, ինչպիսիք են՝ ապրանքի գնագոյացումը, արտադրանքի արդիականացումը, թարմացման տվյալները, պատվերի կարգավիճակը և թույլտվությունը:
Հյուսիսային Ամերիկայից զանգահարեք 800.262.1060
Մնացած աշխարհից զանգահարեք 650.318.4460
Ֆաքս, աշխարհի ցանկացած կետից, 408.643.6913
Հաճախորդների տեխնիկական աջակցության կենտրոն
Microsemi SoC Products Group-ը համալրում է իր Հաճախորդների տեխնիկական աջակցության կենտրոնը բարձր հմուտ ինժեներներով, որոնք կարող են օգնել պատասխանել Microsemi SoC արտադրանքի վերաբերյալ ձեր ապարատային, ծրագրային ապահովման և դիզայնի հարցերին: Հաճախորդների տեխնիկական աջակցության կենտրոնը մեծ ժամանակ է ծախսում հավելվածի նշումներ ստեղծելու, նախագծային ցիկլի ընդհանուր հարցերի պատասխանների, հայտնի խնդիրների փաստաթղթավորման և տարբեր ՀՏՀ-ների վրա: Այսպիսով, նախքան մեզ հետ կապ հաստատելը, խնդրում ենք այցելել մեր առցանց ռեսուրսները: Շատ հավանական է, որ մենք արդեն պատասխանել ենք ձեր հարցերին:
Տեխնիկական աջակցություն
Այցելեք Հաճախորդների սպասարկում webկայք (www.microsemi.com/soc/support/search/default.aspx) լրացուցիչ տեղեկությունների և աջակցության համար: Շատ պատասխաններ հասանելի են որոնելի web ռեսուրսը ներառում է դիագրամներ, նկարազարդումներ և հղումներ դեպի այլ ռեսուրսներ webկայք։
Webկայք
Դուք կարող եք թերթել տարբեր տեխնիկական և ոչ տեխնիկական տեղեկություններ SoC-ի գլխավոր էջում՝ www.microsemi.com/soc.
Կապվեք Հաճախորդների տեխնիկական աջակցության կենտրոնի հետ
Բարձր որակավորում ունեցող ինժեներները աշխատում են Տեխնիկական աջակցության կենտրոնում: Տեխնիկական աջակցության կենտրոնի հետ կարելի է կապ հաստատել էլ. փոստով կամ Microsemi SoC Products Group-ի միջոցով webկայք։
Էլ
Դուք կարող եք ձեր տեխնիկական հարցերը փոխանցել մեր էլ. հասցեին և ստանալ պատասխաններ էլ. փոստով, ֆաքսով կամ հեռախոսով: Բացի այդ, եթե դիզայնի հետ կապված խնդիրներ ունեք, կարող եք էլ files օգնություն ստանալու համար:
Մենք անընդհատ վերահսկում ենք էլփոստի հաշիվը ողջ օրվա ընթացքում: Ձեր հարցումը մեզ ուղարկելիս խնդրում ենք անպայման ներառել ձեր լրիվ անվանումը, ընկերության անվանումը և ձեր կոնտակտային տվյալները՝ ձեր հարցումն արդյունավետ մշակելու համար:
Տեխնիկական աջակցության էլփոստի հասցեն է soc_tech@microsemi.com.
Իմ գործերը
Microsemi SoC Products Group-ի հաճախորդները կարող են առցանց ներկայացնել և հետևել տեխնիկական դեպքերին՝ այցելելով Իմ գործերը.
ԱՄՆ-ից դուրս
ԱՄՆ ժամային գոտիներից դուրս օգնության կարիք ունեցող հաճախորդները կարող են կապվել տեխնիկական աջակցության հետ էլ.soc_tech@microsemi.com) կամ կապվեք տեղական վաճառքի գրասենյակի հետ: Վաճառքի գրասենյակի ցուցակները կարող եք գտնել այստեղ www.microsemi.com/soc/company/contact/default.aspx.
ITAR տեխնիկական աջակցություն
RH և RT FPGA-ների տեխնիկական աջակցության համար, որոնք կարգավորվում են Զենքի միջազգային շրջանառության կանոնակարգերով (ITAR), կապվեք մեզ հետ soc_tech_itar@microsemi.com. Որպես այլընտրանք, «Իմ դեպքերը» ընտրեք Այո ITAR բացվող ցանկում: ITAR-ով կարգավորվող Microsemi FPGA-ների ամբողջական ցանկի համար այցելեք ITAR web էջ.
Microsemi Corporation-ը (NASDAQ: MSCC) առաջարկում է կիսահաղորդչային լուծումների համապարփակ պորտֆոլիո՝ օդատիեզերք, պաշտպանություն և անվտանգություն; ձեռնարկություն և հաղորդակցություն; և արդյունաբերական և այլընտրանքային էներգիայի շուկաներ։ Արտադրանքները ներառում են բարձր արդյունավետությամբ, բարձր հուսալիության անալոգային և ՌԴ սարքեր, խառը ազդանշանային և ՌԴ ինտեգրված սխեմաներ, հարմարեցվող SoC-ներ, FPGA-ներ և ամբողջական ենթահամակարգեր: Microsemi-ի գլխամասային գրասենյակը գտնվում է Ալիսո Վիեխոյում, Կալիֆորնիա: Իմացեք ավելին այստեղ www.microsemi.com.
© 2014 Microsemi Corporation. Բոլոր իրավունքները պաշտպանված են. Microsemi-ն և Microsemi լոգոն Microsemi Corporation-ի ապրանքանիշերն են: Բոլոր այլ ապրանքային և սպասարկման նշանները պատկանում են իրենց համապատասխան սեփականատերերին:

5-02-00384-1/08.14Microsemi կորպորատիվ գլխամասային գրասենյակ
One Enterprise, Aliso Viejo CA 92656 ԱՄՆ
ԱՄՆ-ի սահմաններում՝ +1 949-380-6100
Վաճառք՝ +1 949-380-6136
Ֆաքս՝ +1 949-215-4996

Փաստաթղթեր / ռեսուրսներ

Microsemi SmartFusion2 DDR Controller և Serial High Speed ​​Controller [pdf] Օգտագործողի ուղեցույց SmartFusion2 DDR կարգավորիչ և սերիական բարձր արագության կարգավորիչ, SmartFusion2 DDR, վերահսկիչ և սերիական բարձր արագության կարգավորիչ, բարձր արագության կարգավորիչ

Հղումներ

• Օգտագործողի ձեռնարկ