SmartFusion2
Ελεγκτής DDR και σειριακός ελεγκτής υψηλής ταχύτητας
Μεθοδολογία αρχικοποίησης
Οδηγός χρήσης

Εισαγωγή

Όταν δημιουργείτε ένα σχέδιο χρησιμοποιώντας μια συσκευή SmartFusion2, εάν χρησιμοποιείτε έναν από τους δύο ελεγκτές DDR (FDDR ή MDDR) ή οποιοδήποτε από τα μπλοκ σειριακού ελεγκτή υψηλής ταχύτητας (SERDESIF), πρέπει να αρχικοποιήσετε τους καταχωρητές διαμόρφωσης αυτών των μπλοκ κατά την εκτέλεση πριν μπορούν να χρησιμοποιηθούν. Για π.χampΓια τον ελεγκτή DDR, πρέπει να ρυθμίσετε τη λειτουργία DDR (DDR3/DDR2/LPDDR), το πλάτος PHY, τη λειτουργία ριπής και το ECC.
Ομοίως, για το μπλοκ SERDESIF που χρησιμοποιείται ως τελικό σημείο PCIe, πρέπει να ορίσετε το PCIE BAR στο παράθυρο AXI (ή AHB).
Αυτό το έγγραφο περιγράφει τα βήματα που απαιτούνται για τη δημιουργία ενός σχεδίου Libero που αρχικοποιεί αυτόματα τον ελεγκτή DDR και τα μπλοκ SERDESIF κατά την ενεργοποίηση. Περιγράφει επίσης τον τρόπο δημιουργίας του κώδικα υλικολογισμικού από το Libero SOC που χρησιμοποιείται στην ενσωματωμένη ροή σχεδίασης.
Μια λεπτομερής περιγραφή της θεωρίας των πράξεων παρέχεται πρώτα.
Η επόμενη ενότητα περιγράφει τον τρόπο δημιουργίας ενός τέτοιου σχεδίου χρησιμοποιώντας το Libero SoC System Builder, ένα ισχυρό εργαλείο σχεδίασης που, μεταξύ άλλων χαρακτηριστικών, δημιουργεί τη λύση «αρχικοποίησης» για εσάς εάν χρησιμοποιείτε μπλοκ DDR ή SERDESIF στο σχέδιό σας.
Η επόμενη ενότητα περιγράφει πώς να συνδυάσετε μια ολοκληρωμένη λύση «αρχικοποίησης» χωρίς να χρησιμοποιήσετε το SmartFusion2 System Builder. Αυτό σας βοηθά να εξηγήσετε τι πρέπει να κάνετε εάν δεν θέλετε να χρησιμοποιήσετε το System Builder και επίσης περιγράφει τι δημιουργεί πραγματικά για εσάς το εργαλείο System Builder. Αυτή η ενότητα αφορά:

• Η δημιουργία των δεδομένων διαμόρφωσης για τον ελεγκτή DDR και τους καταχωρητές διαμόρφωσης SERDESIF
• Η δημιουργία της λογικής FPGA που απαιτείται για τη μεταφορά των δεδομένων διαμόρφωσης στους διαφορετικούς καταχωρητές διαμόρφωσης ASIC

Τέλος περιγράφουμε τα παραγόμενα fileσχετίζονται με:

• Η δημιουργία λύσης «αρχικοποίησης» υλικολογισμικού.
• Η προσομοίωση του σχεδιασμού για τη λύση 'αρχικοποίησης' DDR.

Για λεπτομέρειες σχετικά με τον ελεγκτή DDR και τους καταχωρητές διαμόρφωσης SERDESIF, ανατρέξτε στο Οδηγός χρήστη Microsemi SmartFusion2 High Speed ​​Serial and DDR Interfaces.

Θεωρία Λειτουργίας

Η λύση προετοιμασίας περιφερειακών χρησιμοποιεί τα ακόλουθα κύρια στοιχεία:

• Η συνάρτηση CMSIS SystemInit(), η οποία εκτελείται στο Cortex-M3 και ενορχηστρώνει τη διαδικασία προετοιμασίας.
• Ο μαλακός πυρήνας IP CoreConfigP, ο οποίος προετοιμάζει τους καταχωρητές διαμόρφωσης των περιφερειακών.
• Ο μαλακός πυρήνας IP CoreResetP, ο οποίος διαχειρίζεται την ακολουθία επαναφοράς των μπλοκ MSS, ελεγκτών DDR και SERDESIF.

Η διαδικασία αρχικοποίησης περιφερειακών λειτουργεί ως εξής:

1. Κατά την επαναφορά, το Cortex-M3 εκτελεί τη συνάρτηση CMSIS SystemInit(). Αυτή η συνάρτηση εκτελείται αυτόματα πριν εκτελεστεί η συνάρτηση main() της εφαρμογής.
   Το σήμα εξόδου CoreResetP MSS_HPMS_READY βεβαιώνεται στην αρχή της διαδικασίας αρχικοποίησης, υποδεικνύοντας ότι το MSS και όλα τα περιφερειακά (εκτός του MDDR) είναι έτοιμα για επικοινωνία.
2. Η συνάρτηση SystemInit() εγγράφει δεδομένα διαμόρφωσης στους ελεγκτές DDR και τους καταχωρητές διαμόρφωσης SERDESIF μέσω του διαύλου MSS FIC_2 APB3. Αυτή η διεπαφή είναι συνδεδεμένη με τον μαλακό πυρήνα CoreConfigP που βρίσκεται στο ύφασμα FPGA.
3. Αφού ρυθμιστούν όλοι οι καταχωρητές, η συνάρτηση SystemInit() γράφει στους καταχωρητές ελέγχου CoreConfigP για να υποδείξει την ολοκλήρωση της φάσης διαμόρφωσης καταχωρητή. Στη συνέχεια βεβαιώνονται τα σήματα εξόδου CoreConfigP CONFIG1_DONE και CONIG2_DONE.
   Υπάρχουν δύο φάσεις διαμόρφωσης καταχωρητή (CONFIG1 και CONFIG2) ανάλογα με τα περιφερειακά που χρησιμοποιούνται στη σχεδίαση.
4. Εάν χρησιμοποιείται ένα ή και τα δύο MDDR/FDDR και κανένα από τα μπλοκ SERDESIF δεν χρησιμοποιείται στη σχεδίαση, υπάρχει μόνο μία φάση διαμόρφωσης καταχωρητή. Και τα δύο σήματα εξόδου CoreConfigP CONFIG1_DONE και CONIG2_DONE βεβαιώνονται το ένα μετά το άλλο χωρίς καμία αναμονή/καθυστέρηση.
   Εάν ένα ή περισσότερα μπλοκ SERDESIF σε λειτουργία μη PCIe χρησιμοποιούνται στη σχεδίαση, υπάρχει μόνο μία φάση διαμόρφωσης καταχωρητή. CONFIG1_DONE και CONIG2_DONE διεκδικούνται το ένα μετά το άλλο χωρίς καμία αναμονή/καθυστέρηση.
   Εάν ένα ή περισσότερα μπλοκ SERDESIF σε λειτουργία PCIe χρησιμοποιούνται στη σχεδίαση, υπάρχουν δύο φάσεις διαμόρφωσης καταχωρητή. Το CONFIG1_DONE διεκδικείται μετά την ολοκλήρωση της πρώτης φάσης της διαμόρφωσης του μητρώου. Το σύστημα SERDESIF και οι καταχωρητές λωρίδας διαμορφώνονται σε αυτή τη φάση. Εάν το SERDESIF έχει ρυθμιστεί σε λειτουργία εκτός PCIE, το σήμα CONFIG2_DONE δηλώνεται επίσης αμέσως.
5. Ακολουθεί η δεύτερη φάση της διαμόρφωσης καταχωρητή (εάν το SERDESIF έχει ρυθμιστεί σε λειτουργία PCIE). Τα ακόλουθα είναι τα διάφορα γεγονότα που συμβαίνουν στη δεύτερη φάση:
   – Το CoreResetP αποεπιβεβαιώνει τα σήματα PHY_RESET_N και CORE_RESET_N που αντιστοιχούν σε καθένα από τα μπλοκ SERDESIF που χρησιμοποιούνται. Επιβεβαιώνει επίσης ένα σήμα εξόδου SDIF_RELEASED μετά την επαναφορά όλων των μπλοκ SERDESIF. Αυτό το σήμα SDIF_RELEASED χρησιμοποιείται για να υποδείξει στο CoreConfigP ότι ο πυρήνας SERDESIF είναι εκτός επαναφοράς και είναι έτοιμος για τη δεύτερη φάση της διαμόρφωσης καταχωρητή.
   – Μόλις διεκδικηθεί το σήμα SDIF_RELEASED, η συνάρτηση SystemInit() ξεκινά την ψηφοφορία για την επιβεβαίωση του PMA_READY στην κατάλληλη λωρίδα SERDESIF. Μόλις δηλωθεί το PMA_READY, το δεύτερο σύνολο καταχωρητών SERDESIF (καταχωρητές PCIE) διαμορφώνεται/εγγράφεται από τη συνάρτηση SystemInit().
6. Αφού ρυθμιστούν όλοι οι καταχωρητές PCIE, η συνάρτηση SystemInit() γράφει στους καταχωρητές ελέγχου CoreConfigP για να υποδείξει την ολοκλήρωση της δεύτερης φάσης της διαμόρφωσης καταχωρητή. Το σήμα εξόδου CoreConfigP CONIG2_DONE στη συνέχεια βεβαιώνεται.
7. Εκτός από τις παραπάνω βεβαιώσεις/αποβεβαιώσεις σήματος, το CoreResetP διαχειρίζεται επίσης την προετοιμασία των διαφόρων μπλοκ εκτελώντας τις ακόλουθες λειτουργίες:
   – Απενεργοποίηση της επαναφοράς πυρήνα FDDR
   – Η απενεργοποίηση του SERDESIF αποκλείει τις επαναφορές PHY και CORE
   – Παρακολούθηση του σήματος κλειδώματος FDDR PLL (FPLL). Το FPLL πρέπει να έχει κλειδώσει για να εγγυηθεί ότι η διεπαφή δεδομένων FDDR AXI/AHBLite και το ύφασμα FPGA μπορούν να επικοινωνήσουν σωστά.
   – Παρακολούθηση των σημάτων κλειδώματος SERDESIF block PLL (SPLL). Το SPLL πρέπει να έχει κλειδώσει για να εγγυηθεί ότι η διεπαφή AXI/AHBLite μπλοκ SERDESIF (λειτουργία PCIe) ή η διεπαφή XAUI μπορεί να επικοινωνήσει σωστά με το ύφασμα FPGA.
   – Αναμονή να εγκατασταθούν οι εξωτερικές μνήμες DDR και να είναι έτοιμες για πρόσβαση από τους ελεγκτές DDR.
8. Όταν όλα τα περιφερειακά έχουν ολοκληρώσει την προετοιμασία τους, το CoreResetP επιβεβαιώνει το σήμα INIT_DONE. Ο εσωτερικός καταχωρητής CoreConfigP INIT_DONE στη συνέχεια διεκδικείται.
   Εάν χρησιμοποιείται ένα ή και τα δύο MDDR/FDDR και έχει επιτευχθεί ο χρόνος αρχικοποίησης DDR, επιβεβαιώνεται το σήμα εξόδου CoreResetP DDR_READY. Η επιβεβαίωση αυτού του σήματος DDR_READY μπορεί να παρακολουθηθεί ως ένδειξη ότι το DDR (MDDR/FDDR) είναι έτοιμο για επικοινωνία.
   Εάν χρησιμοποιούνται ένα ή περισσότερα μπλοκ SERDESIF και η δεύτερη φάση της διαμόρφωσης του καταχωρητή έχει ολοκληρωθεί επιτυχώς, δηλώνεται το σήμα εξόδου CoreResetP SDIF_READY. Η επιβεβαίωση αυτού του σήματος SDIF_READY μπορεί να παρακολουθηθεί ως ένδειξη ότι όλα τα μπλοκ SERDESIF είναι έτοιμα για επικοινωνία.
9. Η συνάρτηση SystemInit(), η οποία περίμενε τη διεκδίκηση του INIT_DONE, ολοκληρώνεται και η συνάρτηση main() της εφαρμογής εκτελείται. Εκείνη τη στιγμή, όλοι οι χρησιμοποιημένοι ελεγκτές DDR και τα μπλοκ SERDESIF έχουν αρχικοποιηθεί και η εφαρμογή υλικολογισμικού και η λογική FPGA μπορούν να επικοινωνήσουν αξιόπιστα μαζί τους.

Η μεθοδολογία που περιγράφεται σε αυτό το έγγραφο βασίζεται στο ότι ο Cortex-M3 εκτελεί τη διαδικασία αρχικοποίησης ως μέρος του κώδικα αρχικοποίησης του συστήματος που εκτελείται πριν από τη λειτουργία main() της εφαρμογής.
Δείτε τα Διαγράμματα ροής στην Εικόνα 1-1, την Εικόνα 1-2 και την Εικόνα 1-3 για τα βήματα αρχικοποίησης των FDDR/MDDR, SEREDES (λειτουργία μη PCIe) και SERDES (λειτουργία PCIe).
Το σχήμα 1-4 δείχνει ένα διάγραμμα χρονισμού περιφερειακής εκκίνησης.

Εικόνα 1-3 • Διάγραμμα ροής εκκίνησης SERDESIF (PCIe).
Η διαδικασία προετοιμασίας που περιγράφεται σε αυτό το έγγραφο απαιτεί να εκτελέσετε το Cortex-M3 κατά τη διάρκεια της διαδικασίας προετοιμασίας, ακόμα κι αν δεν σκοπεύετε να εκτελέσετε κανέναν κώδικα στο Cortex-M3. Πρέπει να δημιουργήσετε μια βασική εφαρμογή υλικολογισμικού που δεν κάνει τίποτα (ένας απλός βρόχος, π.χample) και φορτώστε αυτό το εκτελέσιμο στην ενσωματωμένη μη πτητική μνήμη (eNVM), έτσι ώστε οι ελεγκτές DDR και τα μπλοκ SERDESIF να αρχικοποιούνται κατά την εκκίνηση του Cortex-M3.

Χρήση του System Builder για τη δημιουργία σχεδίου με χρήση μπλοκ DDR και SERDESIF

Το SmartFusion2 System Builder είναι ένα ισχυρό εργαλείο σχεδιασμού που σας βοηθά να συλλάβετε τις απαιτήσεις σας σε επίπεδο συστήματος και παράγει ένα σχέδιο που υλοποιεί αυτές τις απαιτήσεις. Μια πολύ σημαντική λειτουργία του System Builder είναι η αυτόματη δημιουργία του υποσυστήματος Peripheral Initialization. «Χρήση του SmartDesign για τη δημιουργία σχεδίου με χρήση μπλοκ DDR και SERDESIF» στη σελίδα 17 περιγράφει λεπτομερώς πώς να δημιουργήσετε μια τέτοια λύση χωρίς το System Builder.
Εάν χρησιμοποιείτε το System Builder, πρέπει να εκτελέσετε τις ακόλουθες εργασίες για να δημιουργήσετε ένα σχέδιο που να προετοιμάζει τους ελεγκτές DDR και τα μπλοκ SERDESIF κατά την ενεργοποίηση:

1. Στη σελίδα Χαρακτηριστικά συσκευής (Εικόνα 2-1), καθορίστε ποιοι ελεγκτές DDR χρησιμοποιούνται και πόσα μπλοκ SERDESIF χρησιμοποιούνται στη σχεδίασή σας.
2. Στη σελίδα Μνήμη, καθορίστε τον τύπο του DDR (DDR2/DDR3/LPDDR) και τα δεδομένα διαμόρφωσης για τις εξωτερικές σας μνήμες DDR. Ανατρέξτε στην ενότητα Σελίδα μνήμης για λεπτομέρειες.
3. Στη σελίδα "Περιφερειακά", προσθέστε κύρια στοιχεία υφάσματος που έχουν διαμορφωθεί ως AHBLite/AXI στο υποσύστημα Fabric DDR ή/και υποσύστημα MSS DDR FIC (προαιρετικό).
4. Στη σελίδα Ρυθμίσεις ρολογιού, καθορίστε τις συχνότητες ρολογιού για τα υποσυστήματα DDR.
5. Συμπληρώστε τις προδιαγραφές σχεδίασης και κάντε κλικ στο Finish. Αυτό δημιουργεί τη σχεδίαση που δημιουργήθηκε από το System Builder, συμπεριλαμβανομένης της λογικής που απαιτείται για τη λύση «αρχικοποίησης».
6. Εάν χρησιμοποιείτε μπλοκ SERDESIF, πρέπει να δημιουργήσετε τα μπλοκ SERDESIF στη σχεδίασή σας και να συνδέσετε τις θύρες αρχικοποιήσεων με εκείνες του πυρήνα που δημιουργήθηκε από το System Builder.

Σελίδα δυνατοτήτων συσκευής System Builder
Στη σελίδα Χαρακτηριστικά συσκευής, καθορίστε ποιοι ελεγκτές DDR (MDDR και/ή FDDR) χρησιμοποιούνται και πόσα μπλοκ SERDESIF χρησιμοποιούνται στη σχεδίασή σας (Εικόνα 2-1).

Εικόνα 2-1 • Σελίδα δυνατοτήτων συσκευής του System Builder

Σελίδα μνήμης System Builder
Για να χρησιμοποιήσετε το MSS DDR (MDDR) ή το Fabric DDR (FDDR), επιλέξτε τον Τύπο μνήμης από την αναπτυσσόμενη λίστα (Εικόνα 2-2).

Εικόνα 2-2 • Εξωτερική μνήμη MSS

Πρέπει:

1. Επιλέξτε τον τύπο DDR (DDR2, DDR3 ή LPDDR).
2. Καθορίστε τον χρόνο καθίζησης της μνήμης DDR. Συμβουλευτείτε τις προδιαγραφές εξωτερικής μνήμης DDR για να ορίσετε τη σωστή ώρα ρύθμισης της μνήμης. Η μνήμη DDR μπορεί να αποτύχει να προετοιμαστεί σωστά εάν ο χρόνος τακτοποίησης της μνήμης δεν έχει ρυθμιστεί σωστά.
3. Είτε εισάγετε τα δεδομένα διαμόρφωσης του μητρώου DDR είτε ορίστε τις παραμέτρους μνήμης DDR. Για λεπτομέρειες, ανατρέξτε στο Οδηγός χρήστη Microsemi SmartFusion2 High Speed ​​Serial and DDR Interfaces.

Αυτά τα δεδομένα χρησιμοποιούνται για τη δημιουργία του καταχωρητή DDR BFM και της διαμόρφωσης υλικολογισμικού fileόπως περιγράφεται στην ενότητα «Δημιουργία και μεταγλώττιση της εφαρμογής υλικολογισμικού» στη σελίδα 26 και «BFM Files Χρησιμοποιείται για την προσομοίωση της σχεδίασης" στη σελίδα 27. Για λεπτομέρειες σχετικά με τους καταχωρητές διαμόρφωσης ελεγκτή DDR, ανατρέξτε στο Οδηγός χρήστη Microsemi SmartFusion2 High Speed ​​Serial and DDR Interfaces.
Ένας πρώηνample της διαμόρφωσης file η σύνταξη φαίνεται στο Σχήμα 2-3. Τα ονόματα καταχωρητών που χρησιμοποιούνται σε αυτό file είναι τα ίδια με αυτά που περιγράφονται στο Οδηγός χρήστη Microsemi SmartFusion2 High Speed ​​Serial and DDR Interfaces

Εικόνα 2-3 • Διαμόρφωση File Συντακτικό Πχample
Σελίδα περιφερειακών συστημάτων δημιουργίας συστήματος
Στη σελίδα Περιφερειακά, για κάθε ελεγκτή DDR δημιουργείται ένα ξεχωριστό υποσύστημα (Fabric DDR Subsystem for FDDR και MSS DDR FIC Subsystem for MDDR). Μπορείτε να προσθέσετε έναν πυρήνα Fabric AMBA Master (διαμορφωμένο ως AXI/AHBLite) σε καθένα από αυτά τα υποσυστήματα για να επιτρέψετε την πρόσβαση του Fabric Master στους ελεγκτές DDR. Κατά τη δημιουργία, το System Builder δημιουργεί αυτόματα πυρήνες διαύλου (ανάλογα με τον τύπο του AMBA Master που προστέθηκε) και εκθέτει το κύριο BIF του πυρήνα διαύλου και τους ακροδέκτες ρολογιού και επαναφοράς των αντίστοιχων υποσυστημάτων (FDDR/MDDR) κάτω από κατάλληλες ομάδες ακίδων, κορυφή. Το μόνο που έχετε να κάνετε είναι να συνδέσετε τα BIF στους κατάλληλους πυρήνες Fabric Master που θα ενσωματώνατε στο σχέδιο. Στην περίπτωση του MDDR, είναι προαιρετική η προσθήκη ενός Fabric AMBA Master στο υποσύστημα MSS DDR FIC. Το Cortex-M3 είναι ένα προεπιλεγμένο master σε αυτό το υποσύστημα. Το Σχήμα 2-4 δείχνει τη σελίδα Περιφερειακών συσκευών δημιουργίας συστήματος.

Εικόνα 2-4 • Σελίδα Peripherals System Builder

Σελίδα ρυθμίσεων ρολογιού του System Builder
Στη σελίδα Ρυθμίσεις ρολογιού, για κάθε ελεγκτή DDR, πρέπει να καθορίσετε τις συχνότητες ρολογιού που σχετίζονται με κάθε υποσύστημα DDR (MDDR και/ή FDDR).
Για το MDDR, πρέπει να καθορίσετε:

• MDDR_CLK – Αυτό το ρολόι καθορίζει τη συχνότητα λειτουργίας του ελεγκτή DDR και θα πρέπει να ταιριάζει με τη συχνότητα ρολογιού στην οποία θέλετε να λειτουργεί η εξωτερική σας μνήμη DDR. Αυτό το ρολόι ορίζεται ως πολλαπλάσιο του M3_CLK (Κύριο ρολόι Cortex-M3 και MSS, Εικόνα 2-5). Το MDDR_CLK πρέπει να είναι μικρότερο από 333 MHz.
• DDR_FIC_CLK – Εάν έχετε επιλέξει να έχετε πρόσβαση στο MDDR και από το ύφασμα FPGA, πρέπει να καθορίσετε το DDR_FIC_CLK. Αυτή η συχνότητα ρολογιού ορίζεται ως ο λόγος του MDDR_CLK και θα πρέπει να ταιριάζει με τη συχνότητα στην οποία εκτελείται το υποσύστημα υφάσματος FPGA που έχει πρόσβαση στο MDDR.

Εικόνα 2-5 • Κύριο ρολόι Cortex-M3 και MSS. Ρολόγια MDDR

Για FDDR, πρέπει να καθορίσετε:

• FDDR_CLK – Καθορίζει τη συχνότητα λειτουργίας του ελεγκτή DDR και πρέπει να ταιριάζει με τη συχνότητα ρολογιού στην οποία θέλετε να λειτουργεί η εξωτερική σας μνήμη DDR. Σημειώστε ότι αυτό το ρολόι ορίζεται ως πολλαπλάσιο του M3_CLK (ρολόι MSS και Cortex-M3, Εικόνα 2-5). Το FDDR_CLK πρέπει να είναι εντός 20 MHz και 333 MHz.
• FDDR_SUBSYSTEM_CLK – Αυτή η συχνότητα ρολογιού ορίζεται ως ο λόγος του FDDR_CLK και θα πρέπει να ταιριάζει με τη συχνότητα στην οποία εκτελείται το υποσύστημα υφάσματος FPGA που έχει πρόσβαση στο FDDR.

Εικόνα 2-6 • Υφασμάτινα ρολόγια DDR
Διαμόρφωση SERDESIF
Τα μπλοκ SERDESIF δεν δημιουργούνται στη σχεδίαση που δημιουργήθηκε από το System Builder. Ωστόσο, για όλα τα μπλοκ SERDESIF, τα σήματα αρχικοποίησης είναι διαθέσιμα στη διεπαφή του πυρήνα του System Builder και μπορούν να συνδεθούν με τους πυρήνες SERDESIF στο επόμενο επίπεδο ιεραρχίας, όπως φαίνεται στο Σχήμα 2-7.Εικόνα 2-7 • Συνδεσιμότητα αρχικοποίησης περιφερειακών SERDESIF
Παρόμοια με τους καταχωρητές διαμόρφωσης DDR, κάθε μπλοκ SERDES έχει επίσης καταχωρητές διαμόρφωσης που πρέπει να φορτωθούν κατά το χρόνο εκτέλεσης. Μπορείτε είτε να εισαγάγετε αυτές τις τιμές καταχωρητή είτε να χρησιμοποιήσετε το High Speed ​​Serial Interface Configurator (Εικόνα 2-8) για να εισαγάγετε τις παραμέτρους PCIe ή EPCS και οι τιμές καταχωρητή υπολογίζονται αυτόματα για εσάς. Για λεπτομέρειες, ανατρέξτε στο Οδηγός χρήστη SERDES Configurator.Εικόνα 2-8 • Διαμορφωτής σειριακής διεπαφής υψηλής ταχύτητας
Αφού ενσωματώσετε τη λογική χρήστη με το μπλοκ System Builder και το μπλοκ SERDES, μπορείτε να δημιουργήσετε το SmartDesign ανώτατου επιπέδου. Αυτό δημιουργεί όλα τα HDL και BFM files που είναι απαραίτητα για την υλοποίηση και την προσομοίωση του σχεδίου σας. Στη συνέχεια, μπορείτε να προχωρήσετε με την υπόλοιπη ροή σχεδίασης.

Χρήση του SmartDesign για τη δημιουργία σχεδίου με χρήση μπλοκ DDR και SERDESIF

Αυτή η ενότητα περιγράφει πώς να συνδυάσετε μια ολοκληρωμένη λύση «αρχικοποίησης» χωρίς τη χρήση του SmartFusion2 System Builder. Ο στόχος είναι να σας βοηθήσει να κατανοήσετε τι πρέπει να κάνετε εάν δεν θέλετε να χρησιμοποιήσετε το System Builder. Αυτή η ενότητα περιγράφει επίσης τι δημιουργεί πραγματικά για εσάς το εργαλείο System Builder. Αυτή η ενότητα περιγράφει πώς να:

• Εισαγάγετε τα δεδομένα διαμόρφωσης για τον ελεγκτή DDR και τους καταχωρητές διαμόρφωσης SERDESIF.
• Δημιουργήστε και συνδέστε τους Fabric Cores που απαιτούνται για τη μεταφορά των δεδομένων διαμόρφωσης στους ελεγκτές DDR και στους καταχωρητές διαμόρφωσης SERDESIF.

Διαμόρφωση ελεγκτή DDR
Οι ελεγκτές MSS DDR (MDDR) και Fabric DDR (FDDR) πρέπει να διαμορφωθούν δυναμικά (κατά το χρόνο εκτέλεσης) ώστε να ταιριάζουν με τις απαιτήσεις διαμόρφωσης εξωτερικής μνήμης DDR (λειτουργία DDR, πλάτος PHY, λειτουργία ριπής, ECC, κ.λπ.). Τα δεδομένα που εισάγονται στον διαμορφωτή MDDR/FDDR εγγράφονται στους καταχωρητές διαμόρφωσης του ελεγκτή DDR από τη συνάρτηση CMSIS SystemInit(). Το Configurator έχει τρεις διαφορετικές καρτέλες για την εισαγωγή διαφορετικών τύπων δεδομένων διαμόρφωσης:

• Γενικά δεδομένα (λειτουργία DDR, Πλάτος δεδομένων, Συχνότητα ρολογιού, ECC, Fabric Interface, Strength Drive)
• Δεδομένα εκκίνησης μνήμης (Μήκος ριπής, σειρά ριπής, Λειτουργία χρονισμού, καθυστέρηση κ.λπ.)
• Δεδομένα χρονισμού μνήμης

Ανατρέξτε στις προδιαγραφές της εξωτερικής σας μνήμης DDR και διαμορφώστε τον ελεγκτή DDR ώστε να ταιριάζει με τις απαιτήσεις της εξωτερικής σας μνήμης DDR.
Για λεπτομέρειες σχετικά με τη διαμόρφωση DDR, ανατρέξτε στο Οδηγός χρήσης SmartFusion2 MSS DDR Configuration.
Διαμόρφωση SERDESIF
Κάντε διπλό κλικ στο μπλοκ SERDES στον καμβά SmartDesign για να ανοίξετε το Configurator για να διαμορφώσετε το SERDES (Εικόνα 3-1). Μπορείτε είτε να εισαγάγετε αυτές τις τιμές καταχωρητή είτε να χρησιμοποιήσετε τον διαμορφωτή SERDES για να εισαγάγετε τις παραμέτρους PCIe ή EPCS και οι τιμές καταχωρητή υπολογίζονται αυτόματα για εσάς. Για λεπτομέρειες, ανατρέξτε στο Οδηγός χρήστη SERDES Configurator.Εικόνα 3-1 • Διαμορφωτής σειριακής διεπαφής υψηλής ταχύτητας
Δημιουργία του υποσυστήματος αρχικοποίησης σχεδίασης FPGA
Για να αρχικοποιήσετε τα μπλοκ DDR και SERDESIF, πρέπει να δημιουργήσετε το υποσύστημα προετοιμασίας στο ύφασμα FPGA. Το υποσύστημα αρχικοποίησης υφάσματος FPGA μετακινεί δεδομένα από το Cortex-M3 στους καταχωρητές διαμόρφωσης DDR και SERDESIF, διαχειρίζεται τις ακολουθίες επαναφοράς που απαιτούνται για να λειτουργήσουν αυτά τα μπλοκ και σηματοδοτεί όταν αυτά τα μπλοκ είναι έτοιμα να επικοινωνήσουν με το υπόλοιπο σχέδιο σας. Για να δημιουργήσετε το υποσύστημα προετοιμασίας, πρέπει:

• Διαμορφώστε το FIC_2 μέσα στο MSS
• Δημιουργήστε και διαμορφώστε τους πυρήνες CoreConfigP και CoreResetP
• Δημιουργήστε τον ταλαντωτή RC 25/50 MHz στο τσιπ
• Εκκινήστε τη μακροεντολή System Reset (SYSRESET).
• Συνδέστε αυτά τα στοιχεία σε διεπαφές διαμόρφωσης, ρολόγια, επαναφορές και θύρες κλειδώματος PLL κάθε περιφερειακής

MSS FIC_2 Διαμόρφωση APB
Για να διαμορφώσετε το MSS FIC_2:

1. Ανοίξτε το πλαίσιο διαλόγου διαμορφωτή FIC_2 από το πρόγραμμα διαμόρφωσης MSS (Εικόνα 3-2).
2. Επιλέξτε Initialize peripherals using Cortex-M3.
3. Ανάλογα με το σύστημά σας, επιλέξτε ένα ή και τα δύο από τα ακόλουθα πλαίσια ελέγχου:
   – MSS DDR
   – Υφασμάτινα μπλοκ DDR ή/και SERDES
4. Κάντε κλικ στο OK και προχωρήστε στη δημιουργία του MSS (μπορείτε να αναβάλετε αυτήν την ενέργεια έως ότου διαμορφώσετε πλήρως το MSS στις απαιτήσεις σχεδιασμού σας). Οι θύρες FIC_2 (FIC_2_APB_MASTER, FIC_2_APB_M_PCLK και FIC_2_APB_M_RESET_N) είναι πλέον εκτεθειμένες στη διεπαφή MSS και μπορούν να συνδεθούν με τους πυρήνες CoreConfigP και CoreResetP.

Εικόνα 3-2 • Διαμορφωτής MSS FIC_2

CoreConfigP
Για να διαμορφώσετε το CoreConfigP:

1. Εγκαταστήστε το CoreConfigP στο SmartDesign σας (συνήθως σε αυτό όπου εγκαθίσταται το MSS).
   Αυτός ο πυρήνας μπορεί να βρεθεί στον Κατάλογο Libero (στην ενότητα Περιφερειακά).
2. Κάντε διπλό κλικ στον πυρήνα για να ανοίξετε το διαμορφωτή.
3. Διαμορφώστε τον πυρήνα για να καθορίσετε ποια περιφερειακά πρέπει να αρχικοποιηθούν (Εικόνα 3-3)

Εικόνα 3-3 • Πλαίσιο διαλόγου CoreConfigP

CoreResetP
Για να διαμορφώσετε το CoreResetP:

1. Εγκαταστήστε το CoreResetP στο SmartDesign σας (συνήθως σε αυτό όπου εγκαθίσταται το MSS).
   Αυτός ο πυρήνας βρίσκεται στον Κατάλογο Libero, στην ενότητα Περιφερειακά.
2. Κάντε διπλό κλικ στον πυρήνα μέσα στον καμβά SmartDesign για να ανοίξετε το Configurator (Εικόνα 3-4).
3. Διαμορφώστε τον πυρήνα σε:
   – Καθορίστε τη συμπεριφορά εξωτερικής επαναφοράς (επιβεβαιώθηκε EXT_RESET_OUT). Επιλέξτε μία από τις τέσσερις επιλογές:
   o EXT_RESET_OUT δεν δηλώνεται ποτέ
   o EXT_RESET_OUT δηλώνεται εάν διεκδικηθεί επαναφορά ενεργοποίησης (POWER_ON_RESET_N)
   o EXT_RESET_OUT δηλώνεται εάν έχει δηλωθεί FAB_RESET_N
   o EXT_RESET_OUT διεκδικείται εάν δηλωθεί επαναφορά ενεργοποίησης (POWER_ON_RESET_N) ή FAB_RESET_N
   – Καθορίστε το Device Voltagμι. Η επιλεγμένη τιμή πρέπει να ταιριάζει με το voltage που επιλέξατε στο παράθυρο διαλόγου Libero Project Settings.
   – Επιλέξτε τα κατάλληλα πλαίσια ελέγχου για να υποδείξετε ποια περιφερειακά χρησιμοποιείτε στη σχεδίασή σας.
   – Καθορίστε τον χρόνο ρύθμισης της εξωτερικής μνήμης DDR. Αυτή είναι η μέγιστη τιμή για όλες τις μνήμες DDR που χρησιμοποιούνται στην εφαρμογή σας (MDDR και FDDR). Ανατρέξτε στο φύλλο δεδομένων του προμηθευτή εξωτερικής μνήμης DDR για να διαμορφώσετε αυτήν την παράμετρο. Το 200us είναι μια καλή προεπιλεγμένη τιμή για μνήμες DDR2 και DDR3 που τρέχουν στα 200 MHz. Αυτή είναι μια πολύ σημαντική παράμετρος για να εγγυηθεί μια προσομοίωση εργασίας και ένα σύστημα εργασίας στο πυρίτιο. Μια λανθασμένη τιμή για το χρόνο καθίζησης μπορεί να οδηγήσει σε σφάλματα προσομοίωσης. Ανατρέξτε στο φύλλο δεδομένων προμηθευτή μνήμης DDR για να διαμορφώσετε αυτήν την παράμετρο.
   – Για κάθε μπλοκ SERDES στο σχέδιό σας, επιλέξτε τα κατάλληλα πλαίσια για να υποδείξετε εάν:
   o Χρησιμοποιείται PCIe
   o Απαιτείται υποστήριξη για το PCIe Hot Reset
   o Απαιτείται υποστήριξη για PCIe L2/P2

Σημείωμα: Εάν χρησιμοποιείτε το 090 die (M2S090) και η σχεδίασή σας χρησιμοποιεί SERDESIF, δεν χρειάζεται να επιλέξετε κανένα από τα ακόλουθα πλαίσια ελέγχου: «Χρησιμοποιήθηκε για PCIe», «Συμπερίληψη υποστήριξης PCIe HotReset» και «Συμπερίληψη υποστήριξης PCIe L2/P2». Εάν χρησιμοποιείτε οποιαδήποτε συσκευή που δεν είναι 090 και χρησιμοποιείτε ένα ή περισσότερα μπλοκ SERDESIF, πρέπει να επιλέξετε και τα τέσσερα πλαίσια ελέγχου στην κατάλληλη ενότητα SERDESIF.
Σημείωμα: Για λεπτομέρειες σχετικά με τις διαθέσιμες επιλογές σε αυτόν τον διαμορφωτή, ανατρέξτε στο Εγχειρίδιο CoreResetP.

Εικόνα 3-4 • CoreResetPConfigurator

Στιγμιότυπο ταλαντωτή 25/50 MHz
Το CoreConfigP και το CoreResetP χρονίζονται από τον ταλαντωτή RC 25/50 MHz στο τσιπ. Πρέπει να δημιουργήσετε έναν ταλαντωτή 25/50 MHz και να τον συνδέσετε σε αυτούς τους πυρήνες.

1. Εγκαταστήστε τον πυρήνα Chip Oscillators στο SmartDesign σας (συνήθως σε αυτό όπου εγκαθίσταται το MSS). Αυτός ο πυρήνας βρίσκεται στον Κατάλογο Libero στην ενότητα Ρολόι & Διαχείριση.
2. Διαμορφώστε αυτόν τον πυρήνα έτσι ώστε ο ταλαντωτής RC να οδηγεί το ύφασμα FPGA, όπως φαίνεται στο Σχήμα 3-5.

Εικόνα 3-5 • Διαμορφωτής Ταλαντωτών Chip

Επαναφορά συστήματος (SYSRESET) Instantiation
Η μακροεντολή SYSRESET παρέχει λειτουργία επαναφοράς σε επίπεδο συσκευής στο σχέδιό σας. Το σήμα εξόδου POWER_ON_RESET_N βεβαιώνεται/αποεπιβεβαιώνεται κάθε φορά που το τσιπ ενεργοποιείται ή η εξωτερική ακίδα DEVRST_N βεβαιώνεται/αποεπιβεβαιώνεται (Εικόνα 3-6).
Εγκαταστήστε τη μακροεντολή SYSRESET στο SmartDesign (συνήθως σε αυτό όπου εγκαθίσταται το MSS). Αυτή η μακροεντολή μπορεί να βρεθεί στον Κατάλογο Libero κάτω από τη Βιβλιοθήκη μακροεντολών. Δεν απαιτείται ρύθμιση παραμέτρων αυτής της μακροεντολής.

Εικόνα 3-6 • Μακροεντολή SYSRESET

Συνολική συνδεσιμότητα
Αφού δημιουργήσετε και διαμορφώσετε τους πυρήνες MSS, FDDR, SERDESIF, OSC, SYSRESET, CoreConfigP και CoreResetP στη σχεδίασή σας, πρέπει να τους συνδέσετε για να σχηματίσετε το υποσύστημα περιφερειακής εκκίνησης. Για να απλοποιηθεί η περιγραφή της συνδεσιμότητας σε αυτό το έγγραφο, χωρίζεται στη συνδεσιμότητα διαδρομής δεδομένων διαμόρφωσης συμβατή με APB3 που σχετίζεται με τις συνδέσεις CoreConfigP και CoreResetP.
Συνδεσιμότητα διαδρομής δεδομένων διαμόρφωσης
Το Σχήμα 3-7 δείχνει πώς να συνδέσετε το CoreConfigP με τα σήματα MSS FIC_2 και τις διεπαφές διαμόρφωσης συμβατές με APB3 των περιφερειακών.
Πίνακας 3-1 • Συνδέσεις θύρας διαδρομής δεδομένων διαμόρφωσης/BIF

ΑΠΟ Διεπαφή λιμένα/λεωφορείου (BIF)/ Στοιχείο	ΝΑ Διεπαφή λιμένα/λεωφορείου (BIF)/Στοιχείο
APB S PRESET N/ CoreConfigP	APB S PRESET N/ SDIF<0/1/2/3>	APB S PRESET N/ FDDR	MDDR APB S PRESE TN/MSS
APB S PCLK/ CoreConfigP	APB S PCLK/SDIF	APB S PCLK/FDDR	MDDR APB S POLK/ MSS
MDDR APBmslave/ CoreConfig			MDDR APB SLAVE (BIF)/MSS
SDIF<0/1/2/ 3> APBmslave/Config	APB SLAVE (BIF)/ SDIF<0/1/2/3>
FDDR APBmslave		APB SLAVE (BIF)/ FDDR
FIC 2 APBmmaster/ CoreConfigP			FIC 2 APB MASTER/ MSS

Εικόνα 3-7 • Συνδεσιμότητα υποσυστήματος FIC_2 APB3

Ρολόγια και επαναφέρει τη συνδεσιμότητα
Το σχήμα 3-8 δείχνει πώς να συνδέσετε το CoreResetP με τις εξωτερικές πηγές επαναφοράς και τα σήματα επαναφοράς πυρήνα των περιφερειακών. Δείχνει επίσης πώς να συνδέσετε το CoreResetP με τα σήματα κατάστασης συγχρονισμού ρολογιού των περιφερειακών (σήματα κλειδώματος PLL). Επιπλέον, δείχνει πώς συνδέονται το CoreConfigP και το CoreResetP.

Εικόνα 3-8 • Συνδεσιμότητα υποσυστήματος Core SF2Reset

Δημιουργία και μεταγλώττιση της εφαρμογής υλικολογισμικού

Όταν εξάγετε το υλικολογισμικό από το LiberoSoC (Παράθυρο ροής σχεδίασης > Εξαγωγή υλικολογισμικού > Εξαγωγή υλικολογισμικού), το Libero δημιουργεί τα εξής files στο φάκελος /firmware/drivers_config/ sys_config:

• sys_config.c – Περιέχει τις δομές δεδομένων που περιέχουν τις τιμές για τους περιφερειακούς καταχωρητές.
• sys_config.h – Περιέχει τις δηλώσεις #define που καθορίζουν ποια περιφερειακά χρησιμοποιούνται στη σχεδίαση και πρέπει να αρχικοποιηθούν.
• sys_config_mddr_define.h – Περιέχει τα δεδομένα διαμόρφωσης του ελεγκτή MDDR που έχουν εισαχθεί στο πλαίσιο διαλόγου Ρύθμιση παραμέτρων καταχωρητών.
• sys_config_fddr_define.h – Περιέχει τα δεδομένα διαμόρφωσης ελεγκτή FDDR που έχουν εισαχθεί στο πλαίσιο διαλόγου Ρύθμιση παραμέτρων καταχωρητών.
• sys_config_mss_clocks.h – Αυτό file περιέχει τις συχνότητες ρολογιού MSS όπως ορίζονται στον διαμορφωτή MSS CCC. Αυτές οι συχνότητες χρησιμοποιούνται από τον κώδικα CMSIS για την παροχή σωστών πληροφοριών ρολογιού σε πολλά προγράμματα οδήγησης MSS που πρέπει να έχουν πρόσβαση στη συχνότητα περιφερειακού ρολογιού (PCLK) τους (π.χ. οι διαιρέτες ρυθμού baud MSS UART είναι συνάρτηση του ρυθμού baud και της συχνότητας PCLK ).
• sys_config_SERDESIF_ .ντο – Περιέχει το SERDESIF_ καταχωρήστε τα δεδομένα διαμόρφωσης που παρέχονται κατά τη διάρκεια του SERDESIF_ διαμόρφωση μπλοκ στη δημιουργία σχεδίου.
• sys_config_SERDESIF_ .h – Περιέχει τις δηλώσεις #define που καθορίζουν τον αριθμό των ζευγών διαμόρφωσης καταχωρητή και τον αριθμό λωρίδας που πρέπει να μετρηθεί για το PMA_READY (μόνο σε λειτουργία PCIe).

Αυτοί fileΑπαιτούνται s για τη σωστή μεταγλώττιση του κώδικα CMSIS και περιέχουν πληροφορίες σχετικά με την τρέχουσα σχεδίασή σας, συμπεριλαμβανομένων των περιφερειακών δεδομένων διαμόρφωσης και των πληροφοριών ρύθμισης παραμέτρων ρολογιού για το MSS.
Μην τα επεξεργαστείτε αυτά files χειροκίνητα? δημιουργούνται στους αντίστοιχους καταλόγους στοιχείων/περιφερειακών κάθε φορά που δημιουργούνται τα στοιχεία SmartDesign που περιέχουν τα αντίστοιχα περιφερειακά. Εάν γίνουν οποιεσδήποτε αλλαγές στα δεδομένα διαμόρφωσης οποιουδήποτε από τα περιφερειακά, θα πρέπει να επανεξάγετε τα έργα υλικολογισμικού, έτσι ώστε το ενημερωμένο υλικολογισμικό files (δείτε την παραπάνω λίστα) εξάγονται στο / φάκελος firmware/drivers_config/sys_config.
Όταν εξάγετε το υλικολογισμικό, το Libero SoC δημιουργεί τα έργα υλικολογισμικού: μια βιβλιοθήκη όπου η διαμόρφωση του σχεδιασμού σας files και προγράμματα οδήγησης έχουν μεταγλωττιστεί.
Εάν ελέγξετε το Δημιουργία έργου πλαίσιο ελέγχου όταν εξάγετε το υλικολογισμικό, δημιουργείται ένα έργο λογισμικού SoftConsole/IAR/Keil για να κρατήσει το έργο εφαρμογής όπου μπορείτε να επεξεργαστείτε το main.c και το C/H χρήστη fileμικρό. Ανοίξτε το έργο SoftConSole/IAR/Keil για να μεταγλωττίσετε σωστά τον κώδικα CMSIS και να ρυθμίσετε τις παραμέτρους της εφαρμογής υλικολογισμικού σας ώστε να ταιριάζει με το σχεδιασμό του υλικού σας.

BFM Files Χρησιμοποιείται για την προσομοίωση του σχεδίου

Όταν δημιουργείτε τα στοιχεία SmartDesign που περιέχουν τα περιφερειακά που σχετίζονται με το σχέδιό σας, η προσομοίωση files που αντιστοιχούν στα αντίστοιχα περιφερειακά δημιουργούνται στο /κατάλογος προσομοίωσης:

• test.bfm – BFM ανώτατου επιπέδου file που εκτελείται για πρώτη φορά κατά τη διάρκεια οποιασδήποτε προσομοίωσης που ασκεί τον επεξεργαστή SmartFusion2 MSS Cortex-M3. Εκτελεί τα peripheral_init.bfm και user.bfm, με αυτή τη σειρά.
• MDDR_init.bfm – Εάν το σχέδιό σας χρησιμοποιεί το MDDR, το Libero δημιουργεί αυτό file; περιέχει εντολές εγγραφής BFM που προσομοιώνουν την εγγραφή των δεδομένων του μητρώου διαμόρφωσης MSS DDR που καταχωρίσατε (χρησιμοποιώντας το πλαίσιο διαλόγου Επεξεργασία καταχωρητών ή στο GUI MSS_MDDR) στους καταχωρητές του ελεγκτή MSS DDR.
• FDDR_init.bfm – Εάν το σχέδιό σας χρησιμοποιεί το FDDR, το Libero δημιουργεί αυτό file; περιέχει εντολές εγγραφής BFM που προσομοιώνουν την εγγραφή των δεδομένων του μητρώου διαμόρφωσης Fabric DDR που καταχωρίσατε (χρησιμοποιώντας το πλαίσιο διαλόγου Επεξεργασία καταχωρητών ή στο GUI FDDR) στους καταχωρητές Fabric DDR Controller.
• SERDESIF_ _init.bfm – Εάν το σχέδιό σας χρησιμοποιεί ένα ή περισσότερα μπλοκ SERDESIF, το Libero το δημιουργεί file για καθένα από τα SERDESIF_ μπλοκ που χρησιμοποιούνται? περιέχει εντολές εγγραφής BFM που προσομοιώνουν εγγραφές των δεδομένων μητρώου διαμόρφωσης SERDESIF που εισαγάγατε (χρησιμοποιώντας το πλαίσιο διαλόγου Επεξεργασία καταχωρητών ή στο SERDESIF_ GUI) στο SERDESIF_ μητρώα. Εάν το μπλοκ SERDESIF έχει ρυθμιστεί ως PCIe, αυτό file έχει επίσης κάποιες δηλώσεις #define που ελέγχουν την εκτέλεση των 2 φάσεων διαμόρφωσης καταχωρητή με τέλεια σειρά.
• user.bfm – Περιέχει τις εντολές χρήστη. Αυτές οι εντολές εκτελούνται αφού ολοκληρωθεί το peripheral_init.bfm. Επεξεργαστείτε αυτό file για να εισαγάγετε τις εντολές BFM σας.
• SERDESIF_ _user.bfm – Περιέχει τις εντολές χρήστη. Επεξεργαστείτε αυτό file για να εισαγάγετε τις εντολές BFM σας. Χρησιμοποιήστε αυτό εάν έχετε διαμορφώσει το SERDESIF_ αποκλεισμός σε λειτουργία προσομοίωσης BFM PCIe και ως κύριος AXI/AHBLite. Εάν έχετε διαμορφώσει το SERDESIF_ μπλοκ σε λειτουργία προσομοίωσης RTL, δεν θα χρειαστείτε αυτό file.

Όταν επικαλείτε την προσομοίωση κάθε φορά, οι ακόλουθες δύο προσομοίωση files ξαναδημιουργούνται στο /κατάλογος προσομοίωσης με ενημερωμένο περιεχόμενο:

• υποσύστημα.bfm – Περιέχει τις δηλώσεις #define για κάθε περιφερειακό που χρησιμοποιείται στη σχεδίασή σας, οι οποίες καθορίζουν τη συγκεκριμένη ενότητα του peripheral_init.bfm που θα εκτελεστεί και αντιστοιχεί σε κάθε περιφερειακό.
• operipheral_init.bfm – Περιέχει τη διαδικασία BFM που προσομοιώνει τη συνάρτηση CMSIS:: SystemInit() που εκτελείται στο Cortex-M3 πριν εισέλθετε στη διαδικασία main(). Αντιγράφει τα δεδομένα διαμόρφωσης για οποιοδήποτε περιφερειακό που χρησιμοποιείται στη σχεδίαση στους σωστούς καταχωρητές διαμόρφωσης περιφερειακών και, στη συνέχεια, περιμένει να είναι έτοιμα όλα τα περιφερειακά προτού βεβαιώσει ότι μπορείτε να χρησιμοποιήσετε αυτά τα περιφερειακά. Εκτελεί τα MDDR_init.bfm και FDDR_init.bfm.

Χρησιμοποιώντας αυτά που δημιουργούνται files, οι ελεγκτές DDR του σχεδιασμού σας διαμορφώνονται αυτόματα, προσομοιώνοντας τι θα συνέβαινε σε μια συσκευή SmartFusion2. Μπορείτε να επεξεργαστείτε το user.bfm file για να προσθέσετε τυχόν εντολές που απαιτούνται για την προσομοίωση του σχεδίου σας (το Cortex-M3 είναι ο κύριος). Αυτές οι εντολές εκτελούνται αφού αρχικοποιηθούν τα περιφερειακά. Μην επεξεργαστείτε τα test.bfm, subsystem.bfm, peripheral_init.bfm, MDDR_init.bfm, FDDR_init.bfm files και το SERDESIF_ _init.bfm files.

Υποστήριξη προϊόντων

Η Microsemi SoC Products Group υποστηρίζει τα προϊόντα της με διάφορες υπηρεσίες υποστήριξης, όπως Εξυπηρέτηση Πελατών, Κέντρο τεχνικής υποστήριξης πελατών, webτοποθεσία, ηλεκτρονικό ταχυδρομείο και γραφεία πωλήσεων σε όλο τον κόσμο.
Αυτό το παράρτημα περιέχει πληροφορίες σχετικά με την επικοινωνία με την ομάδα προϊόντων Microsemi SoC και τη χρήση αυτών των υπηρεσιών υποστήριξης.
Εξυπηρέτηση πελατών
Επικοινωνήστε με την Εξυπηρέτηση Πελατών για μη τεχνική υποστήριξη προϊόντων, όπως τιμολόγηση προϊόντων, αναβαθμίσεις προϊόντων, πληροφορίες ενημέρωσης, κατάσταση παραγγελίας και εξουσιοδότηση.
Από τη Βόρεια Αμερική, καλέστε 800.262.1060
Από τον υπόλοιπο κόσμο, καλέστε 650.318.4460
Φαξ, από οπουδήποτε στον κόσμο, 408.643.6913
Κέντρο Τεχνικής Υποστήριξης Πελατών
Ο Όμιλος Microsemi SoC Products στελεχώνει το Κέντρο Τεχνικής Υποστήριξης Πελατών με άριστα καταρτισμένους μηχανικούς που μπορούν να σας βοηθήσουν να απαντήσουν σε ερωτήσεις υλικού, λογισμικού και σχεδίασης σχετικά με τα προϊόντα Microsemi SoC. Το Κέντρο Τεχνικής Υποστήριξης Πελατών αφιερώνει πολύ χρόνο δημιουργώντας σημειώσεις εφαρμογών, απαντήσεις σε συνήθεις ερωτήσεις κύκλου σχεδιασμού, τεκμηρίωση γνωστών ζητημάτων και διάφορες συχνές ερωτήσεις. Επομένως, προτού επικοινωνήσετε μαζί μας, επισκεφτείτε τους διαδικτυακούς μας πόρους. Είναι πολύ πιθανό να έχουμε ήδη απαντήσει στις ερωτήσεις σας.
Τεχνική Υποστήριξη
Επισκεφτείτε την Υποστήριξη Πελατών webιστοσελίδα (www.microsemi.com/soc/support/search/default.aspx) για περισσότερες πληροφορίες και υποστήριξη. Πολλές απαντήσεις είναι διαθέσιμες στην αναζήτηση web Ο πόρος περιλαμβάνει διαγράμματα, εικόνες και συνδέσμους προς άλλους πόρους στο webτοποθεσία.
Webτοποθεσία
Μπορείτε να περιηγηθείτε σε διάφορες τεχνικές και μη πληροφορίες στην αρχική σελίδα του SoC, στη διεύθυνση www.microsemi.com/soc.
Επικοινωνία με το Κέντρο Τεχνικής Υποστήριξης Πελατών
Υψηλά καταρτισμένοι μηχανικοί στελεχώνουν το Κέντρο Τεχνικής Υποστήριξης. Μπορείτε να επικοινωνήσετε με το Κέντρο Τεχνικής Υποστήριξης μέσω email ή μέσω της Ομάδας προϊόντων Microsemi SoC webτοποθεσία.
E-mail
Μπορείτε να επικοινωνήσετε τις τεχνικές ερωτήσεις σας στη διεύθυνση email μας και να λάβετε απαντήσεις μέσω email, φαξ ή τηλεφώνου. Επίσης, εάν αντιμετωπίζετε προβλήματα σχεδιασμού, μπορείτε να στείλετε email στο σχέδιό σας fileνα λάβει βοήθεια.
Παρακολουθούμε συνεχώς τον λογαριασμό email καθ' όλη τη διάρκεια της ημέρας. Κατά την αποστολή του αιτήματός σας σε εμάς, φροντίστε να συμπεριλάβετε το πλήρες όνομά σας, την επωνυμία της εταιρείας σας και τα στοιχεία επικοινωνίας σας για αποτελεσματική επεξεργασία του αιτήματός σας.
Η διεύθυνση email τεχνικής υποστήριξης είναι soc_tech@microsemi.com.
Οι υποθέσεις μου
Οι πελάτες του Microsemi SoC Products Group μπορούν να υποβάλλουν και να παρακολουθούν τεχνικές υποθέσεις ηλεκτρονικά μεταβαίνοντας στο Οι υποθέσεις μου.
Εκτός ΗΠΑ
Οι πελάτες που χρειάζονται βοήθεια εκτός των ζωνών ώρας των ΗΠΑ μπορούν είτε να επικοινωνήσουν με την τεχνική υποστήριξη μέσω email (soc_tech@microsemi.com) ή επικοινωνήστε με ένα τοπικό γραφείο πωλήσεων. Οι καταχωρήσεις γραφείων πωλήσεων βρίσκονται στη διεύθυνση www.microsemi.com/soc/company/contact/default.aspx.
Τεχνική Υποστήριξη ITAR
Για τεχνική υποστήριξη σε RH και RT FPGA που ρυθμίζονται από τους Κανονισμούς Διεθνούς Κυκλοφορίας Όπλων (ITAR), επικοινωνήστε μαζί μας μέσω soc_tech_itar@microsemi.com. Εναλλακτικά, στο My Cases, επιλέξτε Yes στην αναπτυσσόμενη λίστα ITAR. Για μια πλήρη λίστα των ρυθμιζόμενων από το ITAR Microsemi FPGA, επισκεφτείτε το ITAR web σελίδα.
Η Microsemi Corporation (NASDAQ: MSCC) προσφέρει ένα ολοκληρωμένο χαρτοφυλάκιο λύσεων ημιαγωγών για: αεροδιαστημική, άμυνα και ασφάλεια· επιχειρήσεις και επικοινωνίες· βιομηχανικές και εναλλακτικές αγορές ενέργειας. Τα προϊόντα περιλαμβάνουν αναλογικές και RF συσκευές υψηλής απόδοσης, υψηλής αξιοπιστίας, ολοκληρωμένα κυκλώματα μικτού σήματος και ραδιοσυχνοτήτων, προσαρμόσιμα SoC, FPGA και πλήρη υποσυστήματα. Η Microsemi έχει την έδρα της στο Aliso Viejo της Καλιφόρνια. Μάθετε περισσότερα στο www.microsemi.com.
© 2014 Microsemi Corporation. Ολα τα δικαιώματα διατηρούνται. Η ονομασία Microsemi και το λογότυπο Microsemi είναι εμπορικά σήματα της Microsemi Corporation. Όλα τα άλλα εμπορικά σήματα και σήματα υπηρεσιών είναι ιδιοκτησία των αντίστοιχων κατόχων τους.

5-02-00384-1/08.14Τα κεντρικά γραφεία της Microsemi
One Enterprise, Aliso Viejo CA 92656 ΗΠΑ
Εντός ΗΠΑ: +1 949-380-6100
Πωλήσεις: +1 949-380-6136
Φαξ: +1 949-215-4996

Έγγραφα / Πόροι

Ελεγκτής Microsemi SmartFusion2 DDR και σειριακός ελεγκτής υψηλής ταχύτητας [pdf] Οδηγός χρήστη SmartFusion2 DDR Controller και Serial High Speed ​​Controller, SmartFusion2 DDR, Controller and Serial High Speed ​​Controller, High Speed ​​Controller

Αναφορές

• Εγχειρίδιο χρήστη