Intel AN 889 8K DisplayPort Deseño de conversión de formato de vídeo Example
Acerca do deseño de conversión de formato de vídeo DisplayPort 8K Example
O deseño de conversión de formato de vídeo DisplayPort 8K Example integra a IP de conectividade de vídeo Intel DisplayPort 1.4 cunha canalización de procesamento de vídeo. O deseño ofrece escalado de alta calidade, conversión de espazo de cor e conversión de velocidade de fotogramas para fluxos de vídeo de ata 8K a 30 fotogramas por segundo ou 4K a 60 fotogramas por segundo.
O deseño é altamente configurable por software e hardware, o que permite unha rápida configuración e redeseño do sistema. O deseño está dirixido a dispositivos Intel® Arria® 10 e utiliza a última IP Intel FPGA lista para 8K da Suite de procesamento de imaxes e vídeo en Intel Quartus® Prime v19.2.
Acerca de DisplayPort Intel FPGA IP
Para crear deseños FPGA Intel Arria 10 con interfaces DisplayPort, cree unha instancia do IP FPGA Intel de DisplayPort. Non obstante, esta IP de DisplayPort só implementa o protocolo de codificación ou decodificación para DisplayPort. Non inclúe os transceptores, os PLL ou a funcionalidade de reconfiguración do transceptor necesarios para implementar o compoñente serie de alta velocidade da interface. Intel ofrece transceptores, PLL e compoñentes IP de reconfiguración separados. A selección, parametrización e conexión destes compoñentes para crear unha interface de transmisor ou receptor DisplayPort totalmente compatible require coñecementos especializados.
Intel ofrece este deseño para aqueles que non son expertos en transceptores. A GUI do editor de parámetros para o DisplayPort IP permítelle crear o deseño.
Crea unha instancia da IP DisplayPort (que pode ser só receptor, só transmisor ou receptor e transmisor combinados) en Platform Designer ou no Catálogo IP. Cando parametriza a instancia de DisplayPort IP, pode seleccionar xerar un exampo deseño para esa configuración en particular. O deseño combinado do receptor e do transmisor é un paso simple, onde a saída do receptor se alimenta directamente ao transmisor. Un deseño de paso fixo crea un PHY receptor totalmente funcional, un PHY transmisor e bloques de reconfiguración que implementan toda a lóxica do transceptor e PLL. Pode copiar directamente as seccións relevantes do deseño ou usar o deseño como referencia. O deseño xera un DisplayPort Intel Arria 10 FPGA IP Design Example e despois engade moitos dos files xerados directamente na lista de compilación utilizada polo proxecto Intel Quartus Prime. Estes inclúen:
- Files para crear instancias IP parametrizadas para transceptores, PLL e bloques de reconfiguración.
- Verilog HDL files para conectar estas IP ao receptor de nivel superior PHY, transmisor PHY e bloques Arbiter de reconfiguración do transceptor
- Restricción de deseño de Synopsys (SDC) files para establecer as restricións de tempo relevantes.
Características do deseño de conversión de formato de vídeo DisplayPort 8K Example
- Entrada:
- A conectividade DisplayPort 1.4 admite resolucións desde 720×480 ata 3840×2160 con calquera velocidade de fotogramas ata 60 fps e resolucións de ata 7680×4320 a 30 fps.
- Soporte de conexión en quente.
- Compatibilidade con formatos de cor RGB e YCbCr (4:4:4, 4:2:2 e 4:2:0) no
entrada. - O software detecta automaticamente o formato de entrada e configura a canalización de procesamento adecuadamente.
- Saída:
- Conectividade DisplayPort 1.4 seleccionable (a través de interruptores DIP) para resolución de 1080p, 1080i ou 2160p a 60 fps ou 2160p a 30 fps.
- Soporte de conexión en quente.
- Interruptores DIP para configurar o formato de cor de saída necesario en RGB, YCbCr 4:4:4, YCbCr 4:2:2 ou YCbCr 4:2:0.
- Canal de procesamento RGB 10K de 8 bits único con escalado configurable por software e conversión de frecuencia de fotogramas:
- Reductor de escala Lanczos de 12 toques.
- Escalador Lanczos de 16 fases, 4 toques.
- O buffer de fotogramas de vídeo de triple búfer proporciona conversión de velocidade de fotogramas.
- O mesturador con mestura alfa permite a superposición de iconas OSD.
Introdución ao deseño de conversión de formato de vídeo DisplayPort 8K Example
Requisitos de hardware e software
O deseño de conversión de formato de vídeo DisplayPort 8K Example require hardware e software específicos.
Hardware:
- Kit de desenvolvemento FPGA Intel Arria 10 GX, incluíndo a tarxeta filla Hilo DDR4
- Tarxeta filla Bitec DisplayPort 1.4 FMC (revisión 11)
- Fonte DisplayPort 1.4 que produce vídeo de ata 3840x2160p60 ou 7680x4320p30
- DisplayPort 1.4 que mostra vídeo de ata 3840x2160p60
- Cables DisplayPort 1.4 certificados VESA.
Software:
- OS Windows ou Linux
- Intel Quartus Prime Design Suite v19.2, que inclúe:
- Intel Quartus Prime Pro Edition
- Deseñador de plataformas
- Nios® II EDS
- Biblioteca Intel FPGA IP (incluíndo o paquete de procesamento de imaxes e vídeo)
O deseño só funciona con esta versión de Intel Quartus Prime.
Descarga e instalación do deseño de conversión de formato de vídeo Intel 8K DisplayPort Example
O deseño está dispoñible na Intel Design Store.
- Descarga o proxecto arquivado file udx10_dp.par.
- Extrae o proxecto Intel Quartus Prime do arquivo:
- a. Abre Intel Quartus Prime Pro Edition.
- b. Fai clic File ➤ Proxecto Aberto.
Ábrese a xanela Abrir proxecto. - c. Desprácese e seleccione o ficheiro udx10_dp.par file.
- d. Fai clic en Abrir.
- e. Na xanela Abrir modelo de deseño, configure o cartafol Destino na localización desexada para o proxecto extraído. As entradas para o modelo de deseño file e o nome do proxecto debe ser correcto e non é necesario cambialos.
- f. Fai clic en Aceptar.
Deseño Files para o deseño de conversión de formato de vídeo Intel 8K DisplayPort Example
Táboa 1. Deseño Files
| File ou Nome do cartafol | Descrición |
| ip | Contén a instancia IP files para todas as instancias Intel FPGA IP no deseño:
• Un DisplayPort IP (transmisor e receptor) • Un PLL que xera reloxos no nivel superior do deseño • Toda a IP que compoñen o sistema Platform Designer para a canalización de procesamento. |
| imaxe_mestra | Contén pre_compiled.sof, que é unha programación de placa precompilada file para o deseño. |
| non_acds_ip | Contén código fonte para IP adicional neste deseño que Intel Quartus Prime non inclúe. |
| sdc | Contén un SDC file que describe as restricións de tempo adicionais que este deseño require. A SDC fileOs incluídos automaticamente coas instancias IP non xestionan estas restricións. |
| software | Contén código fonte, bibliotecas e scripts de compilación para o software que se executa no procesador Nios II incorporado para controlar a funcionalidade de alto nivel do deseño. |
| udx10_dp | Un cartafol no que Intel Quartus Prime xera saída files para o sistema Platform Designer. A saída udx10_dp.sopcinfo file permite xerar a inicialización da memoria file para a memoria do software do procesador Nios II. Non é necesario xerar primeiro o sistema Platform Designer completo. |
| non_acds_ip.ipx | Este IPX file declara toda a IP do cartafol non_acds_ip a Platform Designer para que apareza na Biblioteca de IP. |
| LERME.txt | Instrucións breves para construír e executar o deseño. |
| arriba.qpf | O proxecto Intel Quartus Prime file para o deseño. |
| arriba.qsf | A configuración do proxecto Intel Quartus Prime file para o deseño. Isto file enumera todos os files necesarios para construír o deseño, xunto coas asignacións de pins e unha serie de outras opcións do proxecto. |
| arriba.v | O Verilog HDL de nivel superior file para o deseño. |
| udx10_dp.qsys | O sistema Platform Designer que contén a canalización de procesamento de vídeo, o procesador Nios II e os seus periféricos. |
Compilación do deseño de conversión de formato de vídeo DisplayPort 8K Example
Intel ofrece unha programación de placas precompilada file para que o deseño no directorio imaxe_mestra (pre_compiled.sof) lle permita executar o deseño sen executar unha compilación completa.
PASOS:
- No software Intel Quartus Prime, abra o proxecto top.qpf file. O arquivo descargado créao file cando descomprimir o proxecto.
- Fai clic File ➤ Abra e seleccione ip/dp_rx_tx/dp_rx_tx.ip. Ábrese a GUI do editor de parámetros para a IP de DisplayPort, mostrando os parámetros da instancia de DisplayPort no deseño.
- Fai clic en Xerar Example Deseño (non Xerar).
- Cando finalice a xeración, pecha o editor de parámetros.
- In File Explorer, navegue ata o directorio do software e descomprima o arquivo vip_control_src.zip para xerar o directorio vip_control_src.
- Nun terminal BASH, navegue ata software/script e execute o script de shell build_sw.sh.
O script constrúe o software Nios II para o deseño. Crea tanto un .elfo file que podes descargar no taboleiro en tempo de execución, e un .hex file para compilar no taboleiro de programación .sof file. - No software Intel Quartus Prime, faga clic en Procesamento ➤ Iniciar compilación.
- Intel Quartus Prime xera o sistema Platform Designer udx10_dp.qsys.
- Intel Quartus Prime configura o proxecto en top.qpf.
A compilación crea top.sof na saída_files cando se complete.
Viewcrear e rexenerar o sistema de deseño de plataformas
- Fai clic en Ferramentas ➤ Deseñador de plataformas.
- Seleccione system name.qsys para a opción de sistema Platform Designer.
- Fai clic en Abrir.
Platform Designer abre o sistema. - Review o sistema.
- Rexenerar o sistema:
- a. Fai clic en Xerar HDL...
- b. Na xanela de xeración, activa Borrar directorios de saída para os obxectivos de xeración seleccionados.
- c. Fai clic en Xerar
Compilación do deseño de conversión de formato de vídeo DisplayPort 8K Example coas ferramentas de compilación de software Nios II para Eclipse
Configuraches un espazo de traballo interactivo de Nios II Eclipse para que o deseño produza un espazo de traballo que utilice os mesmos cartafoles que o script de compilación. Se executaches previamente o script de compilación, deberías eliminar os cartafoles software/vip_control e software/vip_control_bsp antes de crear o espazo de traballo de Eclipse. Se volve executar o script de compilación en calquera momento, sobrescribe o espazo de traballo de Eclipse.
PASOS:
- Navega ata o directorio do software e descomprime o arquivo vip_control_src.zip para xerar o directorio vip_control_src.
- No directorio do proxecto instalado, cree un novo cartafol e ponlle o nome de espazo de traballo.
- No software Intel Quartus Prime, faga clic en Ferramentas ➤ Ferramentas de creación de software Nios II para Eclipse.
- a. Na xanela do Lanzador do espazo de traballo, seleccione o cartafol do espazo de traballo que creou.
- b. Fai clic en Aceptar.
- Na xanela Nios II – Eclipse, fai clic File ➤ Novo ➤ Aplicación Nios II e BSP do modelo.
Aparece o cadro de diálogo Aplicación Nios II e BSP do modelo.- a. Na información SOPC File caixa, seleccione udx10_dp/udx10_dp.sopcinfo file. O Nios II SBT para Eclipse enche o nome da CPU co nome do procesador do .sopcinfo file.
- b. Na caixa Nome do proxecto, escriba vip_control.
- c. Seleccione Proxecto en branco na lista Modelos.
- d. Fai clic en Seguinte.
- e. Seleccione Crear un novo proxecto BSP baseado no modelo do proxecto da aplicación co nome do proxecto vip_control_bsp.
- f. Activa Usar localización predeterminada.
- g. Fai clic en Finalizar para crear a aplicación e o BSP baseado no .sopcinfo file.
Despois de xerar o BSP, os proxectos vip_control e vip_control_bsp aparecen na pestana Explorador de proxectos.
- No Explorador de Windows, copie o contido do directorio software/vip_control_src no directorio software/vip_control recentemente creado.
- Na pestana Explorador de proxectos da xanela Nios II - Eclipse, fai clic co botón dereito no cartafol vip_control_bsp e selecciona Nios II > BSP Editior.
- a. Seleccione Ningún no menú despregable de sys_clk_timer.
- b. Seleccione cpu_timer no menú despregable para timestamp_temporizador.
- c. Activa enable_small_c_library.
- d. Fai clic en Xerar.
- e. Cando remate a xeración, fai clic en Saír.
- Na pestana Explorador de proxectos, fai clic co botón dereito do rato no directorio vip_control e fai clic en Propiedades.
- a. Na xanela Propiedades para vip_control, expanda Propiedades da aplicación Nios II e faga clic en Rutas da aplicación Nios II.
- b. Fai clic en Engadir... xunto a Proxectos da biblioteca.
- c. Na xanela Proxectos da biblioteca, navegue ata o directorio udx10.dp\spftware \vip_control_src e seleccione o directorio bkc_dprx.syslib.
- d. Fai clic en Aceptar. Aparece unha mensaxe Converter a un camiño relativo. Fai clic en Si.
- e. Repita os pasos 7.b na páxina 8 e 7.c na páxina 8 para os directorios bkc_dptx.syslib e bkc_dptxll_syslib
- f. Fai clic en Aceptar.
- Seleccione Proxecto ➤ Construír todo para xerar o file vip_control.elf no directorio software/vip_control.
- Construír o mem_init file para a compilación Intel Quartus Prime:
- a. Fai clic co botón dereito do rato en vip_control na xanela do Explorador de proxectos.
- b. Seleccione Crear obxectivos ➤ Construír....
- c. Seleccione mem_init_generate.
d. Fai clic en Construír.
O software Intel Quartus Prime xera o
udx10_dp_onchip_memory2_0_onchip_memory2_0.hex file no directorio software/vip_control/mem_init.
- Co deseño funcionando nunha placa conectada, executa a programación vip_control.elf file creado pola compilación Eclipse.
- a. Fai clic co botón dereito no cartafol vip_control na pestana Explorador de proxectos da xanela Nios II -Eclipse.
- b. Seleccionando Executar como ➤ Hardware Nios II. Se tes aberta unha ventá de terminal Nios II, péchaa antes de descargar o novo software.
Configuración do kit de desenvolvemento FPGA Intel Arria 10 GX
Describe como configurar o kit para executar o deseño de conversión de formato de vídeo DisplayPort 8K Example.
Figura 1. Kit de desenvolvemento Intel Arria 10 GX con tarxeta filla HiLo
A figura mostra o taboleiro co disipador de calor azul eliminado para mostrar o posicionamento da tarxeta DDR4 Hilo. Intel recomenda que non execute o deseño sen o disipador de calor en posición.
PASOS:
- Coloque a tarxeta Bitec DisplayPort 1.4 FMC na placa de desenvolvemento usando o porto FMC A.
- Asegúrese de que o interruptor de alimentación (SW1) estea desactivado e, a continuación, conecte o conector de alimentación.
- Conecte un cable USB ao seu ordenador e ao conector MicroUSB (J3) da tarxeta de desenvolvemento.
- Conecte un cable DisplayPort 1.4 entre a fonte DisplayPort e o porto receptor da tarxeta Bitec DisplayPort 1.4 FMC e asegúrese de que a fonte estea activa.
- Conecte un cable DisplayPort 1.4 entre a pantalla DisplayPort e o porto transmisor da tarxeta Bitec DisplayPort 1.4 FMC e asegúrese de que a pantalla estea activa.
- Acende o taboleiro usando SW1.
LEDs de estado da placa, botóns e interruptores DIP
O kit de desenvolvemento de FPGA Intel Arria 10 GX ten oito LEDs de estado (con emisores verdes e vermellos), tres botóns de usuario e oito interruptores DIP de usuario. O deseño de conversión de formato de vídeo DisplayPort 8K Example ilumina os LED para indicar o estado da ligazón do receptor DisplayPort. Os botóns e interruptores DIP permítenche modificar a configuración do deseño.
LED de estado
Táboa 2. LEDs de estado
| LED | Descrición |
| LED vermellos | |
| 0 | Calibración DDR4 EMIF en curso. |
| 1 | Fallou a calibración de DDR4 EMIF. |
| 7:2 | Sen uso. |
| LEDs verdes | |
| 0 | Ilumina-se cando o adestramento do enlace do receptor DisplayPort finaliza correctamente e o deseño recibe un vídeo estable. |
| 5:1 | Número de vías do receptor DisplayPort: 00001 = 1 carril
00010 = 2 carrís 00100 = 4 carrís |
| 7:6 | Velocidade do carril do receptor DisplayPort: 00 = 1.62 Gbps
01 = 2.7 Gbps 10 = 5.4 Gbps 11 = 8.1 Gbps |
A táboa enumera o estado que indica cada LED. Cada posición LED ten indicadores vermellos e verdes que se poden iluminar de forma independente. Calquera LED laranxa brillante significa que os indicadores vermello e verde están acendidos.
Botóns de usuario
O botón 0 do usuario controla a visualización do logotipo de Intel na esquina superior dereita da pantalla de saída. No inicio, o deseño permite a visualización do logotipo. Premendo o botón 0 activase a visualización do logotipo. O botón pulsador 1 do usuario controla o modo de escalado do deseño. Cando unha fonte ou sumidoiro está conectado en quente, o deseño predeterminado é:
- Modo de paso, se a resolución de entrada é menor ou igual á resolución de saída
- Modo de escala inferior, se a resolución de entrada é maior que a resolución de saída
Cada vez que preme o botón 1 do usuario, o deseño cambia ao seguinte modo de escala (passthrough > upscale, upscale > downscale, downscale > passthrough). O botón pulsador 2 do usuario non está utilizado.
Interruptores DIP de usuario
Os interruptores DIP controlan a impresión opcional do terminal Nios II e os axustes para o formato de vídeo de saída dirixido a través do transmisor DisplayPort.
Táboa 3. Interruptores DIP
A táboa enumera a función de cada interruptor DIP. Os interruptores DIP, numerados do 1 ao 8 (non do 0 ao 7), coinciden cos números impresos no compoñente do interruptor. Para activar cada interruptor, move o interruptor branco cara á pantalla LCD e lonxe dos LED da placa.
| Cambiar | Función |
| 1 | Activa a impresión do terminal Nios II cando está activada. |
| 2 | Establecer bits de saída por cor:
OFF = 8 bits ON = 10 bits |
| 4:3 | Establecer espazo de cor de saída e sampling: SW4 OFF, SW3 OFF = RGB 4:4:4 SW4 OFF, SW3 ON = YCbCr 4:4:4 SW4 ON, SW3 OFF = YCbCr 4:2:2 SW4 ON, SW3 ON = YCbCr 4:2:0 |
| 6:5 | Establece a resolución de saída e a velocidade de fotogramas: SW4 OFF, SW3 OFF = 4K60
SW4 OFF, SW3 ON = 4K30 SW4 ON, SW3 OFF = 1080p60 SW4 ON, SW3 ON = 1080i60 |
| 8:7 | Sen uso |
Execución do deseño de conversión de formato de vídeo DisplayPort 8K Example
Debes descargar o .sof compilado file para o deseño ao Intel Arria 10 GX FPGA Development Kit para executar o deseño.
PASOS:
- No software Intel Quartus Prime, faga clic en Ferramentas ➤ Programador.
- Na xanela do programador, faga clic en Auto Detect para escanear o ficheiro JTAG encadea e descubre os dispositivos conectados.
Se aparece unha ventá emerxente que lle solicita que actualice a lista de dispositivos do programador, faga clic en Si. - Na lista de dispositivos, seleccione a fila etiquetada 10AX115S2F45.
- Fai clic en Cambiar File…
- Para utilizar a versión precompilada da programación file que Intel inclúe como parte da descarga do deseño, seleccione master_image/pre_compiled.sof.
- Para usar a súa programación file creado pola compilación local, seleccione output_files/top.sof.
- Active Programar/Configurar na fila 10AX115S2F45 da lista de dispositivos.
- Fai clic en Inicio.
Cando o programador completa, o deseño execútase automaticamente. - Abre un terminal Nios II para recibir as mensaxes de texto de saída do deseño; se non, o deseño bloquearase despois de varios cambios no interruptor (só se configura o interruptor DIP do usuario 1 en ON).
- a. Abre unha xanela de terminal e escribe nios2-terminal
- b. Preme Intro.
conectado na entrada. Sen fonte, a saída é unha pantalla negra co logotipo de Intel na esquina superior dereita da pantalla.
Descrición funcional do deseño de conversión de formato de vídeo DisplayPort 8K Example
O sistema Platform Designer, udx10_dp.qsys, contén a IP do protocolo do receptor e transmisor DisplayPort, a IP da canalización de vídeo e os compoñentes do procesador Nios II. O deseño conecta o sistema Platform Designer á lóxica PHY do receptor e transmisor DisplayPort (que contén os transceptores de interface) e á lóxica de reconfiguración do transceptor no nivel superior nun deseño Verilog HDL RTL file (arriba.v). O deseño comprende unha única ruta de procesamento de vídeo entre a entrada DisplayPort e a saída DisplayPort.
Figura 2. Diagrama de bloques
O diagrama mostra os bloques no deseño de conversión de formato de vídeo DisplayPort 8K Example. O diagrama non mostra algúns dos periféricos xenéricos conectados ao Nios II, ao Avalon-MM entre o procesador Nios II e aos demais compoñentes do sistema. O deseño acepta vídeo dunha fonte DisplayPort á esquerda, procesa o vídeo a través da canalización de vídeo de esquerda a dereita antes de pasar o vídeo á pía DisplayPort da dereita.
PHY do receptor DisplayPort e IP do receptor DisplayPort
A tarxeta Bitec DisplayPort FMC proporciona un búfer para o sinal DisplayPort 1.4 da fonte DisplayPort. A combinación de DisplayPort Receiver PHY e DisplayPort Receiver IP descodifica o sinal entrante para crear un fluxo de vídeo. O receptor DisplayPort PHY contén os transceptores para deserializar os datos entrantes e o receptor DisplayPort IP decodifica o protocolo DisplayPort. O receptor DisplayPort IP combinado procesa o sinal DisplayPort entrante sen ningún software. O sinal de vídeo resultante da IP do receptor DisplayPort é un formato de transmisión en paquetes nativo. O deseño configura o receptor DisplayPort para unha saída de 10 bits.
DisplayPort a IP de vídeo sincronizado
O formato de datos de transmisión en paquetes saído polo receptor DisplayPort non é directamente compatible co formato de datos de vídeo sincronizado que espera a IP de entrada de vídeo cronometrado. A IP DisplayPort to Clock Video é unha IP personalizada para este deseño. Converte a saída de DisplayPort nun formato de vídeo sincronizado compatible que podes conectar directamente á entrada de vídeo sincronizado. O DisplayPort to Clock Video IP pode modificar o estándar de sinalización de cables e pode alterar a ordenación dos planos de cores dentro de cada píxel. O estándar DisplayPort especifica unha orde de cores que é diferente da orde IP da canalización de vídeo de Intel. O procesador Nios II controla o intercambio de cores. Le o espazo de cor actual para a transmisión desde a IP do receptor DisplayPort coa súa interface escrava Avalon-MM. Dirixe o DisplayPort a IP de vídeo cronometrado para aplicar a corrección adecuada coa súa interface escrava Avalon-MM.
Entrada de vídeo cronometrada
A entrada de vídeo cronometrado procesa o sinal da interface de vídeo cronometrado do DisplayPort a Clock Video IP e convérteo ó formato de sinal de vídeo Avalon-ST. Este formato de sinal elimina toda a información de baleirado horizontal e vertical do vídeo, deixando só os datos de imaxe activos. O IP empaquetiza como un paquete por fotograma de vídeo. Tamén engade paquetes de metadatos adicionais (denominados paquetes de control) que describen a resolución de cada fotograma de vídeo. O fluxo de vídeo Avalon-ST a través do tubo de procesamento é de catro píxeles en paralelo, con tres símbolos por píxel. A entrada de vídeo cronometrado proporciona un cruce de reloxo para a conversión do sinal de vídeo cronometrado de taxa variable do IP do receptor DisplayPort á taxa de reloxo fixo (300 MHz) para a canalización de vídeo IP.
Limpador de fluxos
O limpador de fluxos garante que o sinal de vídeo Avalon-ST que pasa á canalización de procesamento estea libre de erros. A conexión en quente da fonte DisplayPort pode provocar que o deseño presente fotogramas incompletos de datos á IP de entrada de vídeo sincronizada e que xere erros no fluxo de vídeo Avalon-ST resultante. O tamaño dos paquetes que conteñen os datos de vídeo para cada fotograma non coincide co tamaño indicado polos paquetes de control asociados. O limpador de fluxos detecta estas condicións e engade datos adicionais (píxeles grises) ao final dos paquetes de vídeo ofensivos para completar o cadro e coincidir coa especificación do paquete de control.
Chroma Resampler (entrada)
Os datos de vídeo que recibe o deseño na entrada de DisplayPort poden ser 4:4:4, 4:2:2 ou 4:2:0 croma sampLED. Res de croma de entradaampler toma o vídeo entrante en calquera formato e convérteo a 4:4:4 en todos os casos. Para proporcionar unha maior calidade visual, o chroma resampler usa o algoritmo filtrado máis caro computacionalmente. O procesador Nios II le o chroma s actualampling desde a IP do receptor DisplayPort a través da súa interface escrava Avalon-MM. Comunica o formato á resolución cromáticaampler a través da súa interface escrava Avalon-MM.
Conversor de espazo de cor (entrada)
Os datos de vídeo de entrada desde DisplayPort poden usar o espazo de cor RGB ou YCbCr. O conversor de espazo de cor de entrada toma o vídeo entrante en calquera formato que chegue e convérteo a RGB en todos os casos. O procesador Nios II le o espazo de cor actual dende a IP do receptor DisplayPort coa súa interface escrava Avalon-MM; carga os coeficientes de conversión correctos na croma resampler a través da súa interface escrava Avalon-MM.
Clipper
O clipper selecciona unha área activa do fluxo de vídeo entrante e descarta o resto. O control de software que se executa no procesador Nios II define a rexión a seleccionar. A rexión depende da resolución dos datos recibidos na fonte DisplayPort e da resolución de saída e do modo de escalado. O procesador comunica a rexión ao Clipper a través da súa interface escrava Avalon-MM.
Escalador
O deseño aplica a escala aos datos de vídeo entrantes segundo a resolución de entrada recibida e a resolución de saída que necesites. Tamén pode seleccionar entre tres modos de escala (upscale, downscale e passthrough). Dúas IP escalares proporcionan a funcionalidade de escalado: unha implementa calquera redución de escala requirida; o outro implementa a ampliación. O deseño require dous escaladores.
- Cando o escalador implementa unha escala inferior, non produce datos válidos en cada ciclo de reloxo na súa saída. Por example, se se implementa unha relación de redución de 2x, o sinal válido na saída é alto cada outro ciclo de reloxo mentres o deseño recibe cada liña de entrada numerada par, e despois baixo para a totalidade das liñas de entrada impares. Este comportamento de explosión é fundamental para o proceso de redución da taxa de datos na saída, pero é incompatible co Mixer IP posterior, que normalmente espera unha taxa de datos máis consistente para evitar un desbordamento insuficiente na saída. O deseño require o Frame Buffer entre calquera escala inferior e mesturador. O Frame Buffer permite que o Mixer lea os datos á velocidade que precisa.
- Cando o escalador implementa unha escala superior, produce datos válidos en cada ciclo de reloxo, polo que o seguinte mesturador non ten problemas. Non obstante, é posible que non acepte novos datos de entrada en cada ciclo de reloxo. Tomando un exclusivo 2x como example, nas liñas de saída numeradas par acepta un novo ritmo de datos cada outro ciclo de reloxo, despois non acepta novos datos de entrada nas liñas de saída de números impares. Non obstante, o Clipper ascendente pode producir datos a unha velocidade totalmente diferente se está a aplicar un clip significativo (por exemplo, durante un zoom). Polo tanto, un Clipper e un upscale xeralmente deben estar separados por un Frame Buffer, o que require que o Scaler se asente despois do Frame Buffer na canalización. O Scaler debe situarse antes do Frame Buffer para reducir a escala, polo que o deseño implementa dous escaladores separados a cada lado do Frame Buffer: un para a escala superior; o outro para a redución.
Dous escaladores tamén reducen o ancho de banda DDR4 máximo que require o búfer de cadros. Sempre debes aplicar escalas descendentes antes do búfer de fotogramas, minimizando a velocidade de datos no lado de escritura. Aplique sempre escalas superiores despois do Frame Buffer, o que minimiza a taxa de datos no lado de lectura. Cada escalador obtén a resolución de entrada necesaria dos paquetes de control no fluxo de vídeo entrante, mentres que o procesador Nios II coa interface escrava Avalon-MM establece a resolución de saída para cada escalador.
Frame Buffer
O búfer de cadros usa a memoria DDR4 para realizar un triple búfer que permite que a canalización de procesamento de vídeo e imaxe realice a conversión de velocidade de cadros entre as taxas de cadros entrantes e saíntes. O deseño pode aceptar calquera velocidade de fotogramas de entrada, pero a taxa de píxeles total non debe superar 1 giga píxeles por segundo. O software Nios II establece a velocidade de cadros de saída en 30 ou 60 fps, segundo o modo de saída que seleccione. A taxa de cadros de saída é unha función da configuración de Saída de vídeo cronometrado e do reloxo de píxeles de vídeo de saída. A contrapresión que aplica a saída de vídeo cronometrada á canalización determina a velocidade á que o lado de lectura do búfer de cadros extrae cadros de vídeo da DDR4.
Mesturador
O mesturador xera unha imaxe de fondo negro de tamaño fixo que o procesador Nios II programa para que coincida co tamaño da imaxe de saída actual. O mesturador ten dúas entradas. A primeira entrada conéctase ao upscaler para permitir que o deseño mostre a saída do canal de vídeo actual. A segunda entrada conéctase ao bloque xerador de iconas. O deseño só permite a primeira entrada do mesturador cando detecta un vídeo activo e estable na entrada de vídeo sincronizada. Polo tanto, o deseño mantén unha imaxe de saída estable na saída mentres se conecta en quente na entrada. O deseño alfa combina a segunda entrada ao mesturador, conectado ao xerador de iconas, tanto sobre as imaxes de fondo como das canalizacións de vídeo cun 50 % de transparencia.
Conversor de espazo de cor (saída)
O conversor de espazo de cor de saída transforma os datos de vídeo RGB de entrada en espazo de cor RGB ou YCbCr en función da configuración do tempo de execución do software.
Chroma Resampler (saída)
A resolución cromática de saídaampler converte o formato de 4:4:4 a un dos formatos 4:4:4, 4:2:2 ou 4:2:0. O software establece o formato. A resolución cromática de saídaampler tamén usa un algoritmo filtrado para conseguir vídeos de alta calidade.
Saída de vídeo cronometrada
A saída de vídeo cronometrado converte o fluxo de vídeo Avalon-ST ao formato de vídeo cronometrado. A saída de vídeo cronometrada engade información de tempo de sincronización e baleirado horizontal e vertical ao vídeo. O procesador Nios II programa os axustes relevantes na saída de vídeo cronometrada dependendo da resolución de saída e da frecuencia de fotogramas que solicite. A saída do vídeo cronometrado converte o reloxo, pasando do reloxo fixo da canalización de 300 MHz á taxa variable do vídeo cronometrado.
Vídeo cronometrado a DisplayPort
O compoñente transmisor DisplayPort acepta datos formateados como vídeo sincronizado. As diferenzas na sinalización de cables e na declaración das interfaces de conduto en Platform Designer impídenlle conectar a saída de vídeo cronometrada directamente á IP do transmisor DisplayPort. O compoñente Vídeo cronometrado a DisplayPort é unha IP personalizada específica do deseño para proporcionar a simple conversión necesaria entre a saída de vídeo cronometrada e a IP do transmisor DisplayPort. Tamén intercambia a ordenación dos planos de cores en cada píxel para ter en conta os diferentes estándares de formato de cor utilizados por Avalon-ST Video e DisplayPort.
Transmisor DisplayPort IP e transmisor DisplayPort PHY
O transmisor IP DisplayPort e o transmisor DisplayPort PHY traballan xuntos para converter o fluxo de vídeo de vídeo sincronizado a un fluxo DisplayPort compatible. O transmisor IP DisplayPort manexa o protocolo DisplayPort e codifica os datos DisplayPort válidos, mentres que o transmisor DisplayPort PHY contén os transceptores e crea a saída en serie de alta velocidade.
Procesador Nios II e periféricos
O sistema Platform Designer contén un procesador Nios II, que xestiona as direccións IP do receptor e do transmisor DisplayPort e a configuración de tempo de execución para a canalización de procesamento. O procesador Nios II conéctase a estes periféricos básicos:
- Unha memoria no chip para almacenar o programa e os seus datos.
- AJTAG UART para mostrar a saída do software printf (a través dun terminal Nios II).
- Un temporizador do sistema para xerar atrasos de nivel de milisegundos en varios puntos do software, tal e como esixe a especificación de DisplayPort de duración mínima dos eventos.
- LEDs para mostrar o estado do sistema.
- Interruptores de botón para permitir cambiar entre modos de escala e activar e desactivar a visualización do logotipo de Intel.
- Interruptores DIP para permitir o cambio do formato de saída e para activar e desactivar a impresión de mensaxes nun terminal Nios II.
Eventos de conexión en quente tanto na fonte DisplayPort como nas interrupcións de incendio do sumidoiro que activan o procesador Nios II para configurar correctamente o transmisor e a canalización DisplayPort. O bucle principal do código do software tamén supervisa eses valores nos pulsadores e interruptores DIP e modifica a configuración da canalización en consecuencia.
Controladores I²C
O deseño contén dous controladores I²C (Si5338 e PS8460) para editar a configuración de tres dos outros compoñentes do Intel Arria 10 10 GX FPGA Development Kit. Dous xeradores de reloxo Si5338 do kit de desenvolvemento FPGA Intel Arria 10 GX conéctanse ao mesmo bus I²C. O primeiro xera o reloxo de referencia para o EMIF DDR4. Por defecto, este reloxo está configurado en 100 MHz para usar con DDR1066 de 4 MHz, pero este deseño executa a DDR4 a 1200 MHz, o que require un reloxo de referencia de 150 MHz. No inicio, o procesador Nios II, a través do periférico do controlador I²C, cambia a configuración no mapa de rexistro do primeiro Si5338 para aumentar a velocidade do reloxo de referencia DDR4 a 150MHz. O segundo xerador de reloxo Si5338 xera o vid_clk para a interface de vídeo sincronizada entre a canalización e a IP do transmisor DisplayPort. Debes axustar a velocidade deste reloxo para cada resolución de saída e velocidade de cadros diferentes admitidas polo deseño. Podes axustar a velocidade no tempo de execución cando o requira o procesador Nios II. A tarxeta filla Bitec DisplayPort 1.4 FMC fai uso do repetidor e retemporizador de limpeza de jitter Parade PS8460. No inicio, o procesador Nios II edita a configuración predeterminada deste compoñente para cumprir cos requisitos do deseño.
Descrición do software
O deseño de conversión de formato de vídeo DisplayPort 8K Example inclúe IP do Intel Video and Image Processing Suite e da interface DisplayPort IP Todas estas IP poden procesar fotogramas de datos sen ningunha intervención adicional cando se configuran correctamente. Debes implementar un control externo de alto nivel para configurar as IP para comezar e cando o sistema cambie, por exemplo, eventos de conexión en quente no receptor ou transmisor DisplayPort ou actividade do botón pulsador do usuario. Neste deseño, un procesador Nios II, que executa un software de control personalizado, proporciona o control de alto nivel. Ao iniciar o software:
- Establece o reloxo de referencia DDR4 en 150 MHz para permitir unha velocidade DDR de 1200 MHz, despois restablece a IP da interface de memoria externa para recalibrar o novo reloxo de referencia.
- Configura o repetidor e o temporizador PS8460 DisplayPort.
- Inicializa as interfaces do receptor e do transmisor DisplayPort.
- Inicializa as IP de canalización de procesamento.
Cando se completa a inicialización, o software entra nun ciclo while continuo, comprobando e reaccionando a unha serie de eventos.
Cambios no modo de escalado
O deseño admite tres modos de escala básicos; passthrough, upscale e downscale. No modo de paso o deseño non escala o vídeo de entrada, no modo de escala superior o deseño aumenta o vídeo de entrada e no modo de escala inferior o deseño reduce o vídeo de entrada.
Os catro bloques en proceso; o Clipper, o downscaler, o upscaler e o Mixer determinan a presentación da saída final en cada modo. O software controla a configuración de cada bloque dependendo da resolución de entrada actual, a resolución de saída e o modo de escala que seleccione. Na maioría dos casos, o Clipper pasa a entrada sen alterar e o tamaño do fondo do Mixer é o mesmo que a versión final escalada do vídeo de entrada. Non obstante, se a resolución do vídeo de entrada é maior que o tamaño de saída, non é posible aplicar unha escala superior ao vídeo de entrada sen cortalo previamente. Se a resolución de entrada é menor que a saída, o software non pode aplicar unha escala inferior sen aplicar unha capa de fondo Mixer que sexa maior que a capa de vídeo de entrada, que engade barras negras ao redor do vídeo de saída.
Táboa 4. Procesamento de canalizacións de bloques
Esta táboa enumera a acción dos catro bloques de canalización de procesamento en cada unha das nove combinacións de modo de escalado, resolución de entrada e resolución de saída.
| Modo | dentro > fóra | dentro = fóra | en < fóra |
| Paso de paso | Recortar ao tamaño de saída Sen redución | Sen clip
Sen escala inferior |
Sen clip
Sen escala inferior |
| continuou… | |||
| Modo | dentro > fóra | dentro = fóra | en < fóra |
| Sen luxo
Sen bordo negro |
Sen luxo
Sen bordo negro |
Sen luxo
Bordes negros para o tamaño de saída |
|
| Exclusivo | Clip ao tamaño de saída 2/3 Sen escala inferior
Ampliar ao tamaño de saída Sen bordo negro |
Clip ao tamaño de saída 2/3 Sen escala inferior
Ampliar ao tamaño de saída Sen bordo negro |
Sen clip
Sen escala inferior Ampliar ao tamaño de saída Sen bordo negro |
| Baixo escala | Sen clip
Reducir a escala ao tamaño de saída Sen escalar Sen bordo negro |
Sen clip
Reducir a escala ao tamaño de saída Sen escalar Sen bordo negro |
Sen clip
Reducir a escala a 2/3 de tamaño de entrada Sen escala Bordes negros para o tamaño de saída |
Cambie entre modos premendo o botón de usuario 1. O software supervisa os valores dos botóns en cada carreira a través do bucle (fai un rebote de software) e configura as IP na canalización de procesamento adecuadamente.
Cambios na entrada DisplayPort
En cada carreira a través do bucle, o software consulta o estado da entrada de vídeo sincronizada, buscando cambios na estabilidade do fluxo de vídeo de entrada. O software considera que o vídeo é estable se:
- A entrada de vídeo sincronizado informa de que o vídeo marcado se bloqueou correctamente.
- A resolución de entrada e o espazo de cor non sufriron cambios desde a pasada pasada a través do bucle.
Se a entrada foi estable pero perdeu o bloqueo ou se cambiaron as propiedades do fluxo de vídeo, o software detén a entrada de vídeo sincronizada enviando vídeo a través da canalización. Tamén configura o Mixer para que deixe de mostrar a capa de vídeo de entrada. A saída permanece activa (mostrando unha pantalla negra e o logotipo de Intel) durante calquera evento de conexión en quente do receptor ou cambios de resolución.
Se a entrada non era estable pero agora é estable, o software configura a canalización para mostrar a nova resolución de entrada e espazo de cor, reinicia a saída do CVI e configura o Mixer para mostrar de novo a capa de vídeo de entrada. A reactivación da capa de mestura non é inmediata xa que o búfer de fotogramas aínda pode estar repetindo fotogramas antigos dunha entrada anterior e o deseño debe borrar estes fotogramas. Entón podes volver activar a pantalla para evitar fallos. O búfer de cadros mantén un reconto do número de cadros lidos desde o DDR4, que pode ler o procesador Nios II. O software sampesta conta cando a entrada se estabiliza e volve activar a capa Mixer cando a conta aumenta en catro fotogramas, o que garante que o deseño elimine os fotogramas antigos do búfer.
Transmisor DisplayPort Eventos de conexión en caliente
Os eventos de conexión en quente no transmisor DisplayPort desencadean unha interrupción no software que establece unha bandeira para alertar ao bucle de software principal dun cambio na saída. Cando o deseño detecta un enchufe quente do transmisor, o software le o EDID da nova pantalla para determinar que resolucións e espazos de cor son compatibles. Se configura os interruptores DIP nun modo que a nova pantalla non pode admitir, o software volverá a un modo de visualización menos esixente. A continuación, configura a canalización, a IP do transmisor DisplayPort e a parte Si5338 que está a xerar o transmisor vid_clk para o novo modo de saída. Cando a entrada ve cambios, a capa Mixer para o vídeo de entrada non se mostra xa que o software edita a configuración da canalización. O software non se reactiva
a pantalla ata despois de catro fotogramas cando as novas configuracións pasen polo marco
tampón.
Cambios na configuración do interruptor DIP do usuario
As posicións dos interruptores DIP do usuario 2 a 6 controlan o formato de saída (resolución, frecuencia de fotogramas, espazo de cor e bits por cor) impulsado a través do transmisor DisplayPort. Cando o software detecta cambios nestes interruptores DIP, pasa por unha secuencia que é practicamente idéntica a un enchufe quente do transmisor. Non é necesario consultar o EDID do transmisor xa que non cambia.
Historial de revisións para AN 889: Deseño de conversión de formato de vídeo DisplayPort 8K Example
Táboa 5. Historial de revisións para AN 889: Deseño de conversión de formato de vídeo DisplayPort 8K Example
| Versión do documento | Cambios |
| 2019.05.30 | Lanzamento inicial. |
Intel Corporation. Todos os dereitos reservados. Intel, o logotipo de Intel e outras marcas de Intel son marcas comerciais de Intel Corporation ou das súas subsidiarias. Intel garante o rendemento dos seus produtos FPGA e semicondutores segundo as especificacións actuais de acordo coa garantía estándar de Intel, pero resérvase o dereito de facer cambios en calquera produto e servizo en calquera momento e sen previo aviso. Intel non asume ningunha responsabilidade ou responsabilidade derivada da aplicación ou uso de calquera información, produto ou servizo descrito aquí, salvo que Intel o acorde expresamente por escrito. Recoméndase aos clientes de Intel que obteñan a versión máis recente das especificacións do dispositivo antes de confiar en calquera información publicada e antes de facer pedidos de produtos ou servizos.
*Outros nomes e marcas poden ser reclamados como propiedade doutros.
Documentos/Recursos
 |
Intel AN 889 8K DisplayPort Deseño de conversión de formato de vídeo Example [pdfGuía do usuario AN 889 8K DisplayPort Deseño de conversión de formato de vídeo Example, AN 889, deseño de conversión de formato de vídeo DisplayPort 8K Example, Deseño de conversión de formato Example, Deseño de conversión Example |
