intel AN 889 8K DisplayPort Video Format Conversion Design Halample

Tungkol sa 8K DisplayPort Video Format Conversion Design Halample

Ang 8K DisplayPort Video Format Conversion Design HalampIsinasama nito ang Intel DisplayPort 1.4 video connectivity IP sa isang pipeline ng pagproseso ng video. Ang disenyo ay naghahatid ng mataas na kalidad na scaling, color space conversion, at frame rate conversion para sa mga video stream hanggang 8K sa 30 frame bawat segundo, o 4K sa 60 frame bawat segundo.
Ang disenyo ay lubos na na-configure ng software at hardware, na nagpapagana ng mabilis na pagsasaayos ng system at muling pagdidisenyo. Tina-target ng disenyo ang mga Intel® Arria® 10 device at ginagamit ang pinakabagong 8K na handa na Intel FPGA IP mula sa Video at Image Processing Suite sa Intel Quartus® Prime v19.2.

Tungkol sa DisplayPort Intel FPGA IP
Upang gumawa ng mga disenyo ng Intel Arria 10 FPGA na may mga interface ng DisplayPort, i-instantiate ang DisplayPort Intel FPGA IP. Gayunpaman, ang DisplayPort IP na ito ay nagpapatupad lamang ng protocol encode o decode para sa DisplayPort. Hindi kasama dito ang mga transceiver, PLL, o transceiver reconfiguration functionality na kinakailangan para ipatupad ang high-speed serial component ng interface. Nagbibigay ang Intel ng hiwalay na transceiver, PLL, at reconfiguration na mga bahagi ng IP. Ang pagpili, pag-parameter, at pagkonekta sa mga bahaging ito upang lumikha ng ganap na sumusunod na DisplayPort receiver o interface ng transmitter ay nangangailangan ng kaalaman ng espesyalista.
Ibinibigay ng Intel ang disenyong ito para sa mga hindi eksperto sa transceiver. Ang parameter editor GUI para sa DisplayPort IP ay nagbibigay-daan sa iyo na buuin ang disenyo.
Gumawa ka ng instance ng DisplayPort IP (na maaaring receiver lang, transmitter lang o pinagsamang receiver at transmitter) sa Platform Designer o IP Catalog. Kapag na-parameter mo ang instance ng DisplayPort IP, maaari mong piliin na bumuo ng exampAng disenyo para sa partikular na pagsasaayos. Ang pinagsamang disenyo ng receiver at transmitter ay isang simpleng passthrough, kung saan ang output mula sa receiver ay direktang dumadaloy sa transmitter. Ang isang fixed-passthrough na disenyo ay lumilikha ng isang ganap na gumaganang receiver PHY, transmitter PHY, at reconfiguration block na nagpapatupad ng lahat ng transceiver at PLL logic. Maaari mong direktang kopyahin ang mga nauugnay na seksyon ng disenyo, o gamitin ang disenyo bilang isang sanggunian. Ang disenyo ay bumubuo ng DisplayPort Intel Arria 10 FPGA IP Design Example at pagkatapos ay idinagdag ang marami sa files ay direktang nabuo sa listahan ng compile na ginagamit ng proyekto ng Intel Quartus Prime. Kabilang dito ang:

• Files upang lumikha ng mga parameterized na IP instance para sa mga transceiver, PLL at reconfig block.
• Verilog HDL files para ikonekta ang mga IP na ito sa mas mataas na antas ng receiver PHY, transmitter PHY, at Transceiver Reconfiguration Arbiter blocks
• Synopsys design constraint (SDC) files upang itakda ang nauugnay na mga hadlang sa timing.

Mga tampok ng 8K DisplayPort Video Format Conversion Design Halample

• Input:
  • Sinusuportahan ng DisplayPort 1.4 connectivity ang mga resolution mula 720×480 hanggang 3840×2160 sa anumang frame rate hanggang 60 fps, at mga resolution na hanggang 7680×4320 sa 30 fps.
  • Suporta sa hot-plug.
  • Suporta para sa parehong RGB at YCbCr (4:4:4, 4:2:2 at 4:2:0) na mga format ng kulay sa
    input.
  • Awtomatikong nade-detect ng software ang format ng pag-input at ini-set up ang pipeline ng pagproseso nang naaangkop.
• Output:
  • DisplayPort 1.4 connectivity selectable (sa pamamagitan ng DIP switch) para sa alinman sa 1080p, 1080i o 2160p na resolution sa 60 fps, o 2160p sa 30 fps.
  • Suporta sa hot-plug.
  • Lumilipat ang DIP upang itakda ang kinakailangang format ng kulay ng output sa RGB, YCbCr 4:4:4, YCbCr 4:2:2, o YCbCr 4:2:0.
• Single 10-bit 8K RGB processing pipeline na may software configurable scaling at frame rate conversion:
  • 12-tap Lanczos down-scaler.
  • 16-phase, 4-tap Lanczos up-scaler.
  • Nagbibigay ang triple buffering video frame buffer ng conversion ng frame rate.
  • Ang mixer na may alpha-blending ay nagbibigay-daan sa OSD icon overlay.

Pagsisimula sa 8K DisplayPort Video Format Conversion Design Halample

Mga Kinakailangan sa Hardware at Software

Ang 8K DisplayPort Video Format Conversion Design Halampnangangailangan ng partikular na hardware at software.

Hardware:

• Intel Arria 10 GX FPGA Development Kit, kasama ang DDR4 Hilo Daughter Card
• Bitec DisplayPort 1.4 FMC daughter card (rebisyon 11)
• DisplayPort 1.4 source na gumagawa ng hanggang 3840x2160p60 o 7680x4320p30 na video
• DisplayPort 1.4 sink na nagpapakita ng hanggang 3840x2160p60 na video
• VESA certified DisplayPort 1.4 cables.

Software:

• Windows o Linux OS
• Ang Intel Quartus Prime Design Suite v19.2, na kinabibilangan ng:
  • Intel Quartus Prime Pro Edition
  • Disenyo ng Platform
  • Nios® II EDS
  • Intel FPGA IP Library (kabilang ang Video at Image Processing Suite)

Gumagana lamang ang disenyo sa bersyong ito ng Intel Quartus Prime.

Pag-download at Pag-install ng Intel 8K DisplayPort Video Format Conversion Design Halample

Available ang disenyo sa Intel Design Store.

1. I-download ang naka-archive na proyekto file udx10_dp.par.
2. I-extract ang proyekto ng Intel Quartus Prime mula sa archive:
   • a. Buksan ang Intel Quartus Prime Pro Edition.
   • b. I-click File ➤ Buksan ang Proyekto.
     Bubukas ang window ng Open Project.
   • c. Mag-navigate sa at piliin ang udx10_dp.par file.
   • d. I-click ang Buksan.
   • e. Sa window ng Open Design Template, itakda ang Destination folder sa nais na lokasyon para sa na-extract na proyekto. Ang mga entry para sa template ng disenyo file at ang pangalan ng proyekto ay dapat na tama at hindi mo kailangang baguhin ang mga ito.
   • f. I-click ang OK.

Disenyo Filepara sa Intel 8K DisplayPort Video Format Conversion Design Halample

Talahanayan 1. Disenyo Files

File o Pangalan ng Folder	Paglalarawan
ip	Naglalaman ng IP instance filepara sa lahat ng Intel FPGA IP instance sa disenyo: • Isang DisplayPort IP (transmitter at receiver) • Isang PLL na bumubuo ng mga orasan sa pinakamataas na antas ng disenyo • Lahat ng IP na bumubuo sa Platform Designer system para sa processing pipeline.
master_image	Naglalaman ng pre_compiled.sof, na isang precompiled board programming file para sa disenyo.
non_acds_ip	Naglalaman ng source code para sa karagdagang IP sa disenyong ito na hindi kasama ng Intel Quartus Prime.
sdc	Naglalaman ng SDC file na naglalarawan ng karagdagang mga hadlang sa timing na kailangan ng disenyong ito. Ang SDC fileAng mga awtomatikong kasama sa mga IP instance ay hindi humahawak sa mga hadlang na ito.
software	Naglalaman ng source code, mga aklatan, at bumuo ng mga script para sa software na tumatakbo sa naka-embed na Nios II processor upang kontrolin ang mataas na antas ng pagpapagana ng disenyo.
udx10_dp	Isang folder kung saan bumubuo ang Intel Quartus Prime ng output filepara sa sistema ng Platform Designer. Ang output ng udx10_dp.sopcinfo file nagbibigay-daan sa iyo na bumuo ng pagsisimula ng memorya file para sa memorya ng software ng processor ng Nios II. Hindi mo muna kailangang bumuo ng buong sistema ng Platform Designer.
non_acds_ip.ipx	Ang IPX na ito file idineklara ang lahat ng IP sa non_acds_ip na folder sa Platform Designer upang lumabas ito sa IP Library.
README.txt	Maikling tagubilin sa pagbuo at pagpapatakbo ng disenyo.
tuktok.qpf	Ang proyekto ng Intel Quartus Prime file para sa disenyo.
top.qsf	Ang mga setting ng proyekto ng Intel Quartus Prime file para sa disenyo. Ito file naglilista ng lahat ng files kinakailangan upang buuin ang disenyo, kasama ang mga pagtatalaga ng pin at ilang iba pang mga setting ng proyekto.
tuktok.v	Ang pinakamataas na antas ng Verilog HDL file para sa disenyo.
udx10_dp.qsys	Ang Platform Designer system na naglalaman ng pipeline sa pagpoproseso ng video, ang Nios II processor, at mga peripheral nito.

Kino-compile ang 8K DisplayPort Video Format Conversion Design Halample
Nagbibigay ang Intel ng precompiled board programming file para sa disenyo sa direktoryo ng master_image (pre_compiled.sof) upang payagan kang patakbuhin ang disenyo nang hindi nagpapatakbo ng isang buong compilation.
HAKBANG:

1. Sa Intel Quartus Prime software, buksan ang top.qpf project file. Ginagawa ito ng na-download na archive file kapag na-unzip mo ang proyekto.
2. I-click File ➤ Buksan at piliin ang ip/dp_rx_tx/dp_rx_tx.ip. Ang parameter editor GUI para sa DisplayPort IP ay bubukas, na ipinapakita ang mga parameter para sa DisplayPort instance sa disenyo.
3. I-click ang Bumuo ng Halample Design (hindi Bumuo).
4. Kapag nakumpleto ang henerasyon, isara ang editor ng parameter.
5. In File Explorer, mag-navigate sa direktoryo ng software at i-unzip ang archive ng vip_control_src.zip upang mabuo ang direktoryo ng vip_control_src.
6. Sa isang BASH terminal, mag-navigate sa software/script at patakbuhin ang shell script build_sw.sh.
   Binubuo ng script ang Nios II software para sa disenyo. Lumilikha ito ng parehong .elf file na maaari mong i-download sa board sa oras ng pagtakbo, at isang .hex file para mag-compile sa board programming .sof file.
7. Sa Intel Quartus Prime software, i-click ang Processing ➤ Start Compilation.
   • Binubuo ng Intel Quartus Prime ang udx10_dp.qsys Platform Designer system.
   • Itinatakda ng Intel Quartus Prime ang proyekto sa tuktok.qpf.

Ang compilation ay lumilikha ng top.sof sa output_files direktoryo kapag ito ay nakumpleto.

Viewin at Regenerating ang Platform Designer System

1. I-click ang Tools ➤ Platform Designer.
2. Piliin ang pangalan ng system.qsys para sa opsyon ng System Designer ng Platform.
3. I-click ang Buksan.
   Binubuksan ng Platform Designer ang system.
4. Review ang sistema.
5. I-regenerate ang system:
   • a. I-click ang Bumuo ng HDL….
   • b. Sa Generation Window, i-on ang I-clear ang mga direktoryo ng output para sa mga napiling target na henerasyon.
   • c. I-click ang Bumuo

Kino-compile ang 8K DisplayPort Video Format Conversion Design Halampgamit ang Nios II Software Build Tools para sa Eclipse
Nag-set up ka ng interactive na Nios II Eclipse na workspace para sa disenyo para makagawa ng workspace na gumagamit ng parehong mga folder na ginagamit ng build script. Kung dati mong pinapatakbo ang build script, dapat mong tanggalin ang software/vip_control at software/vip_control_bsp na mga folder bago gawin ang Eclipse workspace. Kung muling patakbuhin mo ang build script sa anumang punto, ino-overwrite nito ang Eclipse workspace.
HAKBANG:

1. Mag-navigate sa direktoryo ng software at i-unzip ang archive ng vip_control_src.zip upang buuin ang direktoryo ng vip_control_src.
2. Sa naka-install na direktoryo ng proyekto, lumikha ng bagong folder at pangalanan itong workspace.
3. Sa Intel Quartus Prime software, i-click ang Tools ➤ Nios II Software Build Tools para sa Eclipse.
   • a. Sa window ng Workspace Launcher, piliin ang folder ng workspace na iyong ginawa.
   • b. I-click ang OK.
4. Sa Nios II – Eclipse window, i-click File ➤ Bagong ➤ Nios II Application at BSP mula sa Template.
   Ang Nios II Application at BSP mula sa Template dialog box ay lilitaw.
   • a. Sa Impormasyon ng SOPC File box, piliin ang udx10_dp/ udx10_dp.sopcinfo file. Pinupuno ng Nios II SBT para sa Eclipse ang pangalan ng CPU ng pangalan ng processor mula sa .sopcinfo file.
   • b. Sa kahon ng Pangalan ng proyekto, i-type ang vip_control.
   • c. Piliin ang Blangkong Proyekto mula sa listahan ng Mga Template.
   • d. I-click ang Susunod.
   • e. Piliin ang Gumawa ng bagong proyekto ng BSP batay sa template ng proyekto ng application na may pangalan ng proyekto na vip_control_bsp.
   • f. I-on ang Gamitin ang default na lokasyon.
   • g. I-click ang Tapusin upang gawin ang application at ang BSP batay sa .sopcinfo file.
     Pagkatapos makabuo ng BSP, lalabas ang vip_control at vip_control_bsp na proyekto sa tab na Project Explorer.
5. Sa Windows Explorer, kopyahin ang mga nilalaman ng direktoryo ng software/vip_control_src sa bagong likhang direktoryo ng software/vip_control.
6. Sa tab na Project Explorer ng Nios II – Eclipse window, mag-right click sa vip_control_bsp folder at piliin ang Nios II > BSP Editior.
   • a. Piliin ang Wala mula sa drop-down na menu para sa sys_clk_timer.
   • b. Piliin ang cpu_timer mula sa drop-down na menu para sa timesamp_timer.
   • c. I-on ang enable_small_c_library.
   • d. I-click ang Bumuo.
   • e. Kapag nakumpleto ang pagbuo, i-click ang Lumabas.
7. Sa tab na Project Explorer, i-right-click ang direktoryo ng vip_control at i-click ang Properties.
   1. a. Sa Properties para sa vip_control window, palawakin ang Nios II Application properties at i-click ang Nios II Application Paths.
   2. b. I-click ang Add… sa tabi ng Library Projects.
   3. c. Sa window ng Library Projects, mag-navigate sa direktoryo ng udx10.dp\spftware \vip_control_src at piliin ang direktoryo ng bkc_dprx.syslib.
   4. d. I-click ang OK. Lumilitaw ang isang mensahe I-convert sa isang kamag-anak na landas. I-click ang Oo.
   5. e. Ulitin ang mga hakbang 7.b sa pahina 8 at 7.c sa pahina 8 para sa bkc_dptx.syslib at bkc_dptxll_syslib na mga direktoryo
   6. f. I-click ang OK.
8. Piliin ang Proyekto ➤ Buuin Lahat upang makabuo ng file vip_control.elf sa direktoryo ng software/vip_control.
9. Buuin ang mem_init file para sa compilation ng Intel Quartus Prime:
   1. a. I-right click ang vip_control sa window ng Project Explorer.
   2. b. Piliin ang Gumawa ng Mga Target ➤ Bumuo….
   3. c. Piliin ang mem_init_generate.
      d. I-click ang Build.
      Ang software ng Intel Quartus Prime ay bumubuo ng
      udx10_dp_onchip_memory2_0_onchip_memory2_0.hex file sa direktoryo ng software/vip_control/mem_init.
10. Gamit ang disenyo na tumatakbo sa isang konektadong board, patakbuhin ang vip_control.elf programming file nilikha ng Eclipse build.
    • a. I-right click ang vip_control na folder sa tab na Project Explorer ng Nios II -Eclipse window.
    • b. Pagpili ng Run As ➤ Nios II Hardware. Kung mayroon kang bukas na window ng terminal ng Nios II, isara ito bago i-download ang bagong software.

Pagse-set up ng Intel Arria 10 GX FPGA Development Kit
Inilalarawan kung paano i-set up ang kit para patakbuhin ang 8K DisplayPort Video Format Conversion Design Halample.

Larawan 1. Intel Arria 10 GX Development Kit na may HiLo Daughter Card
Ipinapakita ng figure ang board na inalis ang asul na heat sink upang ipakita ang pagpoposisyon ng DDR4 Hilo card. Inirerekomenda ng Intel na huwag mong patakbuhin ang disenyo nang walang heat sink sa posisyon.

HAKBANG:

1. Pagkasyahin ang Bitec DisplayPort 1.4 FMC card sa development board gamit ang FMC Port A.
2. Tiyaking naka-off ang power switch (SW1), pagkatapos ay ikonekta ang power connector.
3. Ikonekta ang isang USB cable sa iyong computer at sa MicroUSB Connector (J3) sa development board.
4. Mag-attach ng DisplayPort 1.4 cable sa pagitan ng DisplayPort source at ng Receiver port ng Bitec DisplayPort 1.4 FMC card at tiyaking aktibo ang source.
5. Maglakip ng DisplayPort 1.4 cable sa pagitan ng DisplayPort display at ng Transmitter port ng Bitec DisplayPort 1.4 FMC card at tiyaking aktibo ang display.
6. I-on ang board gamit ang SW1.

Mga LED ng Board Status, Push Button at DIP Switch
Ang Intel Arria 10 GX FPGA Development Kit ay may walong status LEDs (na may parehong berde at pulang emitters), tatlong user push button at walong user DIP switch. Ang 8K DisplayPort Video Format Conversion Design HalampAng mga LED ay nag-iilaw upang ipahiwatig ang estado ng link ng receiver ng DisplayPort. Ang mga push button at DIP switch ay nagbibigay-daan sa iyo na baguhin ang mga setting ng disenyo.

Mga LED ng Katayuan

Talahanayan 2. Status LEDs

LED	Paglalarawan
Mga pulang LED
0	Kasalukuyang isinasagawa ang pagkakalibrate ng DDR4 EMIF.
1	Nabigo ang pagkakalibrate ng DDR4 EMIF.
7:2	Hindi nagamit.
Mga berdeng LED
0	Nag-iilaw kapag matagumpay na nakumpleto ang pagsasanay sa link ng receiver ng DisplayPort, at ang disenyo ay tumatanggap ng matatag na video.
5:1	Bilang ng lane ng receiver ng DisplayPort: 00001 = 1 lane 00010 = 2 lane 00100 = 4 lane
7:6	Bilis ng linya ng receiver ng DisplayPort: 00 = 1.62 Gbps 01 = 2.7 Gbps 10 = 5.4 Gbps 11 = 8.1 Gbps

Inililista ng talahanayan ang katayuan na ipinapahiwatig ng bawat LED. Ang bawat posisyon ng LED ay may parehong pula at berdeng mga indicator na maaaring mag-iisa na nag-iilaw. Ang anumang LED na kumikinang na orange ay nangangahulugan na parehong naka-on ang pula at berdeng mga indicator.

Mga Push Button ng User
Kinokontrol ng user push button 0 ang pagpapakita ng logo ng Intel sa kanang sulok sa itaas ng display ng output. Sa pagsisimula, ang disenyo ay nagbibigay-daan sa pagpapakita ng logo. Ang pagpindot sa push button 0 ay magpapalipat-lipat sa pagana para sa pagpapakita ng logo. Kinokontrol ng user push button 1 ang scaling mode ng disenyo. Kapag ang pinagmulan o lababo ay mainit na nakasaksak, ang disenyo ay magiging default sa alinman sa:

• Passthrough mode, kung ang input resolution ay mas mababa sa o katumbas ng output resolution
• Downscale mode, kung ang input resolution ay mas malaki kaysa sa output resolution

Sa bawat oras na pinindot mo ang user push button 1 ang disenyo ay nagpapalit sa susunod na scaling mode (passthrough > upscale, upscale > downscale, downscale > passthrough). Hindi ginagamit ang push button 2 ng user.

Mga Switch ng DIP ng User
Kinokontrol ng mga DIP switch ang opsyonal na pagpi-print ng terminal ng Nios II at ang mga setting para sa format ng output na video na ginagawa sa pamamagitan ng DisplayPort transmitter.

Talahanayan 3. DIP Switch
Inililista ng talahanayan ang function ng bawat DIP switch. Ang mga DIP switch, na may bilang na 1 hanggang 8 (hindi 0 hanggang 7), ay tumutugma sa mga numerong naka-print sa bahagi ng switch. Upang itakda ang bawat switch sa ON, ilipat ang puting switch patungo sa LCD at palayo sa mga LED sa board.

Lumipat	Function
1	Pinapagana ang Nios II terminal printing kapag nakatakda sa ON.
2	Itakda ang mga output bit bawat kulay: OFF = 8 bit ON = 10 bit
4:3	Itakda ang puwang ng kulay ng output at sampling: SW4 OFF, SW3 OFF = RGB 4:4:4 SW4 OFF, SW3 ON = YCbCr 4:4:4 SW4 ON, SW3 OFF = YCbCr 4:2:2 SW4 ON, SW3 ON = YCbCr 4:2:0
6:5	Itakda ang resolution ng output at frame rate: SW4 OFF, SW3 OFF = 4K60 SW4 OFF, SW3 ON = 4K30 SW4 ON, SW3 OFF = 1080p60 SW4 ON, SW3 ON = 1080i60
8:7	Hindi nagamit

Pagpapatakbo ng 8K DisplayPort Video Format Conversion Design Halample
Dapat mong i-download ang pinagsama-samang .sof file para sa disenyo sa Intel Arria 10 GX FPGA Development Kit upang patakbuhin ang disenyo.
HAKBANG:

1. Sa Intel Quartus Prime software, i-click ang Tools ➤ Programmer.
2. Sa window ng Programmer, i-click ang Auto Detect upang i-scan ang JTAG chain at tuklasin ang mga konektadong device.
   Kung may lalabas na pop-up window na humihiling sa iyong i-update ang listahan ng device ng Programmer, i-click ang Oo.
3. Sa listahan ng device, piliin ang row na may label na 10AX115S2F45.
4. I-click ang Change File…
   • Upang gamitin ang precompiled na bersyon ng programming file na kasama ng Intel bilang bahagi ng pag-download ng disenyo, piliin ang master_image/pre_compiled.sof.
   • Upang gamitin ang iyong programming file nilikha ng lokal na compile, piliin ang output_files/top.sof.
5. I-on ang Program/Configure sa 10AX115S2F45 row ng listahan ng device.
6. I-click ang Start.
   Kapag nakumpleto ang programmer, awtomatikong tumatakbo ang disenyo.
7. Magbukas ng terminal ng Nios II upang matanggap ang mga output na text message mula sa disenyo, kung hindi man ay magla-lock ang disenyo pagkatapos ng ilang pagbabago sa switch (kung itatakda mo lang ang user DIP switch 1 sa ON).
   • a. Magbukas ng terminal window at i-type ang nios2-terminal
   • b. Pindutin ang Enter.

konektado sa input. Nang walang pinagmulan, ang output ay isang itim na screen na may logo ng Intel sa kanang sulok sa itaas ng screen.

Functional na Paglalarawan ng 8K DisplayPort Video Format Conversion Design Halample

Ang Platform Designer system, udx10_dp.qsys, ay naglalaman ng DisplayPort receiver at transmitter protocol IP, ang video pipeline IP, at ang mga bahagi ng processor ng Nios II. Ikinokonekta ng disenyo ang Platform Designer system sa DisplayPort receiver at transmitter PHY logic (na naglalaman ng mga interface transceiver) at ang transceiver reconfiguration logic sa pinakamataas na antas sa isang Verilog HDL RTL na disenyo file (itaas.v). Ang disenyo ay binubuo ng isang solong landas sa pagpoproseso ng video sa pagitan ng DisplayPort input at DisplayPort output.

Larawan 2. I-block ang Diagram
Ipinapakita ng diagram ang mga block sa 8K DisplayPort Video Format Conversion Design Halample. Ang diagram ay hindi nagpapakita ng ilan sa mga generic na peripheral na konektado sa Nios II, ang Avalon-MM sa pagitan ng Nios II processor, at ang iba pang bahagi ng system. Ang disenyo ay tumatanggap ng video mula sa isang DisplayPort source sa kaliwa, pinoproseso ang video sa pamamagitan ng video pipeline mula kaliwa hanggang kanan bago ipasa ang video sa lababo ng DisplayPort sa kanan.

DisplayPort Receiver PHY at DisplayPort Receiver IP
Ang Bitec DisplayPort FMC card ay nagbibigay ng buffer para sa DisplayPort 1.4 signal mula sa DisplayPort source. Ang kumbinasyon ng DisplayPort Receiver PHY at DisplayPort Receiver IP ay nagde-decode ng papasok na signal para gumawa ng video stream. Ang DisplayPort receiver PHY ay naglalaman ng mga transceiver upang i-deserialize ang papasok na data at ang DisplayPort receiver IP ay nagde-decode ng DisplayPort protocol. Pinoproseso ng pinagsamang DisplayPort Receiver IP ang papasok na DisplayPort signal nang walang anumang software. Ang nagreresultang signal ng video mula sa DisplayPort receiver IP ay isang native na packetized streaming format. Kino-configure ng disenyo ang DisplayPort receiver para sa 10-bit na output.

DisplayPort sa Clock na Video IP
Ang packetized streaming data format na output ng DisplayPort receiver ay hindi direktang tugma sa clocked video data format na inaasahan ng Clocked Video Input IP. Ang DisplayPort to Clocked Video IP ay isang custom na IP para sa disenyong ito. Kino-convert nito ang output ng DisplayPort sa isang katugmang format ng clocked na video na maaari mong direktang kumonekta sa Clocked Video Input. Maaaring baguhin ng DisplayPort sa Clocked Video IP ang wire signaling standard at maaaring baguhin ang pagkakasunud-sunod ng mga color plane sa loob ng bawat pixel. Tinutukoy ng pamantayan ng DisplayPort ang pag-order ng kulay na iba kaysa sa pag-order ng IP pipeline ng Intel video. Kinokontrol ng Nios II processor ang color swap. Binabasa nito ang kasalukuyang color space para sa paghahatid mula sa DisplayPort receiver IP kasama ang Avalon-MM slave interface nito. Dinidirekta nito ang DisplayPort sa Clocked Video IP upang ilapat ang naaangkop na pagwawasto kasama ang Avalon-MM slave interface nito.

Naka-clocked na Video Input
Pinoproseso ng clocked video input ang clocked na video interface signal mula sa DisplayPort patungo sa Clocked Video IP at kino-convert ito sa Avalon-ST Video signal format. Tinatanggal ng format ng signal na ito ang lahat ng pahalang at patayong pagbabangko ng impormasyon mula sa video na nag-iiwan lamang ng aktibong data ng larawan. Pinapacket ito ng IP bilang isang packet bawat video frame. Nagdaragdag din ito ng mga karagdagang metadata packet (tinukoy bilang mga control packet) na naglalarawan sa resolution ng bawat video frame. Ang Avalon-ST Video stream sa pamamagitan ng processing pipe ay apat na pixel na magkatulad, na may tatlong simbolo bawat pixel. Ang clock na input ng video ay nagbibigay ng clock crossing para sa conversion mula sa variable rate clock video signal mula sa DisplayPort receiver IP hanggang sa fixed clock rate (300 MHz) para sa video IP pipeline.

Stream Cleaner
Tinitiyak ng stream cleaner na ang signal ng Avalon-ST Video na dumadaan sa processing pipeline ay walang error. Ang mainit na pag-plug ng pinagmulan ng DisplayPort ay maaaring maging sanhi ng disenyo na magpakita ng mga hindi kumpletong frame ng data sa na-clocked na video input IP at upang makabuo ng mga error sa nagreresultang Avalon-ST Video stream. Ang laki ng mga packet na naglalaman ng data ng video para sa bawat frame ay hindi tumutugma sa laki na iniulat ng nauugnay na mga control packet. Nakikita ng stream cleaner ang mga kundisyong ito at nagdaragdag ng karagdagang data (grey pixels) sa dulo ng mga nakakasakit na video packet upang makumpleto ang frame at tumugma sa detalye sa control packet.

Chroma Resampler (Input)
Ang data ng video na natatanggap ng disenyo sa input mula sa DisplayPort ay maaaring 4:4:4, 4:2:2, o 4:2:0 chroma samppinangunahan. Ang input chroma resampKinukuha ni ler ang papasok na video sa anumang format at kino-convert ito sa 4:4:4 sa lahat ng pagkakataon. Para makapagbigay ng mas mataas na kalidad ng visual, ang chroma resampGumagamit si ler ng pinakamahal na computationally na na-filter na algorithm. Binabasa ng Nios II processor ang kasalukuyang chroma sampling na format mula sa DisplayPort receiver IP sa pamamagitan ng Avalon-MM slave interface nito. Ipinapaalam nito ang format sa chroma resampler sa pamamagitan ng Avalon-MM slave interface nito.

Color Space Converter (Input)
Maaaring gamitin ng input na data ng video mula sa DisplayPort ang alinman sa puwang ng kulay ng RGB o YCbCr. Kinukuha ng input color space converter ang papasok na video sa anumang format na dumating ito at kino-convert ito sa RGB sa lahat ng pagkakataon. Binabasa ng Nios II processor ang kasalukuyang color space mula sa DisplayPort receiver IP kasama ang Avalon-MM slave interface nito; nilo-load nito ang tamang mga koepisyent ng conversion sa chroma resampler sa pamamagitan ng Avalon-MM slave interface nito.

Clipper
Pumili ang clipper ng aktibong lugar mula sa papasok na video stream at itinatapon ang natitira. Ang kontrol ng software na tumatakbo sa Nios II processor ay tumutukoy sa rehiyong pipiliin. Nakadepende ang rehiyon sa resolution ng data na natanggap sa DisplayPort source at sa output resolution at scaling mode. Ipinapaalam ng processor ang rehiyon sa Clipper sa pamamagitan ng Avalon-MM slave interface nito.

Scaler
Inilalapat ng disenyo ang pag-scale sa papasok na data ng video ayon sa natanggap na resolution ng input, at ang resolution ng output na kailangan mo. Maaari ka ring pumili sa pagitan ng tatlong scaling mode (upscale, downscale at passthrough). Dalawang Scalar IP ang nagbibigay ng scaling functionality: ang isa ay nagpapatupad ng anumang kinakailangang downscaling; ang iba ay nagpapatupad ng upscaling. Ang disenyo ay nangangailangan ng dalawang scaler.

• Kapag nagpatupad ang scaler ng downscale, hindi ito gumagawa ng wastong data sa bawat cycle ng orasan sa output nito. Para kay exampAt, kung magpapatupad ng 2x downscale ratio, ang wastong signal sa output ay mataas sa bawat iba pang cycle ng orasan habang ang disenyo ay tumatanggap ng bawat even numbered input line, at pagkatapos ay mababa para sa kabuuan ng odd numbered input lines. Ang sumasabog na gawi na ito ay mahalaga sa proseso ng pagbabawas ng rate ng data sa output, ngunit hindi tugma sa downstream Mixer IP, na sa pangkalahatan ay umaasa ng mas pare-parehong rate ng data upang maiwasan ang underflow sa output. Ang disenyo ay nangangailangan ng Frame Buffer sa pagitan ng anumang downscale at mixer. Ang Frame Buffer ay nagpapahintulot sa Mixer na basahin ang data sa rate na kinakailangan nito.
• Kapag nagpatupad ang scaler ng upscale, gumagawa ito ng wastong data sa bawat cycle ng orasan, kaya walang mga isyu ang sumusunod na mixer. Gayunpaman, maaaring hindi ito tumanggap ng bagong data ng input sa bawat cycle ng orasan. Kumuha ng 2x upscale bilang exampSa gayon, sa kahit na may bilang na mga linya ng output ay tumatanggap ito ng isang bagong beat ng data sa bawat iba pang cycle ng orasan, pagkatapos ay hindi tumatanggap ng bagong input ng data sa mga kakaibang bilang na mga linya ng output. Gayunpaman, ang upstream Clipper ay maaaring gumawa ng data sa isang ganap na naiibang rate kung ito ay nag-aaplay ng isang makabuluhang clip (hal. habang nag-zoom-in). Samakatuwid, ang isang Clipper at upscale ay dapat na karaniwang paghiwalayin ng isang Frame Buffer, na nangangailangan ng Scaler na umupo pagkatapos ng Frame Buffer sa pipeline. Ang Scaler ay dapat maupo sa harap ng Frame Buffer para sa mga downscale, kaya ang disenyo ay nagpapatupad ng dalawang magkahiwalay na scaler sa magkabilang gilid ng Frame Buffer: isa para sa upscale; ang isa para sa downscale.

Binabawasan din ng dalawang Scaler ang maximum na bandwidth ng DDR4 na kinakailangan ng Frame Buffer. Dapat mong palaging mag-apply ng mga downscale bago ang Frame Buffer, na pinapaliit ang rate ng data sa write side. Palaging mag-apply ng mga upscale pagkatapos ng Frame Buffer, na nagpapaliit sa rate ng data sa read side. Ang bawat Scaler ay nakakakuha ng kinakailangang input resolution mula sa mga control packet sa papasok na video stream, habang ang Nios II processor na may Avalon-MM slave interface ay nagtatakda ng output resolution para sa bawat Scaler.

Frame Buffer
Ang frame buffer ay gumagamit ng DDR4 memory para magsagawa ng triple buffering na nagbibigay-daan sa video at image processing pipeline na magsagawa ng frame rate conversion sa pagitan ng mga papasok at papalabas na frame rate. Ang disenyo ay maaaring tumanggap ng anumang input frame rate, ngunit ang kabuuang pixel rate ay hindi dapat lumampas sa 1 giga pixel bawat segundo. Itinatakda ng Nios II software ang output frame rate sa alinman sa 30 o 60 fps, ayon sa output mode na iyong pinili. Ang output frame rate ay isang function ng mga setting ng Clocked Video Output at ang output video pixel clock. Ang backpressure na inilalapat ng Clocked Video Output sa pipeline ay tumutukoy sa rate kung saan ang read side ng Frame Buffer ay kumukuha ng mga video frame mula sa DDR4.

Panghalo
Ang mixer ay bumubuo ng isang nakapirming laki ng itim na background na imahe na ang Nios II processor ay nagprograma upang tumugma sa laki ng kasalukuyang output na imahe. Ang panghalo ay may dalawang input. Ang unang input ay kumokonekta sa upscaler upang payagan ang disenyo na ipakita ang output mula sa kasalukuyang pipeline ng video. Ang pangalawang input ay kumokonekta sa icon generator block. Ang disenyo ay nagbibigay-daan lamang sa unang input ng mixer kapag nakita nito ang aktibo at matatag na video sa na-clock na input ng video. Samakatuwid, ang disenyo ay nagpapanatili ng isang matatag na imahe ng output sa output habang mainit na naka-plug sa input. Pinagsasama ng design alpha ang pangalawang input sa mixer, na konektado sa icon generator, sa parehong background at video pipeline na mga imahe na may 50% transparency..

Color Space Converter (Output)
Binabago ng output color space converter ang input RGB video data sa RGB o YCbCr color space batay sa setting ng runtime mula sa software.

Chroma Resampler (Output)
Ang output chroma resampKino-convert ni ler ang format mula 4:4:4 sa isa sa 4:4:4, 4:2:2, o 4:2:0 na format. Itinatakda ng software ang format. Ang output chroma resampGumagamit din si ler ng na-filter na algorithm upang makamit ang mataas na kalidad na video.

Naka-clocked na Video Output
Kino-convert ng clocked video output ang Avalon-ST Video stream sa clocked na format ng video. Ang naka-clocked na video output ay nagdaragdag ng pahalang at patayong blangko at impormasyon sa timing ng pag-synchronize sa video. Pinoprograma ng processor ng Nios II ang mga nauugnay na setting sa naka-clock na video output depende sa resolution ng output at frame rate na iyong hinihiling. Kino-convert ng clocked video output ang orasan, tumatawid mula sa nakapirming 300 MHz pipeline clock patungo sa variable rate ng clocked na video.

Naka-clock na Video sa DisplayPort
Ang DisplayPort transmitter component ay tumatanggap ng data na naka-format bilang clocked video. Ang mga pagkakaiba sa wire signaling at deklarasyon ng mga interface ng conduit sa Platform Designer ay pumipigil sa iyo na direktang ikonekta ang Clocked Video Output sa DisplayPort transmitter IP. Ang Clock na Video sa DisplayPort na bahagi ay partikular sa disenyo na custom na IP upang maibigay ang simpleng conversion na kinakailangan sa pagitan ng Clocked Video Output at DisplayPort transmitter IP. Pinapalitan din nito ang pagkakasunud-sunod ng mga color plane sa bawat pixel para sa iba't ibang pamantayan sa pag-format ng kulay na ginagamit ng Avalon-ST Video at DisplayPort.

DisplayPort Transmitter IP at DisplayPort Transmitter PHY
Ang DisplayPort transmitter IP at DisplayPort transmitter PHY ay magkasamang nagtutulungan upang i-convert ang video stream mula sa clocked na video patungo sa isang sumusunod na DisplayPort stream. Pinangangasiwaan ng DisplayPort transmitter IP ang DisplayPort protocol at ine-encode ang valid na DisplayPort data, habang ang DisplayPort transmitter PHY ay naglalaman ng mga transceiver at gumagawa ng high-speed serial output.

Nios II Processor at Peripheral
Ang Platform Designer system ay naglalaman ng isang Nios II processor, na namamahala sa DisplayPort receiver at transmitter IP at ang mga setting ng runtime para sa processing pipeline. Ang Nios II processor ay kumokonekta sa mga pangunahing peripheral na ito:

• Isang on-chip memory upang iimbak ang program at ang data nito.
• Si AJTAG UART upang ipakita ang software printf output (sa pamamagitan ng isang Nios II terminal).
• Isang system timer upang makabuo ng mga pagkaantala sa antas ng millisecond sa iba't ibang mga punto sa software, ayon sa kinakailangan ng detalye ng DisplayPort ng pinakamababang tagal ng kaganapan.
• Mga LED upang ipakita ang katayuan ng system.
• Push-button switch upang payagan ang paglipat sa pagitan ng mga scaling mode at upang paganahin at huwag paganahin ang pagpapakita ng Intel logo.
• DIP switch upang payagan ang paglipat ng output format at upang paganahin at huwag paganahin ang pag-print ng mga mensahe sa isang Nios II terminal.

Mga hot-plug na kaganapan sa parehong DisplayPort source at sink fire interrupts na nagti-trigger sa Nios II Processor na i-configure nang tama ang DisplayPort transmitter at pipeline. Sinusubaybayan din ng pangunahing loop sa software code ang mga value na iyon sa mga push-button at DIP switch at binabago ang pipeline setup nang naaayon.

Mga Controller ng I²C
Naglalaman ang disenyo ng dalawang I²C controllers (Si5338 at PS8460) para i-edit ang mga setting ng tatlo sa iba pang bahagi sa Intel Arria 10 10 GX FPGA Development Kit. Dalawang Si5338 clock generator sa Intel Arria 10 GX FPGA Development Kit ang kumokonekta sa parehong I²C bus. Ang una ay bumubuo ng reference na orasan para sa DDR4 EMIF. Bilang default, ang orasan na ito ay nakatakda sa 100 MHz para gamitin sa 1066 MHz DDR4, ngunit pinapatakbo ng disenyong ito ang DDR4 sa 1200 MHz, na nangangailangan ng reference na orasan na 150 MHz. Sa pagsisimula ng Nios II processor, sa pamamagitan ng I²C controller peripheral, binabago ang mga setting sa register map ng unang Si5338 upang pataasin ang bilis ng DDR4 reference clock sa 150MHz. Ang pangalawang Si5338 clock generator ay bumubuo ng vid_clk para sa clocked na video interface sa pagitan ng pipeline at DisplayPort transmitter IP. Dapat mong ayusin ang bilis ng orasan na ito para sa bawat magkakaibang resolution ng output at frame rate na sinusuportahan ng disenyo. Maaari mong ayusin ang bilis sa oras ng pagtakbo kapag kinakailangan ng Nios II processor. Ginagamit ng Bitec DisplayPort 1.4 FMC daughter card ang Parade PS8460 jitter cleaning repeater at retimer. Sa pagsisimula, ine-edit ng processor ng Nios II ang mga default na setting ng bahaging ito upang matugunan ang mga kinakailangan ng disenyo.

Paglalarawan ng Software

Ang 8K DisplayPort Video Format Conversion Design HalampKasama sa le ang IP mula sa Intel Video at Image Processing Suite at ang DisplayPort interface IP Ang lahat ng IP na ito ay maaaring magproseso ng mga frame ng data nang walang anumang karagdagang interbensyon kapag nag-setup nang tama. Dapat mong ipatupad ang panlabas na kontrol sa mataas na antas upang i-setup ang mga IP upang magsimula at kapag nagbago ang system, hal. DisplayPort receiver o transmitter hot-plug na mga kaganapan o aktibidad ng push button ng user. Sa disenyong ito, ang isang Nios II processor, na nagpapatakbo ng pasadyang control software, ay nagbibigay ng mataas na antas ng kontrol. Sa pagsisimula ng software:

• Itinatakda ang DDR4 ref clock sa 150 MHz para bigyang-daan ang 1200 MHz DDR speed, pagkatapos ay i-reset ang external memory interface IP para i-recalibrate ang bagong reference na orasan.
• Itinatakda ang PS8460 DisplayPort repeater at retimer.
• Sinisimulan ang DisplayPort receiver at mga interface ng transmitter.
• Sinisimulan ang pagpoproseso ng mga pipeline IP.

Kapag kumpleto na ang pagsisimula, ang software ay pumapasok sa isang tuluy-tuloy na while loop, tumitingin, at tumutugon sa, isang bilang ng mga kaganapan.

Mga pagbabago sa Scaling Mode
Sinusuportahan ng disenyo ang tatlong pangunahing mga mode ng scaling; passthrough, upscale, at downscale. Sa passthrough mode ang disenyo ay hindi gumagawa ng scaling ng input video, sa upscale mode ang disenyo ay pinapataas ang input ng video, at sa downscale mode ang disenyo ay binabawasan ang input ng video.
Ang apat na bloke sa pagpoproseso ng pipeline; tinutukoy ng Clipper, ang downscaler, ang upscaler at ang Mixer ang presentasyon ng huling output sa bawat mode. Kinokontrol ng software ang mga setting ng bawat bloke depende sa kasalukuyang input resolution, output resolution, at scaling mode na iyong pipiliin. Sa karamihan ng mga kaso, ipinapasa ng Clipper ang input nang hindi nabago, at ang laki ng background ng Mixer ay kapareho ng laki ng panghuling, naka-scale na bersyon ng input na video. Gayunpaman, kung mas malaki ang resolution ng input video kaysa sa laki ng output, hindi posibleng maglapat ng upscale sa input video nang hindi muna ito pinuputol. Kung ang input resolution ay mas mababa kaysa sa output ang software ay hindi maaaring maglapat ng downscale nang hindi naglalapat ng Mixer background layer na mas malaki kaysa sa input video layer, na nagdaragdag ng mga itim na bar sa paligid ng output video.

Talahanayan 4. Pagproseso ng Block Pipelines
Inililista ng talahanayang ito ang pagkilos ng apat na mga bloke ng pipeline sa pagpoproseso sa bawat isa sa siyam na kumbinasyon ng scaling mode, input resolution at output resolution.

Mode	sa > labas	sa = labas	sa < labas
Passthrough	I-clip sa laki ng output Walang downscale	Walang clip Walang downscale	Walang clip Walang downscale
nagpatuloy...

Mode	sa > labas	sa = labas	sa < labas
	Walang upscale Walang itim na hangganan	Walang upscale Walang itim na hangganan	Walang upscale Itim na border pad sa laki ng output
Upscale	I-clip sa 2/3 laki ng output Walang downscale Upscale sa laki ng output Walang itim na hangganan	I-clip sa 2/3 laki ng output Walang downscale Upscale sa laki ng output Walang itim na hangganan	Walang clip Walang downscale Upscale sa laki ng output Walang itim na hangganan
Downscale	Walang clip Pababa sa laki ng output Walang upscale Walang itim na hangganan	Walang clip Pababa sa laki ng output Walang upscale Walang itim na hangganan	Walang clip Downscale sa 2/3 laki ng input Walang upscale Itim na border pad sa laki ng output

Magpalit sa pagitan ng mga mode sa pamamagitan ng pagpindot sa push button ng user 1. Sinusubaybayan ng software ang mga halaga sa mga push button sa bawat pagtakbo sa loop (ito ay isang software na nagde-debounce) at kino-configure ang mga IP sa processing pipeline nang naaangkop.

Mga pagbabago sa DisplayPort Input
Sa bawat run through the loop, ang software ay nag-poll sa status ng Clocked Video Input, na naghahanap ng mga pagbabago sa katatagan ng input video stream. Itinuturing ng software na stable ang video kung:

• Iniuulat ng Clocked Video Input na matagumpay na na-lock ang clocked na video.
• Ang input resolution at color space ay walang pagbabago mula noong nakaraang run through the loop.

Kung stable ang input ngunit nawalan ito ng lock o nagbago ang mga katangian ng video stream, ihihinto ng software ang Clocked Video Input na magpadala ng video sa pipeline. Itinatakda rin nito ang Mixer na huminto sa pagpapakita ng input video layer. Ang output ay nananatiling aktibo (nagpapakita ng itim na screen at ang Intel logo) sa panahon ng anumang mga kaganapan sa receiver hotplug o pagbabago ng resolution.
Kung hindi stable ang input ngunit stable na ngayon, kino-configure ng software ang pipeline para ipakita ang bagong resolution ng input at color space, ire-restart nito ang output mula sa CVI, at itatakda nito ang Mixer na ipakita muli ang input video layer. Ang muling pagpapagana ng layer ng mixer ay hindi kaagad dahil ang Frame Buffer ay maaaring umuulit pa rin ng mga lumang frame mula sa isang nakaraang input at dapat i-clear ng disenyo ang mga frame na ito. Pagkatapos ay maaari mong muling paganahin ang display upang maiwasan ang glitching. Ang frame buffer ay nagpapanatili ng bilang ng bilang ng mga frame na nabasa mula sa DDR4, na maaaring basahin ng Nios II processor. Ang software samples ito count kapag ang input ay naging stable at muling pinapagana ang Mixer layer kapag ang bilang ay tumaas ng apat na mga frame, na nagsisiguro na ang disenyo ay nag-flush ng anumang lumang mga frame mula sa buffer.

DisplayPort transmitter Hot-plug Events
Ang mga hot-plug na kaganapan sa DisplayPort transmitter ay nagpaputok ng interrupt sa loob ng software na nagtatakda ng flag upang alertuhan ang pangunahing loop ng software ng pagbabago sa output. Kapag nakita ng disenyo ang isang transmitter hot plug, binabasa ng software ang EDID para sa bagong display upang matukoy kung aling mga resolution at kulay na espasyo ang sinusuportahan nito. Kung itinakda mo ang mga switch ng DIP sa isang mode na hindi sinusuportahan ng bagong display, babalik ang software sa isang hindi gaanong hinihingi na mode ng display. Pagkatapos ay kino-configure nito ang pipeline, DisplayPort transmitter IP, at ang Si5338 na bahagi na bumubuo ng transmitter vid_clk para sa bagong output mode. Kapag ang input ay nakakita ng mga pagbabago, ang Mixer layer para sa input na video ay hindi ipapakita habang ang software ay nag-e-edit ng mga setting para sa pipeline. Ang software ay hindi muling pinagana
ang display hanggang pagkatapos ng apat na frame kapag ang mga bagong setting ay dumaan sa frame
buffer.

Mga Pagbabago sa Mga Setting ng User DIP Switch
Kinokontrol ng mga posisyon ng user DIP switch 2 hanggang 6 ang format ng output (resolution, frame rate, color space at bits per color) na hinihimok sa pamamagitan ng DisplayPort transmitter. Kapag nakita ng software ang mga pagbabago sa mga DIP switch na ito, tumatakbo ito sa isang sequence na halos magkapareho sa isang transmitter hot plug. Hindi mo kailangang i-query ang transmitter na EDID dahil hindi ito nagbabago.

History ng Pagbabago para sa AN 889: 8K DisplayPort Video Format Conversion Design Halample

Talahanayan 5. History ng Pagbabago para sa AN 889: 8K DisplayPort Video Format Conversion Design Halample

Bersyon ng Dokumento	Mga pagbabago
2019.05.30	Paunang paglabas.

Intel Corporation. Lahat ng karapatan ay nakalaan. Ang Intel, ang logo ng Intel, at iba pang mga marka ng Intel ay mga trademark ng Intel Corporation o mga subsidiary nito. Ginagarantiya ng Intel ang pagganap ng mga produktong FPGA at semiconductor nito sa kasalukuyang mga detalye alinsunod sa karaniwang warranty ng Intel, ngunit inilalaan ang karapatang gumawa ng mga pagbabago sa anumang produkto at serbisyo anumang oras nang walang abiso. Walang pananagutan o pananagutan ang Intel na nagmumula sa aplikasyon o paggamit ng anumang impormasyon, produkto, o serbisyong inilarawan dito maliban kung hayagang sinang-ayunan ng Intel. Pinapayuhan ang mga customer ng Intel na kunin ang pinakabagong bersyon ng mga detalye ng device bago umasa sa anumang nai-publish na impormasyon at bago maglagay ng mga order para sa mga produkto o serbisyo.
*Ang ibang mga pangalan at tatak ay maaaring i-claim bilang pag-aari ng iba.

Mga Dokumento / Mga Mapagkukunan

intel AN 889 8K DisplayPort Video Format Conversion Design Halample [pdf] Gabay sa Gumagamit Isang 889 8K DisplayPort Video Format Conversion Design Halample, AN 889, 8K DisplayPort Video Format Conversion Design Halample, Disenyo ng Conversion ng Format Halample, Conversion Design Halample

Mga sanggunian

• User Manual