Intel AN 889 8K Disseny de conversió de format de vídeo DisplayPort Example

Sobre el disseny de conversió de format de vídeo DisplayPort 8K Example

El disseny de conversió de format de vídeo DisplayPort 8K Example integra la IP de connectivitat de vídeo Intel DisplayPort 1.4 amb una canalització de processament de vídeo. El disseny ofereix una escala d'alta qualitat, conversió d'espai de color i conversió de velocitat de fotogrames per a fluxos de vídeo de fins a 8K a 30 fotogrames per segon o 4K a 60 fotogrames per segon.
El disseny és altament configurable per programari i maquinari, la qual cosa permet una configuració i un redisseny ràpids del sistema. El disseny s'adreça als dispositius Intel® Arria® 10 i utilitza l'última IP Intel FPGA preparada per a 8K de la suite de processament d'imatges i vídeo d'Intel Quartus® Prime v19.2.

Sobre DisplayPort Intel FPGA IP
Per crear dissenys d'Intel Arria 10 FPGA amb interfícies DisplayPort, instància de la IP Intel FPGA de DisplayPort. Tanmateix, aquesta IP de DisplayPort només implementa el protocol de codificació o descodificació per a DisplayPort. No inclou els transceptors, els PLL o la funcionalitat de reconfiguració del transceptor necessària per implementar el component sèrie d'alta velocitat de la interfície. Intel proporciona transceptor, PLL i components IP de reconfiguració independents. La selecció, parametrització i connexió d'aquests components per crear una interfície de receptor o transmissor DisplayPort totalment compatible requereix coneixements especialitzats.
Intel ofereix aquest disseny per a aquells que no són experts en transceptor. La GUI de l'editor de paràmetres per a la IP de DisplayPort us permet crear el disseny.
Creeu una instància de la IP de DisplayPort (que pot ser només receptor, només transmissor o receptor i transmissor combinats) a Platform Designer o al Catàleg IP. Quan parametritzeu la instància IP de DisplayPort, podeu seleccionar generar un exampdisseny per a aquesta configuració en particular. El disseny combinat del receptor i del transmissor és un pas senzill, on la sortida del receptor s'alimenta directament al transmissor. Un disseny de pas fix crea un receptor PHY totalment funcional, un transmissor PHY i blocs de reconfiguració que implementen tota la lògica del transceptor i PLL. Podeu copiar directament les seccions rellevants del disseny o utilitzar el disseny com a referència. El disseny genera un DisplayPort Intel Arria 10 FPGA IP Design Example i després afegeix molts dels files es generen directament a la llista de compilació utilitzada pel projecte Intel Quartus Prime. Aquests inclouen:

• Files per crear instàncies IP parametritzades per a transceptors, PLL i blocs de reconfiguració.
• Verilog HDL files per connectar aquestes IP als blocs PHY receptor de nivell superior, PHY transmissor i Arbitre de reconfiguració del transceptor.
• Restricció de disseny de Synopsys (SDC) files per establir les restriccions de temps rellevants.

Característiques del disseny de conversió de formats de vídeo DisplayPort 8K Example

• Entrada:
  • La connectivitat DisplayPort 1.4 admet resolucions des de 720×480 fins a 3840×2160 amb qualsevol velocitat de fotogrames fins a 60 fps i resolucions de fins a 7680×4320 a 30 fps.
  • Suport de connexió en calent.
  • Compatibilitat amb els formats de color RGB i YCbCr (4:4:4, 4:2:2 i 4:2:0) al
    entrada.
  • El programari detecta automàticament el format d'entrada i configura la canalització de processament adequadament.
• Sortida:
  • Connectivitat DisplayPort 1.4 seleccionable (mitjançant interruptors DIP) per a una resolució de 1080p, 1080i o 2160p a 60 fps o 2160p a 30 fps.
  • Suport de connexió en calent.
  • Interruptors DIP per establir el format de color de sortida necessari a RGB, YCbCr 4:4:4, YCbCr 4:2:2 o YCbCr 4:2:0.
• Canal de processament únic 10K RGB de 8 bits amb escalat configurable per programari i conversió de velocitat de fotogrames:
  • Escalador Lanczos de 12 tocs.
  • Escalador Lanczos de 16 fases i 4 tocs.
  • El buffer de fotogrames de vídeo de triple memòria intermèdia proporciona conversió de velocitat de fotogrames.
  • El mesclador amb combinació alfa permet la superposició d'icones OSD.

Com començar amb el disseny de conversió de formats de vídeo DisplayPort 8K Example

Requisits de maquinari i programari

El disseny de conversió de format de vídeo DisplayPort 8K Example requereix maquinari i programari específics.

Maquinari:

• Kit de desenvolupament Intel Arria 10 GX FPGA, inclosa la targeta DDR4 Hilo Daughter
• Targeta filla Bitec DisplayPort 1.4 FMC (revisió 11)
• Font DisplayPort 1.4 que produeix fins a 3840x2160p60 o 7680x4320p30 de vídeo
• Dispositiu DisplayPort 1.4 que mostra vídeos de fins a 3840x2160p60
• Cables DisplayPort 1.4 certificats VESA.

Programari:

• OS Windows o Linux
• La suite de disseny Intel Quartus Prime v19.2, que inclou:
  • Edició Intel Quartus Prime Pro
  • Dissenyador de plataformes
  • Nios® II EDS
  • Biblioteca IP Intel FPGA (inclosa la suite de processament de vídeo i imatge)

El disseny només funciona amb aquesta versió d'Intel Quartus Prime.

Descàrrega i instal·lació del disseny de conversió de formats de vídeo Intel 8K DisplayPort Example

El disseny està disponible a Intel Design Store.

1. Descarrega el projecte arxivat file udx10_dp.par.
2. Extraieu el projecte Intel Quartus Prime de l'arxiu:
   • a. Obriu Intel Quartus Prime Pro Edition.
   • b. Feu clic File ➤ Projecte obert.
     S'obre la finestra Obre el projecte.
   • c. Navegueu i seleccioneu el fitxer udx10_dp.par file.
   • d. Feu clic a Obre.
   • e. A la finestra Obre plantilla de disseny, configureu la carpeta Destinació a la ubicació desitjada per al projecte extret. Les entrades per a la plantilla de disseny file i el nom del projecte hauria de ser correcte i no cal que els canvieu.
   • f. Feu clic a D'acord.

Disseny Files per al disseny de conversió de formats de vídeo Intel 8K DisplayPort Example

Taula 1. Disseny Files

File o Nom de la carpeta	Descripció
ip	Conté la instància IP files per a totes les instàncies IP d'Intel FPGA del disseny: • Un DisplayPort IP (transmissor i receptor) • Un PLL que genera rellotges al nivell superior del disseny • Totes les IP que conformen el sistema Platform Designer per al pipeline de processament.
imatge_mestra	Conté pre_compiled.sof, que és una programació de placa precompilada file pel disseny.
no_acds_ip	Conté codi font per a IP addicional en aquest disseny que Intel Quartus Prime no inclou.
sdc	Conté un SDC file que descriu les restriccions de temps addicionals que requereix aquest disseny. La SDC fileEls inclosos automàticament amb les instàncies IP no gestionen aquestes restriccions.
programari	Conté codi font, biblioteques i scripts de compilació per al programari que s'executa al processador Nios II integrat per controlar la funcionalitat d'alt nivell del disseny.
udx10_dp	Una carpeta a la qual genera la sortida Intel Quartus Prime files per al sistema Platform Designer. La sortida udx10_dp.sopcinfo file permet generar la inicialització de la memòria file per a la memòria del programari del processador Nios II. No cal que generiu primer el sistema de Platform Designer complet.
no_acds_ip.ipx	Aquest IPX file declara tota la IP de la carpeta non_acds_ip a Platform Designer perquè aparegui a la biblioteca IP.
LLEGIUME.txt	Instruccions breus per construir i executar el disseny.
superior.qpf	El projecte Intel Quartus Prime file pel disseny.
superior.qsf	La configuració del projecte Intel Quartus Prime file pel disseny. Això file enumera tots els filees requereix per construir el disseny, juntament amb les assignacions de pins i una sèrie d'altres configuracions del projecte.
superior.v	El Verilog HDL de primer nivell file pel disseny.
udx10_dp.qsys	El sistema Platform Designer que conté la canalització de processament de vídeo, el processador Nios II i els seus perifèrics.

Compilació del disseny de conversió de formats de vídeo DisplayPort 8K Example
Intel proporciona una programació de placa precompilada file per al disseny al directori master_image (pre_compiled.sof) per permetre executar el disseny sense executar una compilació completa.
PASS:

1. Al programari Intel Quartus Prime, obriu el projecte top.qpf file. L'arxiu descarregat crea això file quan descomprimiu el projecte.
2. Feu clic File ➤ Obriu i seleccioneu ip/dp_rx_tx/dp_rx_tx.ip. S'obre la GUI de l'editor de paràmetres per a la IP de DisplayPort, que mostra els paràmetres de la instància de DisplayPort al disseny.
3. Feu clic a Genera Example Disseny (no Genera).
4. Quan finalitzi la generació, tanqueu l'editor de paràmetres.
5. In File Explorer, navegueu al directori del programari i descomprimiu l'arxiu vip_control_src.zip per generar el directori vip_control_src.
6. En un terminal BASH, navegueu a programari/script i executeu l'script shell build_sw.sh.
   L'script construeix el programari Nios II per al disseny. Crea tant un .elf file que podeu descarregar al tauler en temps d'execució, i un .hex file per compilar a la programació de la placa .sof file.
7. Al programari Intel Quartus Prime, feu clic a Processament ➤ Inicia la compilació.
   • Intel Quartus Prime genera el sistema udx10_dp.qsys Platform Designer.
   • Intel Quartus Prime estableix el projecte a top.qpf.

La compilació crea top.sof a la sortida_files quan es completi.

ViewCreació i regeneració del sistema de dissenyador de plataformes

1. Feu clic a Eines ➤ Dissenyador de plataforma.
2. Seleccioneu system name.qsys per a l'opció del sistema Platform Designer.
3. Feu clic a Obre.
   Platform Designer obre el sistema.
4. Review el sistema.
5. Regenera el sistema:
   • a. Feu clic a Genera HDL....
   • b. A la finestra de generació, activeu Esborra els directoris de sortida per als objectius de generació seleccionats.
   • c. Feu clic a Genera

Compilació del disseny de conversió de formats de vídeo DisplayPort 8K Exampli amb les eines de creació de programari Nios II per a Eclipse
Heu configurat un espai de treball interactiu Nios II Eclipse perquè el disseny produeixi un espai de treball que utilitzi les mateixes carpetes que l'script de compilació. Si abans executeu l'script de compilació, hauríeu de suprimir les carpetes software/vip_control i software/vip_control_bsp abans de crear l'espai de treball de l'Eclipse. Si torneu a executar l'script de compilació en qualsevol moment, sobreescriu l'espai de treball de l'Eclipse.
PASS:

1. Navegueu al directori del programari i descomprimiu l'arxiu vip_control_src.zip per generar el directori vip_control_src.
2. Al directori del projecte instal·lat, creeu una carpeta nova i anomeneu-la espai de treball.
3. Al programari Intel Quartus Prime, feu clic a Eines ➤ Eines de creació de programari Nios II per a Eclipse.
   • a. A la finestra Workspace Launcher, seleccioneu la carpeta de l'espai de treball que heu creat.
   • b. Feu clic a D'acord.
4. A la finestra Nios II – Eclipse, feu clic File ➤ Nou ➤ Aplicació Nios II i BSP de la plantilla.
   Apareix el quadre de diàleg Aplicació Nios II i BSP des de la plantilla.
   • a. A la informació SOPC File quadre, seleccioneu udx10_dp/udx10_dp.sopcinfo file. El Nios II SBT per a Eclipse emplena el nom de la CPU amb el nom del processador del .sopcinfo file.
   • b. Al quadre Nom del projecte, escriviu vip_control.
   • c. Seleccioneu Projecte en blanc a la llista Plantilles.
   • d. Feu clic a Següent.
   • e. Seleccioneu Crea un projecte BSP nou basat en la plantilla del projecte d'aplicació amb el nom del projecte vip_control_bsp.
   • f. Activa Utilitza la ubicació predeterminada.
   • g. Feu clic a Finalitza per crear l'aplicació i el BSP basat en .sopcinfo file.
     Després de generar el BSP, els projectes vip_control i vip_control_bsp apareixen a la pestanya Explorador de projectes.
5. A l'Explorador de Windows, copieu el contingut del directori software/vip_control_src al directori programari/vip_control acabat de crear.
6. A la pestanya Explorador de projectes de la finestra Nios II – Eclipse, feu clic amb el botó dret a la carpeta vip_control_bsp i seleccioneu Nios II > Edició BSP.
   • a. Seleccioneu Cap al menú desplegable per a sys_clk_timer.
   • b. Seleccioneu cpu_timer al menú desplegable per a timestamp_temporitzador.
   • c. Activa enable_small_c_library.
   • d. Feu clic a Genera.
   • e. Quan finalitzi la generació, feu clic a Surt.
7. A la pestanya Explorador de projectes, feu clic amb el botó dret al directori vip_control i feu clic a Propietats.
   1. a. A la finestra Propietats per a vip_control, expandiu les propietats de l'aplicació Nios II i feu clic a Camins de l'aplicació Nios II.
   2. b. Feu clic a Afegeix... al costat de Projectes de biblioteca.
   3. c. A la finestra Projectes de biblioteca, navegueu al directori udx10.dp\spftware \vip_control_src i seleccioneu el directori bkc_dprx.syslib.
   4. d. Feu clic a D'acord. Apareix un missatge Converteix en un camí relatiu. Feu clic a Sí.
   5. e. Repetiu els passos 7.b a la pàgina 8 i 7.c a la pàgina 8 per als directoris bkc_dptx.syslib i bkc_dptxll_syslib
   6. f. Feu clic a D'acord.
8. Seleccioneu Projecte ➤ Crea tot per generar el file vip_control.elf al directori programari/vip_control.
9. Creeu el mem_init file per a la compilació Intel Quartus Prime:
   1. a. Feu clic amb el botó dret a vip_control a la finestra de l'Explorador de projectes.
   2. b. Seleccioneu Crea objectius ➤ Crea....
   3. c. Seleccioneu mem_init_generate.
      d. Feu clic a Construir.
      El programari Intel Quartus Prime genera el
      udx10_dp_onchip_memory2_0_onchip_memory2_0.hex file al directori software/vip_control/mem_init.
10. Amb el disseny en una placa connectada, executeu la programació vip_control.elf file creat per la construcció Eclipse.
    • a. Feu clic amb el botó dret a la carpeta vip_control a la pestanya Explorador de projectes de la finestra Nios II -Eclipse.
    • b. Seleccionant Executa com a ➤ Maquinari Nios II. Si teniu una finestra de terminal Nios II oberta, tanqueu-la abans de descarregar el nou programari.

Configuració de l'Intel Arria 10 GX FPGA Development Kit
Descriu com configurar el kit per executar el disseny de conversió de formats de vídeo DisplayPort 8K Example.

Figura 1. Kit de desenvolupament Intel Arria 10 GX amb targeta HiLo Daughter
La figura mostra la placa amb el dissipador de calor blau eliminat per mostrar el posicionament de la targeta DDR4 Hilo. Intel recomana que no executeu el disseny sense el dissipador de calor en posició.

PASS:

1. Col·loqueu la targeta Bitec DisplayPort 1.4 FMC a la placa de desenvolupament mitjançant el port FMC A.
2. Assegureu-vos que l'interruptor d'alimentació (SW1) estigui apagat i, a continuació, connecteu el connector d'alimentació.
3. Connecteu un cable USB al vostre ordinador i al connector MicroUSB (J3) de la placa de desenvolupament.
4. Connecteu un cable DisplayPort 1.4 entre la font DisplayPort i el port receptor de la targeta FMC DisplayPort 1.4 de Bitec i assegureu-vos que la font estigui activa.
5. Connecteu un cable DisplayPort 1.4 entre la pantalla DisplayPort i el port del transmissor de la targeta FMC DisplayPort 1.4 de Bitec i assegureu-vos que la pantalla estigui activa.
6. Enceneu el tauler amb SW1.

LED d'estat de la placa, polsadors i interruptors DIP
El kit de desenvolupament Intel Arria 10 GX FPGA té vuit LED d'estat (amb emissors verds i vermells), tres botons d'usuari i vuit interruptors DIP d'usuari. El disseny de conversió de format de vídeo DisplayPort 8K Example il·lumina els LED per indicar l'estat de l'enllaç del receptor DisplayPort. Els polsadors i els interruptors DIP us permeten modificar la configuració del disseny.

LED d'estat

Taula 2. LED d'estat

LED	Descripció
LED vermells
0	Calibració DDR4 EMIF en curs.
1	La calibració de DDR4 EMIF ha fallat.
7:2	Sense utilitzar.
LEDs verds
0	S'il·lumina quan l'entrenament de l'enllaç del receptor DisplayPort es completa correctament i el disseny rep un vídeo estable.
5:1	Recompte de carrils del receptor DisplayPort: 00001 = 1 carril 00010 = 2 carrils 00100 = 4 carrils
7:6	Velocitat del carril del receptor DisplayPort: 00 = 1.62 Gbps 01 = 2.7 Gbps 10 = 5.4 Gbps 11 = 8.1 Gbps

La taula mostra l'estat que indica cada LED. Cada posició de LED té indicadors vermells i verds que es poden il·luminar de manera independent. Qualsevol LED taronja brillant significa que els indicadors vermell i verd estan encès.

Botons d'usuari
El botó 0 de l'usuari controla la visualització del logotip d'Intel a l'extrem superior dret de la pantalla de sortida. A l'inici, el disseny permet la visualització del logotip. Si premeu el polsador 0, s'activa l'activació de la visualització del logotip. El polsador 1 de l'usuari controla el mode d'escala del disseny. Quan una font o una pica està connectada en calent, el disseny predeterminat és:

• Mode de transmissió, si la resolució d'entrada és inferior o igual a la resolució de sortida
• Mode de reducció d'escala, si la resolució d'entrada és superior a la resolució de sortida

Cada vegada que premeu el botó 1 de l'usuari, el disseny canvia al següent mode d'escala (passthrough > upscale, upscale > downscale, downscale > passthrough). El polsador 2 de l'usuari no s'utilitza.

Interruptors DIP d'usuari
Els interruptors DIP controlen la impressió del terminal Nios II opcional i la configuració del format de vídeo de sortida impulsat a través del transmissor DisplayPort.

Taula 3. Interruptors DIP
La taula mostra la funció de cada interruptor DIP. Els interruptors DIP, numerats de l'1 al 8 (no del 0 al 7), coincideixen amb els números impresos al component de l'interruptor. Per activar cada interruptor, moveu l'interruptor blanc cap a la pantalla LCD i lluny dels LED del tauler.

Canvia	Funció
1	Activa la impressió del terminal Nios II quan està activat.
2	Estableix bits de sortida per color: OFF = 8 bits ON = 10 bits
4:3	Estableix l'espai de color de sortida i sampling: SW4 OFF, SW3 OFF = RGB 4:4:4 SW4 OFF, SW3 ON = YCbCr 4:4:4 SW4 ON, SW3 OFF = YCbCr 4:2:2 SW4 ON, SW3 ON = YCbCr 4:2:0
6:5	Estableix la resolució de sortida i la velocitat de fotogrames: SW4 OFF, SW3 OFF = 4K60 SW4 OFF, SW3 ON = 4K30 SW4 ON, SW3 OFF = 1080p60 SW4 ON, SW3 ON = 1080i60
8:7	Sense utilitzar

Execució del disseny de conversió de formats de vídeo DisplayPort 8K Example
Heu de descarregar el .sof compilat file per al disseny a l'Intel Arria 10 GX FPGA Development Kit per executar el disseny.
PASS:

1. Al programari Intel Quartus Prime, feu clic a Eines ➤ Programador.
2. A la finestra del programador, feu clic a Detecció automàtica per escanejar el fitxer JTAG encadena i descobreix els dispositius connectats.
   Si apareix una finestra emergent que us demana que actualitzeu la llista de dispositius del programador, feu clic a Sí.
3. A la llista de dispositius, seleccioneu la fila anomenada 10AX115S2F45.
4. Feu clic a Canvia File…
   • Per utilitzar la versió precompilada de la programació file que Intel inclou com a part de la descàrrega del disseny, seleccioneu master_image/pre_compiled.sof.
   • Per utilitzar la seva programació file creat per la compilació local, seleccioneu output_files/top.sof.
5. Activeu Programa/Configura a la fila 10AX115S2F45 de la llista de dispositius.
6. Feu clic a Inici.
   Quan el programador completa, el disseny s'executa automàticament.
7. Obriu un terminal Nios II per rebre els missatges de text de sortida del disseny; en cas contrari, el disseny es bloquejarà després de diversos canvis d'interruptor (només si poseu l'interruptor DIP de l'usuari 1 a ON).
   • a. Obriu una finestra de terminal i escriviu nios2-terminal
   • b. Premeu Intro.

connectat a l'entrada. Sense cap font, la sortida és una pantalla negra amb el logotip d'Intel a la cantonada superior dreta de la pantalla.

Descripció funcional del disseny de conversió de formats de vídeo DisplayPort 8K Example

El sistema Platform Designer, udx10_dp.qsys, conté la IP del protocol del receptor i transmissor DisplayPort, la IP de la canalització de vídeo i els components del processador Nios II. El disseny connecta el sistema Platform Designer a la lògica PHY del receptor i transmissor DisplayPort (que conté els transceptors d'interfície) i la lògica de reconfiguració del transceptor al nivell superior en un disseny Verilog HDL RTL file (top.v). El disseny inclou una única ruta de processament de vídeo entre l'entrada DisplayPort i la sortida DisplayPort.

Figura 2. Diagrama de blocs
El diagrama mostra els blocs del disseny de conversió de format de vídeo DisplayPort 8K Example. El diagrama no mostra alguns dels perifèrics genèrics connectats al Nios II, l'Avalon-MM entre el processador Nios II i la resta de components del sistema. El disseny accepta vídeo d'una font DisplayPort a l'esquerra, processa el vídeo a través del canal de vídeo d'esquerra a dreta abans de passar el vídeo a la pica DisplayPort de la dreta.

PHY del receptor DisplayPort i IP del receptor DisplayPort
La targeta Bitec DisplayPort FMC proporciona un buffer per al senyal DisplayPort 1.4 de la font DisplayPort. La combinació de DisplayPort Receiver PHY i DisplayPort Receiver IP descodifica el senyal entrant per crear un flux de vídeo. El receptor DisplayPort PHY conté els transceptors per deserialitzar les dades entrants i l'IP del receptor DisplayPort descodifica el protocol DisplayPort. El receptor DisplayPort IP combinat processa el senyal DisplayPort entrant sense cap programari. El senyal de vídeo resultant de la IP del receptor DisplayPort és un format de transmissió en paquets nadiu. El disseny configura el receptor DisplayPort per a una sortida de 10 bits.

DisplayPort a IP de vídeo cronometrat
El format de dades de transmissió en paquets que emet el receptor DisplayPort no és directament compatible amb el format de dades de vídeo cronometrat que espera la IP d'entrada de vídeo cronometrada. La IP de vídeo de DisplayPort a cronometrat és una IP personalitzada per a aquest disseny. Converteix la sortida de DisplayPort en un format de vídeo cronometrat compatible que podeu connectar directament a l'entrada de vídeo cronometrat. El DisplayPort a la IP de vídeo cronometrat pot modificar l'estàndard de senyalització de cable i pot alterar l'ordenació dels plans de color dins de cada píxel. L'estàndard DisplayPort especifica l'ordre de color que és diferent de l'ordenació IP de la canalització de vídeo Intel. El processador Nios II controla l'intercanvi de color. Llegeix l'espai de color actual per a la transmissió des de la IP del receptor DisplayPort amb la seva interfície esclava Avalon-MM. Dirigeix ​​el DisplayPort a la IP de vídeo cronometrada per aplicar la correcció adequada amb la seva interfície esclava Avalon-MM.

Entrada de vídeo cronometrada
L'entrada de vídeo cronometrat processa el senyal de la interfície de vídeo cronometrat del DisplayPort a la IP de vídeo cronometrat i el converteix al format de senyal de vídeo Avalon-ST. Aquest format de senyal elimina tota la informació de supressió horitzontal i vertical del vídeo deixant només dades d'imatge actives. La IP el paquetitza com un paquet per fotograma de vídeo. També afegeix paquets de metadades addicionals (anomenats paquets de control) que descriuen la resolució de cada fotograma de vídeo. El flux de vídeo Avalon-ST a través del tub de processament és de quatre píxels en paral·lel, amb tres símbols per píxel. L'entrada de vídeo cronometrat proporciona un pas de rellotge per a la conversió del senyal de vídeo cronometrat de velocitat variable de la IP del receptor DisplayPort a la velocitat de rellotge fixa (300 MHz) per a la canalització d'IP de vídeo.

Netejador de corrents
El netejador de flux assegura que el senyal de vídeo d'Avalon-ST que passa a la canonada de processament està lliure d'errors. La connexió en calent de la font DisplayPort pot fer que el disseny presenti fotogrames incomplets de dades a la IP d'entrada de vídeo cronometrada i generi errors en el flux de vídeo Avalon-ST resultant. La mida dels paquets que contenen les dades de vídeo per a cada fotograma no coincideix amb la mida informada pels paquets de control associats. El netejador de flux detecta aquestes condicions i afegeix dades addicionals (píxels grisos) al final dels paquets de vídeo ofensius per completar el fotograma i coincidir amb l'especificació del paquet de control.

Chroma Resampler (entrada)
Les dades de vídeo que rep el disseny a l'entrada de DisplayPort poden ser 4:4:4, 4:2:2 o 4:2:0 croma sampconduït. La res de croma d'entradaampler pren el vídeo entrant en qualsevol format i el converteix a 4:4:4 en tots els casos. Per proporcionar una qualitat visual més alta, el chroma resampler utilitza l'algorisme filtrat més car computacionalment. El processador Nios II llegeix el chroma s actualampling des de la IP del receptor DisplayPort mitjançant la seva interfície esclava Avalon-MM. Comunica el format a la croma resampler mitjançant la seva interfície esclau Avalon-MM.

Convertidor d'espai de color (entrada)
Les dades de vídeo d'entrada de DisplayPort poden utilitzar l'espai de color RGB o YCbCr. El convertidor d'espai de color d'entrada pren el vídeo entrant en qualsevol format que arribi i el converteix a RGB en tots els casos. El processador Nios II llegeix l'espai de color actual de la IP del receptor DisplayPort amb la seva interfície esclava Avalon-MM; carrega els coeficients de conversió correctes a la croma resampa través de la seva interfície esclau Avalon-MM.

Clipper
El tallador selecciona una àrea activa del flux de vídeo entrant i descarta la resta. El control de programari que s'executa al processador Nios II defineix la regió a seleccionar. La regió depèn de la resolució de les dades rebudes a la font DisplayPort i la resolució de sortida i el mode d'escalat. El processador comunica la regió al Clipper mitjançant la seva interfície esclau Avalon-MM.

Escalador
El disseny aplica l'escala a les dades de vídeo entrants segons la resolució d'entrada rebuda i la resolució de sortida que necessiteu. També podeu seleccionar entre tres modes d'escala (augment d'escala, escala inferior i passthrough). Dues IP escalars proporcionen la funcionalitat d'escalat: una implementa qualsevol reducció d'escala necessària; l'altre implementa l'augment d'escala. El disseny requereix dos escaladors.

• Quan l'escalador implementa una escala inferior, no produeix dades vàlides en cada cicle de rellotge a la seva sortida. Per exampSi s'implementa una relació d'escala 2x, el senyal vàlid a la sortida és alt cada dos cicles de rellotge mentre el disseny rep cada línia d'entrada numerada parell, i després baix per a la totalitat de les línies d'entrada senars. Aquest comportament d'explosió és fonamental per al procés de reducció de la velocitat de dades a la sortida, però és incompatible amb la IP Mixer aigües avall, que generalment espera una velocitat de dades més consistent per evitar un desbordament inferior a la sortida. El disseny requereix el Frame Buffer entre qualsevol escala inferior i mesclador. El Frame Buffer permet que el mesclador llegeixi les dades a la velocitat que requereix.
• Quan l'escalador implementa una escala superior, produeix dades vàlides a cada cicle de rellotge, de manera que el mesclador següent no té cap problema. Tanmateix, és possible que no accepti dades d'entrada noves en cada cicle de rellotge. Prenent un 2x de luxe com a exampli, a les línies de sortida de nombre parell accepta un nou ritme de dades cada dos cicles de rellotge, després no accepta dades d'entrada noves a les línies de sortida de nombre senar. Tanmateix, el Clipper aigües amunt pot produir dades a un ritme completament diferent si està aplicant un clip significatiu (per exemple, durant un zoom-in). Per tant, un Clipper i l'excel·lent generalment s'han de separar per un Frame Buffer, de manera que l'escalador s'asseu després del Frame Buffer a la canalització. L'escalador s'ha de situar davant del Frame Buffer per a la reducció d'escales, de manera que el disseny implementa dos escaladors separats a cada costat del Frame Buffer: un per a l'augment d'escala; l'altre per a la baixa.

Dos escaladors també redueixen l'amplada de banda màxima de DDR4 requerida pel Frame Buffer. Sempre heu d'aplicar reducció d'escala abans del Frame Buffer, minimitzant la velocitat de dades al costat d'escriptura. Apliqueu sempre augments després del Frame Buffer, que minimitza la velocitat de dades al costat de lectura. Cada escalador obté la resolució d'entrada necessària dels paquets de control del flux de vídeo entrant, mentre que el processador Nios II amb la interfície esclau Avalon-MM estableix la resolució de sortida per a cada escalador.

Frame Buffer
El buffer de fotogrames utilitza la memòria DDR4 per dur a terme un triple buffer que permet que la canalització de processament de vídeo i imatges realitzi una conversió de velocitat de fotogrames entre les taxes de fotogrames entrants i sortints. El disseny pot acceptar qualsevol velocitat de fotogrames d'entrada, però la velocitat total de píxels no ha de superar 1 giga píxels per segon. El programari Nios II estableix la velocitat de fotogrames de sortida a 30 o 60 fps, segons el mode de sortida que seleccioneu. La velocitat de fotogrames de sortida és una funció de la configuració de la sortida de vídeo cronometrat i el rellotge de píxels de vídeo de sortida. La contrapressió que aplica la sortida de vídeo cronometrada a la canonada determina la velocitat a la qual el costat de lectura del Frame Buffer treu fotogrames de vídeo de la DDR4.

Mesclador
El mesclador genera una imatge de fons negre de mida fixa que el processador Nios II programa perquè coincideixi amb la mida de la imatge de sortida actual. El mesclador té dues entrades. La primera entrada es connecta a l'escalador per permetre que el disseny mostri la sortida de la canalització de vídeo actual. La segona entrada es connecta al bloc generador d'icones. El disseny només permet la primera entrada del mesclador quan detecta un vídeo actiu i estable a l'entrada de vídeo cronometrada. Per tant, el disseny manté una imatge de sortida estable a la sortida mentre es connecta en calent a l'entrada. El disseny alfa combina la segona entrada al mesclador, connectat al generador d'icones, tant sobre les imatges de fons com de la canalització de vídeo amb un 50% de transparència.

Convertidor d'espai de color (sortida)
El convertidor d'espai de color de sortida transforma les dades de vídeo RGB d'entrada a l'espai de color RGB o YCbCr en funció de la configuració del temps d'execució del programari.

Chroma Resampler (sortida)
La res de croma de sortidaampler converteix el format de 4:4:4 a un dels formats 4:4:4, 4:2:2 o 4:2:0. El programari estableix el format. La res de croma de sortidaampler també utilitza un algorisme filtrat per aconseguir un vídeo d'alta qualitat.

Sortida de vídeo cronometrada
La sortida de vídeo cronometrat converteix el flux de vídeo Avalon-ST al format de vídeo cronometrat. La sortida de vídeo cronometrada afegeix informació de temps de sincronització i sincronització horitzontal i vertical al vídeo. El processador Nios II programa els paràmetres rellevants a la sortida de vídeo cronometrat en funció de la resolució de sortida i la velocitat de fotogrames que sol·liciteu. La sortida de vídeo cronometrat converteix el rellotge, passant des del rellotge de canalització fix de 300 MHz a la velocitat variable del vídeo cronometrat.

Vídeo cronometrat a DisplayPort
El component transmissor DisplayPort accepta dades formatades com a vídeo de cronometratge. Les diferències en la senyalització de cables i la declaració de les interfícies de conductes a Platform Designer impedeixen connectar la sortida de vídeo cronometrada directament a la IP del transmissor DisplayPort. El component de vídeo cronometrat a DisplayPort és una IP personalitzada específica del disseny per proporcionar la conversió senzilla necessària entre la sortida de vídeo cronometrada i la IP del transmissor de DisplayPort. També intercanvia l'ordre dels plans de color a cada píxel per tenir en compte els diferents estàndards de format de color utilitzats per Avalon-ST Video i DisplayPort.

Transmissor DisplayPort IP i transmissor DisplayPort PHY
L'IP del transmissor DisplayPort i el transmissor PHY de DisplayPort funcionen junts per convertir el flux de vídeo del vídeo cronometrat a un flux DisplayPort compatible. El transmissor IP DisplayPort gestiona el protocol DisplayPort i codifica les dades DisplayPort vàlides, mentre que el transmissor DisplayPort PHY conté els transceptors i crea la sortida en sèrie d'alta velocitat.

Processador i perifèrics Nios II
El sistema Platform Designer conté un processador Nios II, que gestiona les IP del receptor i del transmissor DisplayPort i la configuració del temps d'execució de la canalització de processament. El processador Nios II es connecta a aquests perifèrics bàsics:

• Una memòria en xip per emmagatzemar el programa i les seves dades.
• AJTAG UART per mostrar la sortida del programari printf (mitjançant un terminal Nios II).
• Un temporitzador del sistema per generar retards de nivell de mil·lisegons en diversos punts del programari, tal com exigeix ​​l'especificació de DisplayPort de durada mínima d'esdeveniments.
• LEDs per mostrar l'estat del sistema.
• Interruptors de botó per permetre canviar entre els modes d'escalat i per activar i desactivar la visualització del logotip d'Intel.
• Interruptors DIP per permetre canviar el format de sortida i per habilitar i desactivar la impressió de missatges a un terminal Nios II.

Esdeveniments de connexió en calent tant a la font de DisplayPort com a les interrupcions de foc que desencadenen el processador Nios II per configurar correctament el transmissor i la canalització de DisplayPort. El bucle principal del codi del programari també controla els valors dels polsadors i els interruptors DIP i modifica la configuració de la canonada en conseqüència.

Controladors I²C
El disseny conté dos controladors I²C (Si5338 i PS8460) per editar la configuració de tres dels altres components de l'Intel Arria 10 10 GX FPGA Development Kit. Dos generadors de rellotge Si5338 del kit de desenvolupament FPGA Intel Arria 10 GX es connecten al mateix bus I²C. El primer genera el rellotge de referència per a l'EMIF DDR4. De manera predeterminada, aquest rellotge està configurat a 100 MHz per utilitzar-lo amb DDR1066 de 4 MHz, però aquest disseny executa el DDR4 a 1200 MHz, que requereix un rellotge de referència de 150 MHz. A l'inici, el processador Nios II, mitjançant el perifèric del controlador I²C, canvia la configuració del mapa de registre del primer Si5338 per augmentar la velocitat del rellotge de referència DDR4 a 150MHz. El segon generador de rellotge Si5338 genera el vid_clk per a la interfície de vídeo cronometrada entre la canalització i la IP del transmissor DisplayPort. Heu d'ajustar la velocitat d'aquest rellotge per a cada resolució de sortida i velocitat de fotogrames compatibles amb el disseny. Podeu ajustar la velocitat en temps d'execució quan el processador Nios II ho requereixi. La targeta filla Bitec DisplayPort 1.4 FMC fa ús del repetidor i retemporitzador de neteja de jitter Parade PS8460. A l'inici, el processador Nios II edita la configuració predeterminada d'aquest component per complir els requisits del disseny.

Descripció del programari

El disseny de conversió de format de vídeo DisplayPort 8K Exampinclou IP de la suite Intel Video and Image Processing Suite i la interfície DisplayPort IP Totes aquestes IP poden processar fotogrames de dades sense cap intervenció addicional quan es configuren correctament. Heu d'implementar un control extern d'alt nivell per configurar les IP per començar i quan el sistema canvia, per exemple, esdeveniments de connexió en calent del receptor o transmissor de DisplayPort o l'activitat dels botons de l'usuari. En aquest disseny, un processador Nios II, amb programari de control a mida, proporciona el control d'alt nivell. A l'inici del programari:

• Estableix el rellotge de referència DDR4 a 150 MHz per permetre una velocitat DDR de 1200 MHz i, a continuació, restableix la IP de la interfície de memòria externa per tornar a calibrar el nou rellotge de referència.
• Configura el repetidor i el retemporitzador PS8460 DisplayPort.
• Inicialitza les interfícies del receptor i del transmissor DisplayPort.
• Inicialitza les IP del canal de processament.

Quan s'ha completat la inicialització, el programari entra en un bucle while continu, comprovant i reaccionant a una sèrie d'esdeveniments.

Canvis al mode d'escala
El disseny admet tres modes d'escala bàsics; passthrough, upscale i downscale. En mode passthrough, el disseny no fa escala del vídeo d'entrada, en mode upscale el disseny augmenta el vídeo d'entrada i en mode downscale el disseny redueix el vídeo d'entrada.
Els quatre blocs en el procés de processament; el Clipper, el downscaler, el upscaler i el Mixer determinen la presentació de la sortida final en cada mode. El programari controla la configuració de cada bloc en funció de la resolució d'entrada actual, la resolució de sortida i el mode d'escala que seleccioneu. En la majoria dels casos, el Clipper passa l'entrada sense modificar-la i la mida de fons del mesclador és la mateixa mida que la versió final escalada del vídeo d'entrada. Tanmateix, si la resolució del vídeo d'entrada és superior a la mida de sortida, no és possible aplicar una escala superior al vídeo d'entrada sense retallar-lo abans. Si la resolució d'entrada és inferior a la de sortida, el programari no pot aplicar una escala inferior sense aplicar una capa de fons del mesclador que sigui més gran que la capa de vídeo d'entrada, que afegeix barres negres al voltant del vídeo de sortida.

Taula 4. Processament de canonades de blocs
Aquesta taula enumera l'acció dels quatre blocs de canalització de processament en cadascuna de les nou combinacions de mode d'escalat, resolució d'entrada i resolució de sortida.

Mode	dins > fora	dins = fora	dins < fora
Passthrough	Talla a la mida de sortida Sense escala inferior	Cap clip Sense escala inferior	Cap clip Sense escala inferior
continuat…

Mode	dins > fora	dins = fora	dins < fora
	Sense luxe Sense vora negra	Sense luxe Sense vora negra	Sense luxe Coixinets de vora negres a la mida de sortida
De luxe	Talla a 2/3 de mida de sortida Sense escala inferior Escala a la mida de sortida Sense vora negra	Talla a 2/3 de mida de sortida Sense escala inferior Escala a la mida de sortida Sense vora negra	Cap clip Sense escala inferior Escala a la mida de sortida Sense vora negra
Reducció d'escala	Cap clip Escala a la mida de sortida Sense augment Sense vora negra	Cap clip Escala a la mida de sortida Sense augment Sense vora negra	Cap clip Redueix la mida d'entrada a 2/3 Sense escala Coixinets de vora negres a la mida de sortida

Canvieu entre els modes prement el botó 1 de l'usuari. El programari supervisa els valors dels botons de cada execució a través del bucle (fa un rebot del programari) i configura les IP de la canalització de processament adequadament.

Canvis a l'entrada DisplayPort
En cada execució del bucle, el programari sondeja l'estat de l'entrada de vídeo cronometrada, buscant canvis en l'estabilitat del flux de vídeo d'entrada. El programari considera que el vídeo és estable si:

• L'entrada de vídeo cronometrat informa que el vídeo cronometrat s'ha bloquejat correctament.
• La resolució d'entrada i l'espai de color no han canviat des de l'execució anterior pel bucle.

Si l'entrada era estable, però s'ha perdut el bloqueig o les propietats del flux de vídeo han canviat, el programari atura l'entrada de vídeo cronometrada que enviï vídeo a través de la canalització. També configura el mesclador perquè deixi de mostrar la capa de vídeo d'entrada. La sortida roman activa (mostra una pantalla negra i el logotip d'Intel) durant qualsevol esdeveniment d'enchufe en calent del receptor o canvis de resolució.
Si l'entrada no era estable però ara és estable, el programari configura la canalització per mostrar la nova resolució d'entrada i l'espai de color, reinicia la sortida del CVI i configura el mesclador perquè torni a mostrar la capa de vídeo d'entrada. La reactivació de la capa del mesclador no és immediata, ja que la memòria intermèdia pot estar repetint fotogrames antics d'una entrada anterior i el disseny ha d'esborrar aquests fotogrames. A continuació, podeu tornar a activar la pantalla per evitar problemes. La memòria intermèdia manté un recompte del nombre de fotogrames llegides des de la DDR4, que el processador Nios II pot llegir. El programari sampaquest recompte quan l'entrada es torna estable i torna a habilitar la capa Mixer quan el recompte s'ha incrementat en quatre fotogrames, la qual cosa assegura que el disseny elimina qualsevol fotograma antic de la memòria intermèdia.

Esdeveniments de connexió en calent del transmissor DisplayPort
Els esdeveniments de connexió en calent al transmissor DisplayPort desencadenen una interrupció dins del programari que estableix una bandera per alertar el bucle de programari principal d'un canvi en la sortida. Quan el disseny detecta un endoll en calent del transmissor, el programari llegeix l'EDID de la nova pantalla per determinar quines resolucions i espais de color són compatibles. Si configureu els interruptors DIP en un mode que la pantalla nova no pot suportar, el programari tornarà a un mode de visualització menys exigent. A continuació, configura la canalització, la IP del transmissor DisplayPort i la part Si5338 que genera el transmissor vid_clk per al nou mode de sortida. Quan l'entrada veu canvis, la capa de mesclador per al vídeo d'entrada no es mostra, ja que el programari edita la configuració de la canalització. El programari no es torna a habilitar
la pantalla fins després de quatre fotogrames quan els nous paràmetres passen pel marc
tampó.

Canvis a la configuració del commutador DIP de l'usuari
Les posicions dels interruptors DIP de l'usuari del 2 al 6 controlen el format de sortida (resolució, velocitat de fotogrames, espai de color i bits per color) impulsat a través del transmissor DisplayPort. Quan el programari detecta canvis en aquests interruptors DIP, s'executa a través d'una seqüència que és pràcticament idèntica a una connexió en calent del transmissor. No cal que consulteu l'EDID del transmissor, ja que no canvia.

Historial de revisions per a AN 889: Disseny de conversió de format de vídeo DisplayPort 8K Example

Taula 5. Historial de revisions per a AN 889: Disseny de conversió de format de vídeo DisplayPort 8K Example

Versió del document	Canvis
2019.05.30	Alliberament inicial.

Intel Corporation. Tots els drets reservats. Intel, el logotip d'Intel i altres marques d'Intel són marques comercials d'Intel Corporation o de les seves filials. Intel garanteix el rendiment dels seus productes FPGA i semiconductors amb les especificacions actuals d'acord amb la garantia estàndard d'Intel, però es reserva el dret de fer canvis a qualsevol producte i servei en qualsevol moment sense previ avís. Intel no assumeix cap responsabilitat derivada de l'aplicació o l'ús de qualsevol informació, producte o servei descrit aquí, tret que Intel ho acordi expressament per escrit. Es recomana als clients d'Intel que obtinguin la darrera versió de les especificacions del dispositiu abans de confiar en qualsevol informació publicada i abans de fer comandes de productes o serveis.
* Altres noms i marques es poden reclamar com a propietat d'altres.

Documents/Recursos

Intel AN 889 8K Disseny de conversió de format de vídeo DisplayPort Example [pdfGuia de l'usuari AN 889 Disseny de conversió de format de vídeo DisplayPort 8K Example, AN 889, Disseny de conversió de format de vídeo DisplayPort 8K Example, Disseny de conversió de format Example, Disseny de conversió Example

Referències

• Manual d'usuari