intel AN 889 8K DisplayPort Video Format Konverta Dezajno Ekzample
Pri la 8K DisplayPort Video Format Konverta Dezajno Ekzample
La 8K DisplayPort Video Format Konverta Dezajno Ekzample integras la Intel DisplayPort 1.4 video konektebleco IP kun videopretiga dukto. La dezajno liveras altkvalitan skaladon, kolorspacan konvertiĝon kaj framfrekvencan konvertiĝon por videofluoj ĝis 8K je 30 kadroj je sekundo, aŭ 4K je 60 kadroj sekundo.
La dezajno estas tre agordebla programaro kaj aparataro, ebligante rapidan sisteman agordon kaj restrukturi. La dezajno celas Intel® Arria® 10-aparatojn kaj uzas la plej novan 8K pretan Intel FPGA IP de la Video and Image Processing Suite en Intel Quartus® Prime v19.2.
Pri DisplayPort Intel FPGA IP
Por krei Intel Arria 10 FPGA-dezajnojn kun DisplayPort-interfacoj, kreu la DisplayPort Intel FPGA IP. Tamen, ĉi tiu DisplayPort IP nur efektivigas la protokolon kodi aŭ malkodi por DisplayPort. Ĝi ne inkludas la radio-ricevilojn, PLLojn, aŭ transceiver-reagordan funkcion necesan por efektivigi la altrapidan serian komponenton de la interfaco. Intel disponigas apartajn dissendilon, PLL, kaj reagordajn IP-komponentojn. Elekti, parametrigi kaj konekti ĉi tiujn komponantojn por krei plene kongruan DisplayPort-ricevilon aŭ dissendilan interfacon postulas specialajn sciojn.
Intel provizas ĉi tiun dezajnon por tiuj, kiuj ne estas spertuloj pri transceptor. La parametroredaktilo GUI por la DisplayPort IP permesas konstrui la dezajnon.
Vi kreas ekzemplon de la DisplayPort IP (kiu povas esti nur ricevilo, nur dissendilo aŭ kombinita ricevilo kaj dissendilo) en aŭ Platform Designer aŭ la IP Katalogo. Kiam vi parametrigas la DisplayPort IP-instancon, vi povas elekti generi ekzampla dezajno por tiu aparta agordo. La kombinita ricevilo kaj dissendildezajno estas simpla trapaso, kie la produktaĵo de la ricevilo eniras rekte al la dissendilo. Fiksa trapasa dezajno kreas plene funkcian ricevilon PHY, dissendilon PHY, kaj reagordaj blokoj kiuj efektivigas la tutan radioricevilon kaj PLL-logikon. Vi povas aŭ rekte kopii la koncernajn sekciojn de la dezajno, aŭ uzi la dezajnon kiel referencon. La dezajno generas DisplayPort Intel Arria 10 FPGA IP Design Example kaj poste aldonas multajn el la files generitaj rekte en la kompilliston uzata de la projekto Intel Quartus Prime. Ĉi tiuj inkluzivas:
- Files krei parametrojn IP-kazojn por transceivers, PLL-oj kaj rekonfiguraj blokoj.
- Verilog HDL files por konekti ĉi tiujn IP-ojn en la pli altan nivelajn ricevilo PHY, dissendilo PHY, kaj Transceiver Reconfiguration Arbiter-blokoj
- Synopsys-dezajna limo (SDC) files por agordi la koncernajn tempajn limojn.
Trajtoj de la 8K DisplayPort Video Format Conversion Design Example
- Enigo:
- DisplayPort 1.4-konektebleco subtenas rezoluciojn de 720×480 ĝis 3840×2160 je ajna framfrekvenco ĝis 60 fps, kaj rezoluciojn ĝis 7680×4320 ĉe 30 fps.
- Subteno de varma ŝtopilo.
- Subteno por kaj RGB kaj YCbCr (4:4:4, 4:2:2 kaj 4:2:0) kolorformatoj ĉe la
enigo. - Programaro aŭtomate detektas la enigformaton kaj agordas la pretigan dukton taŭge.
- Eligo:
- Konektebleco de DisplayPort 1.4 elektebla (per DIP-ŝaltiloj) por aŭ 1080p, 1080i aŭ 2160p rezolucio ĉe 60 fps, aŭ 2160p ĉe 30 fps.
- Subteno de varma ŝtopilo.
- DIP-ŝaltiloj por agordi la bezonatan eligkoloran formaton al RGB, YCbCr 4:4:4, YCbCr 4:2:2 aŭ YCbCr 4:2:0.
- Ununura 10-bita 8K RGB-pretiga dukto kun programaro agordebla skalo kaj framfrekvenca konvertiĝo:
- 12-frapa Lanczos malsupren-skalilo.
- 16-faza, 4-frapa Lanczos supren-skalilo.
- Triobla bufro de videoframa bufro provizas framfrekvencan konvertiĝon.
- Miksilo kun alfa-miksado permesas OSD-ikonon tegmenton.
Komencu kun la 8K DisplayPort Video Format Konverta Dezajno Ekzample
Postuloj pri aparataro kaj programaro
La 8K DisplayPort Video Format Konverta Dezajno Ekzample postulas specifan aparataron kaj programaron.
Aparataro:
- Intel Arria 10 GX FPGA Development Kit, inkluzive de la DDR4 Hilo Daughter Card
- Bitec DisplayPort 1.4 FMC filinkarto (revizio 11)
- DisplayPort 1.4-fonto kiu produktas ĝis 3840x2160p60 aŭ 7680x4320p30 video
- DisplayPort 1.4 lavujo kiu montras ĝis 3840x2160p60 video
- Kabloj DisplayPort 1.4 atestitaj VESA.
Programaro:
- Vindozo aŭ Linukso OS
- La Intel Quartus Prime Design Suite v19.2, kiu inkluzivas:
- Intel Quartus Prime Pro Edition
- Platforma Dizajnisto
- Nios® II EDS
- Intel FPGA IP-Biblioteko (inkluzive de la Vidbendo kaj Bilda Pretigo-Serio)
La dezajno funkcias nur kun ĉi tiu versio de Intel Quartus Prime.
Elŝuto kaj Instalado de la Intel 8K DisplayPort Video Format Konverta Dezajno Ekzample
La dezajno estas havebla en la Intel Design Store.
- Elŝutu la arkivitan projekton file udx10_dp.par.
- Eltiru la projekton Intel Quartus Prime el la arkivo:
- a. Malfermu Intel Quartus Prime Pro Edition.
- b. Klaku File ➤ Malfermu Projekton.
La fenestro Malferma Projekto malfermiĝas. - c. Iru al kaj elektu la udx10_dp.par file.
- d. Klaku Malfermu.
- e. En la fenestro Malferma Dezajna Ŝablono, agordu la Destinan dosierujon al la dezirata loko por la ĉerpita projekto. La enskriboj por la desegna ŝablono file kaj projektnomo devus esti ĝusta kaj vi ne bezonas ŝanĝi ilin.
- f. Klaku OK.
Dezajno Files por la Intel 8K DisplayPort Video Format Conversion Design Example
Tablo 1. Dezajno Files
| File aŭ Dosierujo-Nomo | Priskribo |
| ip | Enhavas la IP-instancon files por ĉiuj Intel FPGA IP-okazoj en la dezajno:
• DisplayPort IP (dissendilo kaj ricevilo) • PLL kiu generas horloĝojn ĉe la supra nivelo de la dezajno • La tuta IP, kiu konsistigas la Platform Designer-sistemon por la pretiga dukto. |
| majstra_bildo | Enhavas pre_compiled.sof, kiu estas antaŭkompilita tabulprogramado file por la dezajno. |
| ne_acds_ip | Enhavas fontkodon por plia IP en ĉi tiu dezajno, kiun Intel Quartus Prime ne inkluzivas. |
| sdc | Enhavas SDC file tio priskribas la kromajn tempiglimojn kiujn tiu dezajno postulas. La SDC files inkluditaj aŭtomate kun la IP-instancoj ne pritraktas ĉi tiujn limojn. |
| programaro | Enhavas fontkodon, bibliotekojn kaj konstruskriptojn por la programaro, kiu funkcias per la enigita Nios II-procesoro por kontroli la altnivelan funkciecon de la dezajno. |
| udx10_dp | Dosierujo en kiu Intel Quartus Prime generas eligon files por la sistemo Platform Designer. La eligo udx10_dp.sopcinfo file permesas vin generi la memoran inicialigon file por la Nios II-procesora softvarmemoro. Vi unue ne devas generi la plenan Platform Designer-sistemon. |
| ne_acds_ip.ipx | Ĉi tiu IPX file deklaras ĉion el la IP en la non_acds_ip dosierujo al Platform Designer do ĝi aperas en la IP-Biblioteko. |
| LEGUMIN.txt | Mallongaj instrukcioj por konstrui kaj funkcii la dezajnon. |
| supro.qpf | La projekto Intel Quartus Prime file por la dezajno. |
| supro.qsf | La agordoj de la projekto Intel Quartus Prime file por la dezajno. Ĉi tio file listigas ĉiujn files necesaj por konstrui la dezajnon, kune kun la pinglaj taskoj kaj kelkaj aliaj projektaj agordoj. |
| supro.v | La plej alta nivelo Verilog HDL file por la dezajno. |
| udx10_dp.qsys | La Platform Designer-sistemo kiu enhavas la videopretigdukton, la Nios II-procesoron, kaj ĝiajn ekstercentrajn. |
Kompilante la 8K DisplayPort Video Format Conversion Design Example
Intel disponigas antaŭkompilitan tabulprogramadon file por la dezajno en la dosierujo master_image (pre_compiled.sof) por permesi al vi ruli la dezajnon sen ruli plenan kompilon.
PAŜOJ:
- En la programaro Intel Quartus Prime, malfermu la projekton top.qpf file. La elŝutita arkivo kreas ĉi tion file kiam vi malzimpas la projekton.
- Klaku File ➤ Malfermu kaj elektu ip/dp_rx_tx/dp_rx_tx.ip. La parametra redaktilo GUI por la DisplayPort IP malfermiĝas, montrante la parametrojn por la DisplayPort-instanco en la dezajno.
- Klaku Generi Ekzample Design (ne Generu).
- Kiam la generacio finiĝas, fermu la parametran redaktilon.
- In File Esploristo, navigu al la programara dosierujo kaj malfermu la vip_control_src.zip-arkivon por generi la vip_control_src-dosierujon.
- En BASH-terminalo, navigu al programaro/skripto kaj rulu la ŝelan skripton build_sw.sh.
La manuskripto konstruas la Nios II-programaron por la dezajno. Ĝi kreas ambaŭ .elfo file ke vi povas elŝuti al la tabulo ĉe rultempo, kaj .hex file kompili en la tabulprogramadon .sof file. - En la programaro Intel Quartus Prime, alklaku Prilaboradon ➤ Komencu Kompiladon.
- Intel Quartus Prime generas la udx10_dp.qsys Platform Designer-sistemon.
- Intel Quartus Prime fiksas la projekton al top.qpf.
La kompilo kreas top.sof en la eligo_files dosierujo kiam ĝi finiĝas.
Viewing kaj Regenerado de la Platforma Dezajnista Sistemo
- Alklaku Iloj ➤ Platforma dezajnisto.
- Elektu sisteman nomon.qsys por la sistemopcio Platform Designer.
- Klaku Malfermu.
Platform Designer malfermas la sistemon. - Review la sistemo.
- Regeneri la sistemon:
- a. Alklaku Genera HDL....
- b. En la Generacio-Fenestro, ŝaltu Klara eligo-dosierujoj por elektitaj generacioceloj.
- c. Klaku Generu
Kompilante la 8K DisplayPort Video Format Conversion Design Example kun la Nios II Software Build Tools for Eclipse
Vi starigis interagan Nios II Eclipse laborspacon por la dezajno por produkti laborspacon kiu uzas la samajn dosierujojn kiujn la konstruskripto uzas. Se vi antaŭe rulas la konstruan skripton, vi devus forigi la dosierujojn softvaro/vip_control kaj software/vip_control_bsp antaŭ ol krei la laborspacon Eclipse. Se vi denove rulas la konstruskripton iam ajn, ĝi anstataŭigas la laborspacon Eclipse.
PAŜOJ:
- Navigu al la programara dosierujo kaj malfermu la vip_control_src.zip-arkivon por generi la vip_control_src-dosierujon.
- En la instalita projekta dosierujo, kreu novan dosierujon kaj nomu ĝin laborspaco.
- En la programaro Intel Quartus Prime, alklaku Ilojn ➤ Nios II Software Build Tools for Eclipse.
- a. En la fenestro de Workspace Launcher, elektu la laborspacan dosierujon, kiun vi kreis.
- b. Klaku OK.
- En la Nios II - Eklipso fenestro, klaku File ➤ Nova ➤ Nios II Apliko kaj BSP de Ŝablono.
La dialogujo Nios II Apliko kaj BSP de Ŝablono aperas.- a. En la SOPC-Informo File skatolo, elektu la udx10_dp/ udx10_dp.sopcinfo file. La Nios II SBT por Eclipse plenigas la CPU-nomon per la procesora nomo de la .sopcinfo file.
- b. En la Projekta nomo skatolo, tajpu vip_control.
- c. Elektu Blankan Projekton el la Ŝablonoj listo.
- d. Klaku Sekva.
- e. Elektu Krei novan BSP-projekton bazitan sur la aplikaĵa projekto ŝablono kun la projektnomo vip_control_bsp.
- f. Ŝaltu Uzu defaŭltan lokon.
- g. Klaku Fini por krei la aplikaĵon kaj la BSP bazitan sur la .sopcinfo file.
Post kiam la BSP generas, la projektoj vip_control kaj vip_control_bsp aperas en la langeto de Projekto-Esploristo.
- En Windows Explorer, kopiu la enhavon de la dosierujo software/vip_control_src al la lastatempe kreita dosierujo softvaro/vip_control.
- En la langeto Projekto-Esploristo de la fenestro Nios II - Eclipse, dekstre alklaku la dosierujon vip_control_bsp kaj elektu Nios II > BSP Editior.
- a. Elektu Neniun el la falmenuo por sys_clk_timer.
- b. Elektu cpu_timer el la falmenuo por timestamp_tempigilo.
- c. Ŝaltu enable_small_c_library.
- d. Klaku Generu.
- e. Kiam generacio finiĝas, alklaku Eliri.
- En la langeto Projekta Esploristo, dekstre alklaku la vip_control-dosierujon kaj alklaku Propraĵojn.
- a. En la fenestro Propraĵoj por vip_control, vastigu la propraĵojn de Nios II Apliko kaj alklaku Nios II Aplikvojojn.
- b. Alklaku Aldoni... apud Bibliotekaj Projektoj.
- c. En la fenestro de Bibliotekaj Projektoj, navigu al la dosierujo udx10.dp\spftware \vip_control_src kaj elektu la dosierujon bkc_dprx.syslib.
- d. Klaku OK. Aperas mesaĝo Konverti al relativa vojo. Klaku Jes.
- e. Ripetu paŝojn 7.b sur paĝo 8 kaj 7.c sur paĝo 8 por la dosierujoj bkc_dptx.syslib kaj bkc_dptxll_syslib
- f. Klaku OK.
- Elektu Projekton ➤ Konstrui Ĉion por generi la file vip_control.elf en la dosierujo software/vip_control.
- Konstruu la mem_init file por la Intel Quartus Prime kompilo:
- a. Dekstre alklaku vip_control en la fenestro de Project Explorer.
- b. Elektu Faru Celojn ➤ Konstrui....
- c. Elektu mem_init_generate.
d. Klaku Konstrui.
La programaro Intel Quartus Prime generas la
udx10_dp_onchip_memory2_0_onchip_memory2_0.hex file en la dosierujo software/vip_control/mem_init.
- Kun la dezajno funkcianta sur konektita tabulo, rulu la programadon vip_control.elf file kreita de la Eclipse-konstruaĵo.
- a. Dekstre alklaku vip_control-dosierujon en la langeto Projekt-Esploristo de la fenestro Nios II -Eclipse.
- b. Elektante Run As ➤ Nios II Aparataro. Se vi havas malfermitan fenestron de terminalo Nios II, fermu ĝin antaŭ elŝuti la novan programaron.
Agordante la Intel Arria 10 GX FPGA Development Kit
Priskribas kiel agordi la ilaron por funkcii la 8K DisplayPort Video Format Conversion Design Example.
Figuro 1. Intel Arria 10 GX Development Kit kun HiLo Daughter Card
La figuro montras la tabulon kun la blua varmego forigita por montri la pozicion de la DDR4 Hilo-karto. Intel rekomendas, ke vi ne rulu la dezajnon sen la varmego en pozicio.
PAŜOJ:
- Alĝustigu la Bitec DisplayPort 1.4 FMC-karton al la evolutabulo uzante FMC Port A.
- Certigu, ke la elektra ŝaltilo (SW1) estas malŝaltita, tiam konektu la elektran konektilon.
- Konektu USB-kablon al via komputilo kaj al la MicroUSB-Konektilo (J3) sur la evolutabulo.
- Aligu DisplayPort 1.4-kablon inter la DisplayPort-fonto kaj la Receiver-haveno de la Bitec DisplayPort 1.4 FMC-karto kaj certigu, ke la fonto estas aktiva.
- Aligu DisplayPort 1.4-kablon inter la DisplayPort-ekrano kaj la Transmitter-haveno de la Bitec DisplayPort 1.4 FMC-karto kaj certigu, ke la ekrano estas aktiva.
- Enŝaltu la tabulon per SW1.
Estraraj Statusaj LEDoj, Puŝbutonoj kaj DIP-Ŝaltiloj
La Intel Arria 10 GX FPGA Development Kit havas ok statusajn LED-ojn (kun kaj verdaj kaj ruĝaj elsendiloj), tri uzant-prembutonojn kaj ok uzantajn DIP-ŝaltilojn. La 8K DisplayPort Video Format Konverta Dezajno Ekzample lumigas la LED-ojn por indiki la staton de la DisplayPort-ricevilo. La puŝbutonoj kaj DIP-ŝaltiloj permesas vin ŝanĝi desegnajn agordojn.
Statusaj LEDoj
Tabelo 2. Statusaj LEDoj
| LED | Priskribo |
| Ruĝaj LEDoj | |
| 0 | DDR4 EMIF-kalibrado en progreso. |
| 1 | DDR4 EMIF-kalibrado malsukcesis. |
| 7:2 | Neuzata. |
| Verdaj LEDoj | |
| 0 | Lumas kiam DisplayPort-ricevila ligo-trejnado finiĝas sukcese, kaj la dezajno ricevas stabilan filmeton. |
| 5:1 | Nombro de lenoj de ricevilo DisplayPort: 00001 = 1 vojo
00010 = 2 vojoj 00100 = 4 vojoj |
| 7:6 | DisplayPort-ricevila lena rapido: 00 = 1.62 Gbps
01 = 2.7 Gbps 10 = 5.4 Gbps 11 = 8.1 Gbps |
La tabelo listigas la staton, kiun ĉiu LED indikas. Ĉiu LED-pozicio havas kaj ruĝajn kaj verdajn indikilojn, kiuj povas lumigi sendepende. Ajna LED ardanta oranĝo signifas, ke ambaŭ la ruĝaj kaj verdaj indikiloj estas ŝaltitaj.
Uzantaj Puŝbutonoj
Uzanto-prembutono 0 kontrolas la ekranon de la Intel-emblemo en la supra dekstra angulo de la eliga ekrano. Ĉe ekfunkciigo, la dezajno ebligas la montradon de la emblemo. Premante puŝbutonon 0 malŝaltas la ebligon por la emblema ekrano. Uzanto-prembutono 1 kontrolas la skalan reĝimon de la dezajno. Kiam fonto aŭ lavujo estas varmŝtopitaj, la dezajno defaŭltas al aŭ:
- Trapasa reĝimo, se la eniga rezolucio estas malpli ol aŭ egala al la eliga rezolucio
- Malgranda reĝimo, se la eniga rezolucio estas pli granda ol la eliga rezolucio
Ĉiufoje kiam vi premas uzantan puŝbutonon 1, la dezajno interŝanĝas al la sekva skalo-reĝimo (transpaso > altskalo, altskalo > malkresko, malkresko > trapaso). Uzanto-prembutono 2 estas neuzata.
Uzanto DIP-Ŝaltiloj
La DIP-ŝaltiloj kontrolas la laŭvolan Nios II-finan presadon kaj la agordojn por la eliga videoformato movita per la DisplayPort-dissendilo.
Tabelo 3. DIP-Ŝaltiloj
La tabelo listigas la funkcion de ĉiu DIP-ŝaltilo. La DIP-ŝaltiloj, numeritaj 1 ĝis 8 (ne 0 ĝis 7), kongruas kun la nombroj presitaj sur la ŝaltilkomponento. Por agordi ĉiun ŝaltilon al ON, movu la blankan ŝaltilon al la LCD kaj for de la LED-oj sur la tabulo.
| Ŝaltilo | Funkcio |
| 1 | Ebligas Nios II-finan presadon kiam ĝi estas ŝaltita. |
| 2 | Agordu eligajn bitojn per koloro:
OFF = 8 bitoj ON = 10 bitoj |
| 4:3 | Agordu eligkoloran spacon kaj sampling: SW4 OFF, SW3 OFF = RGB 4:4:4 SW4 OFF, SW3 ON = YCbCr 4:4:4 SW4 ON, SW3 OFF = YCbCr 4:2:2 SW4 ON, SW3 ON = YCbCr 4:2:0 |
| 6:5 | Agordu eligrezolucion kaj framfrekvencon: SW4 OFF, SW3 OFF = 4K60
SW4 OFF, SW3 ON = 4K30 SW4 ON, SW3 OFF = 1080p60 SW4 ON, SW3 ON = 1080i60 |
| 8:7 | Neuzata |
Kurante la 8K DisplayPort Video Format Konverta Dezajno Ekzample
Vi devas elŝuti la kompilitan .sof file por la dezajno al la Intel Arria 10 GX FPGA Development Kit por prizorgi la dezajnon.
PAŜOJ:
- En la programaro Intel Quartus Prime, alklaku Iloj ➤ Programisto.
- En la fenestro de Programisto, alklaku Aŭtomatan Detekton por skani la JTAG ĉeni kaj malkovri la konektitajn aparatojn.
Se aperas ŝprucfenestro petante vin ĝisdatigi la aparaton de la Programisto, alklaku Jes. - En la aparato listo, elektu la vicon etikeditan 10AX115S2F45.
- Klaku Ŝanĝi File…
- Por uzi la antaŭkompilitan version de la programado file kiun Intel inkluzivas kiel parto de la desegna elŝuto, elektu master_image/pre_compiled.sof.
- Por uzi vian programadon file kreita de la loka kompilo, elektu eligo_files/supro.of.
- Ŝaltu Programon/Agordu en la vico 10AX115S2F45 de la aparato-listo.
- Klaku Komencu.
Kiam la programisto kompletigas, la dezajno funkcias aŭtomate. - Malfermu Nios II-terminalon por ricevi la eligajn tekstmesaĝojn de la dezajno, alie la dezajno enŝlosiĝas post kelkaj ŝaltiloj (nur se vi agordas uzantan DIP-ŝaltilon 1 al ON).
- a. Malfermu terminalan fenestron kaj tajpu nios2-terminal
- b. Premu Enigu.
konektita ĉe la enigo. Sen fonto, la eligo estas nigra ekrano kun la Intel-emblemo en la supra dekstra angulo de la ekrano.
Funkcia Priskribo de la 8K DisplayPort Video Format Conversion Design Example
La Platform Designer-sistemo, udx10_dp.qsys, enhavas la DisplayPort-ricevilon kaj dissendilan protokolon IP, la videodukton IP, kaj la Nios II-procesorkomponentojn. La dezajno ligas la Platform Designer-sistemon al la DisplayPort-ricevilo kaj dissendila PHY-logiko (kiu enhavas la interfaco-radioricevilojn) kaj la transceiver-reagordan logikon ĉe la pinta nivelo en Verilog HDL RTL-dezajno. file (supro.v). La dezajno konsistas el ununura videopretigvojo inter la DisplayPort-enigo kaj la DisplayPort-eligo.
Figuro 2. Bloka Diagramo
La diagramo montras la blokojn en la 8K DisplayPort Video Format Conversion Design Example. La diagramo ne montras kelkajn el la senmarkaj flankaparatoj ligitaj al la Nios II, la Avalon-MM inter la Nios II-procesoro, kaj la aliaj komponentoj de la sistemo. La dezajno akceptas filmeton de DisplayPort-fonto maldekstre, prilaboras la videon tra la videodukto de maldekstre dekstren antaŭ ol transdoni la videon al la DisplayPort-lavujo dekstre.
DisplayPort Receiver PHY kaj DisplayPort Receiver IP
La Bitec DisplayPort FMC-karto disponigas bufron por la DisplayPort 1.4-signalo de la DisplayPort-fonto. La kombinaĵo de DisplayPort Receiver PHY kaj DisplayPort Receiver IP malkodas la envenantan signalon por krei videofluon. La DisplayPort-ricevilo PHY enhavas la dissendilojn por deserialigi la envenantajn datumojn kaj la DisplayPort-ricevilo IP malkodas la DisplayPort-protokolon. La kombinita DisplayPort Receiver IP prilaboras la envenantan DisplayPort-signalon sen iu ajn programaro. La rezulta videosignalo de la DisplayPort-ricevilo IP estas denaska paketigita fluanta formato. La dezajno agordas la DisplayPort-ricevilon por 10-bita eligo.
DisplayPort al Horlokita Video IP
La paketigita fluanta datuma formato eligo de la DisplayPort-ricevilo ne estas rekte kongrua kun la horloĝita videodatuma formato, kiun la Clocked Video Input IP atendas. La DisplayPort al Clocked Video IP estas kutima IP por ĉi tiu dezajno. Ĝi konvertas la DisplayPort-eligon en kongruan horloĝan videoformaton, kiun vi povas konekti rekte al la Horlokita Video-Enigo. La DisplayPort al Clocked Video IP povas modifi la dratan signalan normon kaj povas ŝanĝi la mendon de la koloraviadiloj ene de ĉiu pikselo. La DisplayPort-normo precizigas kolormendon kiu estas malsama ol la Intel-video-dukto IP-mendado. La Nios II-procesoro kontrolas la kolorŝanĝon. Ĝi legas la nunan kolorspacon por dissendo de la DisplayPort-ricevilo IP kun sia Avalon-MM-sklava interfaco. Ĝi direktas la DisplayPort al Clocked Video IP por apliki la taŭgan korekton per sia Avalon-MM-sklava interfaco.
Horlokita Video-Enigo
La horloĝita video-enigo prilaboras la horloĝitan videointerfacsignalon de la DisplayPort al Clocked Video IP kaj konvertas ĝin al Avalon-ST Video signalformato. Ĉi tiu signalformato forigas ĉiujn horizontalajn kaj vertikalajn malplenajn informojn de la video lasante nur aktivajn bildajn datumojn. La IP paketigas ĝin kiel unu pakaĵeto per videokadro. Ĝi ankaŭ aldonas kromajn metadatumajn pakaĵetojn (referitajn kiel kontrolpakaĵoj) kiuj priskribas la rezolucion de ĉiu videokadro. La Avalon-ST Videofluo tra la pretiga tubo estas kvar pikseloj paralele, kun tri simboloj per pikselo. La horloĝigita video-enigo disponigas horloĝan transirejon por la konvertiĝo de la varia kurzo-horloĝigita videosignalo de la DisplayPort-ricevilo IP al la fiksa horloĝrapideco (300 MHz) por la video-IP-dukto.
Rojo Purigilo
La rivereto-purigilo certigas, ke la Avalon-ST-Vidsigna signalo pasanta al la pretiga dukto estas senerara. Varma ŝtopado de la DisplayPort-fonto povas kaŭzi, ke la dezajno prezentu nekompletajn kadrojn de datumoj al la horloĝita video-eniga IP kaj generi erarojn en la rezulta Avalon-ST-Video-rivereto. La grandeco de la pakaĵetoj enhavantaj la videodatenojn por ĉiu kadro tiam ne kongruas kun la grandeco raportita per la rilataj kontrolpakaĵetoj. La fluopurigilo detektas ĉi tiujn kondiĉojn kaj aldonas pliajn datumojn (grizaj pikseloj) al la fino de la ofendantaj videopakoj por kompletigi la kadron kaj kongrui kun la specifo en la kontrolpako.
Chroma Resampler (Enigo)
La videodatenoj, kiujn la dezajno ricevas ĉe la enigo de DisplayPort, povas esti 4:4:4, 4:2:2 aŭ 4:2:0 kromaĵoj.ampgvidis. La eniga kroma resampler prenas la envenantan videon en ajna formato kaj konvertas ĝin al 4:4:4 en ĉiuj kazoj. Por provizi pli altan vidan kvaliton, la kroma resampler uzas la plej kompute multekostan filtritan algoritmon. La Nios II-procesoro legas la nunajn chroma sampling formato de la DisplayPort-ricevilo IP per ĝia Avalon-MM-sklava interfaco. Ĝi komunikas la formaton al la kroma resampler per ĝia Avalon-MM-sklava interfaco.
Konvertilo de Kolora Spaco (Enigo)
La eniga videodatenoj de DisplayPort povas uzi aŭ la kolorspacon RGB aŭ YCbCr. La eniga kolorspaca konvertilo prenas la envenantan videon en kia ajn formato ĝi alvenas kaj konvertas ĝin al RGB en ĉiuj kazoj. La Nios II-procesoro legas la nunan kolorspacon de la DisplayPort-ricevilo IP kun sia Avalon-MM-sklava interfaco; ĝi ŝarĝas la ĝustajn konvertajn koeficientojn al la kroma resampler tra ĝia Avalon-MM-sklava interfaco.
Tondilo
La tondilo elektas aktivan areon el la envenanta videofluo kaj forĵetas la reston. La programaro kontrolo funkcianta sur la Nios II-procesoro difinas la regionon por elekti. La regiono dependas de la rezolucio de la datumoj ricevitaj ĉe la DisplayPort-fonto kaj la eligo-rezolucio kaj skalo-reĝimo. La procesoro komunikas la regionon al la Tondilo tra sia Avalon-MM-sklava interfaco.
Skalilo
La dezajno aplikas skalon al la envenantaj videodatenoj laŭ la eniga rezolucio ricevita, kaj la eliga rezolucio, kiun vi postulas. Vi ankaŭ povas elekti inter tri skalaj reĝimoj (altskala, malaltskala kaj trapasa). Du Skalaraj IP-oj disponigas la skalan funkcion: oni efektivigas ajnan postulatan malaltigon; la aliaj iloj altskalo. La dezajno postulas du grimpilojn.
- Kiam la skalanto efektivigas malsupren-skalon, ĝi ne produktas validajn datenojn pri ĉiu horloĝciklo ĉe sia produktaĵo. Por ekzample, se efektivigante 2x malsupren-skalan rilatumon, la valida signalo ĉe la eligo estas alta ĉiu alia horloĝciklo dum la dezajno ricevas ĉiun paran numeritan eniglinion, kaj tiam malalte por la tuteco de la neparaj numeritaj eniglinioj. Ĉi tiu kreva konduto estas fundamenta por la procezo de redukto de la datumrapideco ĉe la eligo, sed estas malkongrua kun la kontraŭflua Mixer IP, kiu ĝenerale atendas pli konsekvencan datumrapidecon eviti subfluon ĉe la eligo. La dezajno postulas la Kadro-Bufferon inter ajna malaltskalo kaj miksilo. La Kadro-Bufro permesas al la Miksilo legi la datumojn laŭ la rapideco kiun ĝi postulas.
- Kiam la skalanto efektivigas altskalon, ĝi produktas validajn datumojn pri ĉiu horloĝciklo, do la sekva miksilo ne havas problemojn. Tamen, ĝi eble ne akceptas novajn enigajn datumojn sur ĉiu horloĝa ciklo. Prenante 2x altnivelan kiel eksample, sur la para numeritaj eliglinioj ĝi akceptas novan takton de datumoj ĉiun alian horloĝan ciklon, tiam akceptas neniujn novajn enigdatumojn sur la neparaj numeritaj eliglinioj. Tamen, la kontraŭflua Tondilo povas produkti datumojn kun tute malsama rapideco se ĝi aplikas signifan tranĉeton (ekz. dum zoom-en). Tial, Tondilo kaj altskala devas ĝenerale esti apartigitaj per Frame Buffer, devigante la Skalilon sidi post la Kadro Buffer en la dukto. La Skalisto devas sidi antaŭ la Kadro-Bufro por malaltigo, tiel ke la dezajno efektivigas du apartajn skalulojn ambaŭflanke de la Kadro-Bufro: unu por altskala; la alia por malaltigo.
Du Skaliloj ankaŭ reduktas la maksimuman DDR4-bendolarĝon postulitan de la Kadro-Buffer. Vi devas ĉiam apliki malaltiĝojn antaŭ la Kadro-Buffer, minimumigante la datumrapidecon ĉe la skribflanko. Ĉiam apliku altskalojn post la Kadro-Buffer, kiu minimumigas la datumrapidecon ĉe la legita flanko. Ĉiu Scaler ricevas la postulatan enigrezolucion de la kontrolpakaĵetoj en la envenanta videofluo, dum la Nios II-procesoro kun la Avalon-MM-sklava interfaco fiksas la eligrezolucion por ĉiu Scaler.
Kadro Buffer
La frambufro uzas la DDR4-memoron por fari trioblan bufradon, kiu permesas al la video- kaj bildpretiga dukto plenumi framfrekvencan konvertiĝon inter la envenantaj kaj elirantaj framfrekvencoj. La dezajno povas akcepti ajnan enigan framfrekvencon, sed la totala piksela indico ne devas superi 1 giga pikselojn sekundo. La programaro Nios II fiksas la eligan framfrekvencon al aŭ 30 aŭ 60 fps, laŭ la eliga reĝimo, kiun vi elektas. La eliga framfrekvenco estas funkcio de la agordoj de Clocked Video Output kaj la eliga videopiksela horloĝo. La kontraŭpremo, kiun la Clocked Video Output aplikas al la dukto, determinas la rapidecon, je kiu la legita flanko de la Kadro-Buffer tiras videokadrojn de la DDR4.
Miksilo
La miksilo generas fiksgrandan nigran fonbildon, kiun la Nios II-procesoro programas por egali la grandecon de la nuna eligbildo. La miksilo havas du enigojn. La unua enigo konektas al la altskalo por permesi al la dezajno montri la eliron de la nuna videodukto. La dua enigo konektas al la ikona generatorbloko. La dezajno nur ebligas la unuan enigaĵon de la miksilo kiam ĝi detektas aktivan, stabilan videon ĉe la horloĝita videoenigo. Tial, la dezajno konservas stabilan produktaĵbildon ĉe la eligo dum varm-ŝtopado ĉe la enigo. La dezajno alfa miksas la duan enigaĵon al la miksilo, konektita al la ikona generatoro, super ambaŭ la fono kaj video-dukto bildoj kun 50% travidebleco.
Kolora Spaca Konvertilo (Eligo)
La eliga kolorspaca konvertilo transformas la enigajn RGB-videodatenojn al aŭ RGB aŭ YCbCr-kolorspaco bazita sur la rultempa agordo de programaro.
Chroma Resampler (Eligo)
La eligo kroma resampler konvertas la formaton de 4:4:4 al unu el 4:4:4, 4:2:2 aŭ 4:2:0 formatoj. La programaro fiksas la formaton. La eligo kroma resampler ankaŭ uzas filtritan algoritmon por atingi altkvalitan videon.
Horlokita Video Eligo
La horloĝita videoproduktado konvertas la Avalon-ST Video-rivereton al la horloĝita videoformato. La horloĝigita videoproduktaĵo aldonas horizontalan kaj vertikalan malplenigon kaj sinkronigan tempinformon al la video. La Nios II-procesoro programas la koncernajn agordojn en la horloĝita videoproduktado depende de la eliga rezolucio kaj framfrekvenco, kiujn vi petas. La horloĝita videoproduktaĵo konvertas la horloĝon, transirante de la fiksa 300 MHz-duktohorloĝo al la varia indico de la horloĝita video.
Horloĝita Video al DisplayPort
La DisplayPort-dissendilo akceptas datumojn formatitajn kiel horloĝitan videon. Diferencoj en la drata signalado kaj deklaro de la kanalinterfacoj en Platform Designer malhelpas vin konekti la Clocked Video Output rekte al la DisplayPort-dissendilo IP. La komponanto Clocked Video to DisplayPort estas dezajn-specifa kutima IP por provizi la simplan konvertiĝon bezonatan inter la Clocked Video Output kaj la DisplayPort-dissendilo IP. Ĝi ankaŭ interŝanĝas la mendon de la koloraviadiloj en ĉiu pikselo por respondeci pri la malsamaj kolorformataj normoj uzataj de Avalon-ST Video kaj DisplayPort.
DisplayPort Transmitter IP kaj DisplayPort Transmitter PHY
La DisplayPort-dissendilo IP kaj DisplayPort-dissendilo PHY kune funkcias por konverti la videofluon de horloĝita video al konforma DisplayPort-rivereto. La DisplayPort-dissendilo IP pritraktas la DisplayPort-protokolon kaj kodas la validajn DisplayPort-datenojn, dum la DisplayPort-dissendilo PHY enhavas la transceivers kaj kreas la altrapidan serian eliron.
Nios II-Procesoro kaj Ekstercentraj
La Platform Designer-sistemo enhavas Nios II-procesoron, kiu administras la DisplayPort-ricevilon kaj dissendilojn IP-ojn kaj la rultempajn agordojn por la pretiga dukto. La Nios II-procesoro konektas al ĉi tiuj bazaj ekstercentraj:
- Sur-blata memoro por stoki la programon kaj ĝiajn datumojn.
- AJTAG UART por montri programaron printf-produktaĵon (per Nios II-terminalo).
- Sistemo tempigilo por generi milisekundan nivelprokrastojn ĉe diversaj punktoj en la programaro, kiel postulas la DisplayPort-specifo de minimumaj eventodaŭroj.
- LED-oj por montri sisteman staton.
- Puŝbutonaj ŝaltiloj por permesi ŝanĝi inter skalreĝimoj kaj por ebligi kaj malŝalti ekranon de la Intel-emblemo.
- DIP-ŝaltiloj por permesi ŝanĝadon de la eligoformato kaj por ebligi kaj malŝalti la presadon de mesaĝoj al Nios II-terminalo.
Varm-konekteblaj eventoj sur kaj la DisplayPort-fonto kaj sinka fajrointerrompoj kiuj ekigas la Nios II-Procesoron por agordi la DisplayPort-dissendilon kaj dukto ĝuste. La ĉefa buklo en la programara kodo ankaŭ kontrolas tiujn valorojn sur la prembutonoj kaj DIP-ŝaltiloj kaj ŝanĝas la dukto-aranĝon laŭe.
I²C Regiloj
La dezajno enhavas du I²C regilojn (Si5338 kaj PS8460) por redakti la agordojn de tri el la aliaj komponentoj sur la Intel Arria 10 10 GX FPGA Development Kit. Du Si5338-horloĝgeneratoroj sur la Intel Arria 10 GX FPGA Development Kit konektas al la sama I²C-buso. La unua generas la referencan horloĝon por la DDR4 EMIF. Defaŭlte, ĉi tiu horloĝo estas agordita al 100 MHz por uzo kun 1066 MHz DDR4, sed ĉi tiu dezajno funkcias la DDR4 ĉe 1200 MHz, kiu postulas referencan horloĝon de 150 MHz. Ĉe ekfunkciigo la Nios II-procesoro, per la periferia regilo I²C, ŝanĝas la agordojn en la registromapo de la unua Si5338 por pliigi la rapidecon de la referenca horloĝo DDR4 al 150MHz. La dua Si5338-horloĝgeneratoro generas la vid_clk por la horloĝita videointerfaco inter la dukto kaj la DisplayPort-dissendilo IP. Vi devas ĝustigi la rapidecon de ĉi tiu horloĝo por ĉiu malsama eliga rezolucio kaj framfrekvenco subtenata de la dezajno. Vi povas ĝustigi la rapidon dum la rultempo, kiam la procesoro Nios II postulas. La filinkarto Bitec DisplayPort 1.4 FMC uzas la Parade PS8460-titer-purigan ripetilon kaj retempigilon. Ĉe ekfunkciigo la Nios II-procesoro redaktas la defaŭltajn agordojn de ĉi tiu komponanto por plenumi la postulojn de la dezajno.
Programara Priskribo
La 8K DisplayPort Video Format Konverta Dezajno Ekzample inkluzivas IP de la Intel Video and Image Processing Suite kaj la DisplayPort-interfaco IP Ĉiuj ĉi IP-oj povas prilabori kadrojn de datumoj sen plia interveno kiam ĝuste agordas. Vi devas efektivigi eksteran altnivelan kontrolon por agordi la IP-ojn por komenci kaj kiam la sistemo ŝanĝiĝas, ekz. DisplayPort-ricevilo aŭ dissendilo varma-konektita eventoj aŭ uzanta prembutono aktiveco. En ĉi tiu dezajno, Nios II-procesoro, funkcianta laŭmendan kontrolan programaron, disponigas la altnivelan kontrolon. Ĉe ekfunkciigo de la programaro:
- Agordas la DDR4-ref-horloĝon al 150 MHz por permesi 1200 MHz-DDR-rapidecon, tiam restarigas eksteran memorinterfacon IP por rekalibri sur la nova referenca horloĝo.
- Agordas la ripetilon kaj retempigilon PS8460 DisplayPort.
- Inicialigas la DisplayPort-ricevilon kaj dissendilinterfacojn.
- Inicialigas la prilaborajn duktajn IPojn.
Kiam inicialigo estas kompleta la programaro eniras kontinuan dum-buklon, kontrolante kaj reagante al kelkaj okazaĵoj.
Ŝanĝoj al la Skala Reĝimo
La dezajno subtenas tri bazajn skalajn reĝimojn; passthrough, upscale, kaj downscale. En trapasa reĝimo la dezajno ne skalas la enigvidbendon, en altskala reĝimo la dezajno altskalas enigvidbendon, kaj en malaltskala reĝimo la dezajno malgrandigas enigvidbendon.
La kvar blokoj en la pretiga dukto; la Tondilo, la downscaler, la upscaler kaj la Mixer determinas la prezenton de la fina eligo en ĉiu reĝimo. La programaro kontrolas la agordojn de ĉiu bloko depende de la nuna eniga rezolucio, eligo-rezolucio kaj la skampla reĝimo, kiun vi elektas. Plejofte, la Tondilo pasas la enigaĵon tra senŝanĝa, kaj la Miksila fongrandeco estas la sama grandeco kiel la fina, skaligita versio de la enigvidbendo. Tamen, se la eniga videorezolucio estas pli granda ol la eligograndeco, ne eblas apliki altskalon al la eniga video sen unue tondi ĝin. Se la eniga rezolucio estas malpli ol la eligo, la programaro ne povas apliki malsupren-skalon sen aplikado de Mixer-fontavolo kiu estas pli granda ol la eniga videotavolo, kiu aldonas nigrajn striojn ĉirkaŭ la eligvidbendo.
Tabelo 4. Prilaborado de Blokaj Duktoj
Ĉi tiu tabelo listigas la agadon de la kvar prilaboraj duktoblokoj en ĉiu el la naŭ kombinaĵoj de skalreĝimo, eniga rezolucio kaj eligorezolucio.
| Reĝimo | en > eksteren | en = ekstere | en < ekstere |
| Trapaso | Tondi al eligogrando Neniu malkresko | Neniu klipo
Neniu malaltigo |
Neniu klipo
Neniu malaltigo |
| daŭrigis… | |||
| Reĝimo | en > eksteren | en = ekstere | en < ekstere |
| Neniu altnivela
Neniu nigra bordo |
Neniu altnivela
Neniu nigra bordo |
Neniu altnivela
Nigraj randkusenetoj al eligo grandeco |
|
| Altnivela | Tondi al 2/3 eligo-grandeco Neniu malpligrandiĝo
Altskala al eligogrando Neniu nigra bordo |
Tondi al 2/3 eligo-grandeco Neniu malpligrandiĝo
Altskala al eligogrando Neniu nigra bordo |
Neniu klipo
Neniu malaltigo Altskala al eligogrando Neniu nigra bordo |
| Malgranda | Neniu klipo
Malgrandigo al eligogrando Neniu altskalo Neniu nigra bordo |
Neniu klipo
Malgrandigo al eligogrando Neniu altskalo Neniu nigra bordo |
Neniu klipo
Malaltigi al 2/3 eniga grandeco Neniu altskala Nigraj randkusenetoj al eligo grandeco |
Ŝanĝu inter reĝimoj premante uzantan puŝbutonon 1. La programaro kontrolas la valorojn sur la puŝbutonoj en ĉiu kuro tra la buklo (ĝi faras softvaron malsukceson) kaj agordas la IP-ojn en la pretiga dukto taŭge.
Ŝanĝoj ĉe la DisplayPort-Enigo
Dum ĉiu kuro tra la buklo la programaro sondas la staton de la Horlokita Video-Enigo, serĉante ŝanĝojn en la stabileco de la eniga videofluo. La programaro konsideras, ke la video estas stabila se:
- La Horlokita Video-Enigo raportas, ke la horloĝita video estas sukcese ŝlosita.
- La eniga rezolucio kaj kolorspaco havas neniujn ŝanĝojn ekde la antaŭa kuro tra la buklo.
Se la enigo estis stabila sed ĝi perdis seruron aŭ la propraĵoj de la videofluo ŝanĝiĝis, la programaro ĉesigas la Clocked Video Input sendi videon tra la dukto. Ĝi ankaŭ agordas la Miksilon ĉesi montri la enigan videotavolon. La eligo restas aktiva (montrante nigran ekranon kaj la emblemon de Intel) dum iuj eventoj de varmaj konekto de ricevilo aŭ ŝanĝoj de rezolucio.
Se la enigo ne estis stabila sed nun estas stabila, la programaro agordas la dukton por montri la novan enigrezolucion kaj kolorspacon, ĝi rekomencas la eliron de la CVI, kaj ĝi fiksas la Miksilon por montri la enigan videotavolon denove. La reaktivigo de la miksila tavolo ne estas tuja ĉar la Kadro-Bufro ankoraŭ povas ripeti malnovajn kadrojn de antaŭa enigo kaj la dezajno devas malplenigi ĉi tiujn kadrojn. Tiam vi povas reŝalti la ekranon por eviti malfunkcion. La kadro-bufro tenas kalkulon de la nombro da kadroj legitaj de la DDR4, kiujn la Nios II-procesoro povas legi. La programaro sampĉi tiu kalkulo kiam la enigo fariĝas stabila kaj reebligas la Mixer-tavolon kiam la kalkulo pliiĝis je kvar kadroj, kio certigas, ke la dezajno forigas iujn malnovajn kadrojn el la bufro.
DisplayPort-dissendilo Varm-koneksaj Eventoj
Varm-konektaj eventoj ĉe la DisplayPort-dissendilo lanĉas interrompon ene de la programaro, kiu metas flagon por alarmi la ĉefprogramaran buklon pri ŝanĝo en la eligo. Kiam la dezajno detektas dissendilon varma ŝtopilo, la programaro legas la EDID por la nova ekrano por determini kiuj rezolucioj kaj kolorspacoj ĝiaj subtenoj. Se vi agordas la DIP-ŝaltilojn al reĝimo, kiun la nova ekrano ne povas subteni, la programaro revenas al malpli postulema ekranreĝimo. Ĝi tiam agordas la dukton, DisplayPort-dissendilon IP, kaj la Si5338-parton, kiu generas la dissendilon vid_clk por la nova eliga reĝimo. Kiam la enigo vidas ŝanĝojn, la Mixer-tavolo por la eniga video ne montriĝas, ĉar la programaro redaktas agordojn por la dukto. La programaro ne reaktivigas
la ekrano ĝis post kvar kadroj kiam la novaj agordoj trapasas la kadron
bufro.
Ŝanĝoj al Uzanta DIP-Ŝaltilo-Agordoj
La pozicioj de uzantaj DIP-ŝaltiloj 2 ĝis 6 kontrolas la eligformaton (rezolucio, framfrekvenco, kolorspaco kaj bitoj per koloro) movita tra la DisplayPort-dissendilo. Kiam la programaro detektas ŝanĝojn sur ĉi tiuj DIP-ŝaltiloj, ĝi trairas sekvencon kiu estas preskaŭ identa al dissendilo varma ŝtopilo. Vi ne bezonas pridemandi la dissendilon EDID ĉar ĝi ne ŝanĝiĝas.
Reviziohistorio por AN 889: 8K DisplayPort Video Format Conversion Design Example
Tablo 5. Revizia Historio por AN 889: 8K DisplayPort Video Format Conversion Design Example
| Dokumenta Versio | Ŝanĝoj |
| 2019.05.30 | Komenca eldono. |
Intel Corporation. Ĉiuj rajtoj rezervitaj. Intel, la Intel-emblemo kaj aliaj Intel-markoj estas varmarkoj de Intel Corporation aŭ ĝiaj filioj. Intel garantias agadon de siaj FPGA kaj duonkonduktaĵoj laŭ nunaj specifoj konforme al la norma garantio de Intel, sed rezervas la rajton fari ŝanĝojn al ajnaj produktoj kaj servoj iam ajn sen avizo. Intel supozas neniun respondecon aŭ respondecon de la apliko aŭ uzo de ajna informo, produkto aŭ servo priskribita ĉi tie krom kiel eksplicite konsentite skribe de Intel. Intel-klientoj estas konsilitaj akiri la lastan version de aparato-specifoj antaŭ ol fidi je ajnaj publikigitaj informoj kaj antaŭ ol fari mendojn por produktoj aŭ servoj.
*Aliaj nomoj kaj markoj povas esti postulataj kiel posedaĵo de aliaj.
Dokumentoj/Rimedoj
 |
intel AN 889 8K DisplayPort Video Format Konverta Dezajno Ekzample [pdf] Uzantogvidilo AN 889 8K DisplayPort Video Format Konverta Dezajno Ekzample, AN 889, 8K DisplayPort Video Format Conversion Design Example, Format Conversion Design Example, Conversion Design Example |
