Intel AN 889 8K DisplayPort Projekt konwersji formatu wideo Example

Informacje o projekcie konwersji formatu wideo 8K DisplayPort Npample

Projekt konwersji formatu wideo 8K DisplayPort Example integruje łączność wideo Intel DisplayPort 1.4 IP z potokiem przetwarzania wideo. Konstrukcja zapewnia wysokiej jakości skalowanie, konwersję przestrzeni kolorów i liczbę klatek na sekundę dla strumieni wideo do 8K przy 30 klatkach na sekundę lub 4K przy 60 klatkach na sekundę.
Konstrukcja jest wysoce konfigurowalna programowo i sprzętowo, umożliwiając szybką konfigurację systemu i przeprojektowanie. Projekt jest przeznaczony dla urządzeń Intel® Arria® 10 i wykorzystuje najnowszą gotową technologię 8K Intel FPGA IP z pakietu Video and Image Processing Suite w Intel Quartus® Prime v19.2.

Informacje o DisplayPort Intel FPGA IP
Aby tworzyć projekty Intel Arria 10 FPGA z interfejsami DisplayPort, utwórz instancję DisplayPort Intel FPGA IP. Jednak ten DisplayPort IP implementuje tylko kodowanie lub dekodowanie protokołu dla DisplayPort. Nie obejmuje transceiverów, PLL ani funkcji rekonfiguracji transceivera wymaganych do implementacji komponentu interfejsu szeregowego o dużej szybkości. Firma Intel dostarcza osobne komponenty transceivera, PLL i rekonfiguracji IP. Wybór, parametryzacja i połączenie tych komponentów w celu stworzenia w pełni zgodnego interfejsu odbiornika lub nadajnika DisplayPort wymaga specjalistycznej wiedzy.
Intel zapewnia ten projekt dla tych, którzy nie są ekspertami od transiwerów. Graficzny interfejs użytkownika edytora parametrów dla DisplayPort IP umożliwia zbudowanie projektu.
Tworzysz instancję DisplayPort IP (która może być tylko odbiornikiem, tylko nadajnikiem lub połączeniem odbiornika i nadajnika) w Projektancie platformy lub Katalogu IP. Podczas parametryzacji instancji DisplayPort IP można wybrać opcję generowania pliku exampprojekt pliku dla tej konkretnej konfiguracji. Połączona konstrukcja odbiornika i nadajnika to proste przejście, w którym wyjście z odbiornika jest podawane bezpośrednio do nadajnika. Konstrukcja ze stałym przelotem tworzy w pełni funkcjonalną PHY odbiornika, PHY nadajnika i bloki rekonfiguracji, które implementują całą logikę nadajnika-odbiornika i PLL. Możesz albo bezpośrednio skopiować odpowiednie sekcje projektu, albo użyć projektu jako odniesienia. Projekt generuje DisplayPort Intel Arria 10 FPGA IP Design Example, a następnie dodaje wiele z nich files generowane bezpośrednio na liście kompilacji używanej przez projekt Intel Quartus Prime. Obejmują one:

• Files do tworzenia sparametryzowanych instancji IP dla transceiverów, PLL i bloków rekonfiguracji.
• Verilog HDL files, aby połączyć te adresy IP z blokami PHY odbiornika wyższego poziomu, PHY nadajnika i arbitra rekonfiguracji transceivera
• Ograniczenia projektowe Synopsys (SDC) files, aby ustawić odpowiednie ograniczenia czasowe.

Cechy projektu konwersji formatu wideo 8K DisplayPort Example

• Wejście:
  • Złącze DisplayPort 1.4 obsługuje rozdzielczości od 720×480 do 3840×2160 przy dowolnej liczbie klatek na sekundę do 60 kl./s oraz rozdzielczości do 7680×4320 przy 30 kl./s.
  • Obsługa hot-plugów.
  • Obsługa formatów kolorów RGB i YCbCr (4:4:4, 4:2:2 i 4:2:0) w
    wejście.
  • Oprogramowanie automatycznie wykrywa format wejściowy i odpowiednio konfiguruje potok przetwarzania.
• Wyjście:
  • Możliwość wyboru połączenia DisplayPort 1.4 (za pomocą przełączników DIP) dla rozdzielczości 1080p, 1080i lub 2160p przy 60 kl./s lub 2160p przy 30 kl./s.
  • Obsługa hot-plugów.
  • Przełączniki DIP do ustawienia wymaganego formatu koloru wyjściowego na RGB, YCbCr 4:4:4, YCbCr 4:2:2 lub YCbCr 4:2:0.
• Pojedynczy 10-bitowy potok przetwarzania 8K RGB z konfigurowalnym programowo skalowaniem i konwersją liczby klatek na sekundę:
  • Skalowanie w dół Lanczosa za pomocą 12 stuknięć.
  • 16-fazowy, 4-odczepowy skaler Lanczos.
  • Potrójne buforowanie bufora klatek wideo zapewnia konwersję liczby klatek na sekundę.
  • Mikser z mieszaniem alfa umożliwia nakładanie ikon OSD.

Rozpoczęcie pracy z projektem konwersji formatu wideo 8K DisplayPort Example

Wymagania sprzętowe i programowe

Projekt konwersji formatu wideo 8K DisplayPort Exampplik wymaga określonego sprzętu i oprogramowania.

Sprzęt komputerowy:

• Zestaw rozwojowy Intel Arria 10 GX FPGA, w tym dodatkowa karta DDR4 Hilo
• Karta rozszerzenia Bitec DisplayPort 1.4 FMC (wersja 11)
• Źródło DisplayPort 1.4, które wytwarza wideo do 3840x2160p60 lub 7680x4320p30
• Ujście DisplayPort 1.4, które wyświetla wideo w rozdzielczości do 3840x2160p60
• Kable DisplayPort 1.4 z certyfikatem VESA.

Oprogramowanie:

• System operacyjny Windows lub Linux
• Pakiet Intel Quartus Prime Design Suite v19.2, który obejmuje:
  • Wersja Intel Quartus Prime Pro
  • Projektant platformy
  • Nios® II EDS
  • Biblioteka IP Intel FPGA (w tym pakiet do przetwarzania obrazu i wideo)

Projekt działa tylko z tą wersją Intel Quartus Prime.

Pobieranie i instalowanie narzędzia Intel 8K DisplayPort Video Format Conversion Design Example

Projekt jest dostępny w sklepie Intel Design Store.

1. Pobierz zarchiwizowany projekt file udx10_dp.par.
2. Wyodrębnij projekt Intel Quartus Prime z archiwum:
   • a. Otwórz wersję Intel Quartus Prime Pro.
   • b. Trzask File ➤ Otwórz projekt.
     Otworzy się okno Otwórz projekt.
   • c. Przejdź do i wybierz plik udx10_dp.par file.
   • d. Kliknij Otwórz.
   • e. W oknie Otwórz szablon projektu ustaw folder docelowy w żądanej lokalizacji wyodrębnionego projektu. Wpisy do szablonu projektu file i nazwa projektu powinny być poprawne i nie trzeba ich zmieniać.
   • f. Kliknij OK.

Projekt Files dla projektu konwersji formatu wideo Intel 8K DisplayPort Example

Tabela 1. Projekt Files

File lub Nazwa folderu	Opis
ip	Zawiera instancję IP files dla wszystkich instancji Intel FPGA IP w projekcie: • DisplayPort IP (nadajnik i odbiornik) • PLL, która generuje zegary na najwyższym poziomie projektu • Wszystkie adresy IP tworzące system Platform Designer dla potoku przetwarzania.
obraz_główny	Zawiera pre_compiled.sof, który jest prekompilowanym programowaniem płyty file za projekt.
non_acds_ip	Zawiera kod źródłowy dla dodatkowej własności intelektualnej w tym projekcie, którego Intel Quartus Prime nie obejmuje.
sdc	Zawiera SDC file który opisuje dodatkowe ograniczenia czasowe, których wymaga ten projekt. SDC files dołączone automatycznie do instancji IP nie obsługują tych ograniczeń.
oprogramowanie	Zawiera kod źródłowy, biblioteki i skrypty kompilacji dla oprogramowania działającego na wbudowanym procesorze Nios II w celu kontrolowania zaawansowanej funkcjonalności projektu.
udx10_dp	Folder, w którym Intel Quartus Prime generuje dane wyjściowe files dla systemu Platform Designer. Wyjście udx10_dp.sopcinfo file pozwala wygenerować inicjalizację pamięci file dla pamięci oprogramowania procesora Nios II. Nie musisz najpierw generować pełnego systemu Platform Designer.
non_acds_ip.ipx	Ten IPX file deklaruje cały adres IP w folderze non_acds_ip do Projektanta platformy, aby pojawił się w Bibliotece adresów IP.
PRZECZYTAJ MNIE.txt	Krótka instrukcja tworzenia i uruchamiania projektu.
top.qpf	Projekt Intel Quartus Prime file za projekt.
top.qsf	Ustawienia projektu Intel Quartus Prime file dla projektu. Ten file wymienia wszystkie files wymagane do zbudowania projektu, wraz z przypisaniami pinów i szeregiem innych ustawień projektu.
top.v	Najwyższy poziom Verilog HDL file za projekt.
udx10_dp.qsys	System Platform Designer zawierający potok przetwarzania wideo, procesor Nios II i jego urządzenia peryferyjne.

Kompilowanie projektu konwersji formatu wideo 8K DisplayPort Example
Firma Intel zapewnia wstępnie skompilowane oprogramowanie płyty głównej file dla projektu w katalogu master_image (pre_compiled.sof), aby umożliwić uruchomienie projektu bez uruchamiania pełnej kompilacji.
KROKI:

1. W oprogramowaniu Intel Quartus Prime otwórz projekt top.qpf file. Pobrane archiwum to tworzy file podczas rozpakowywania projektu.
2. Trzask File ➤ Otwórz i wybierz ip/dp_rx_tx/dp_rx_tx.ip. Otworzy się graficzny interfejs użytkownika edytora parametrów dla DisplayPort IP, pokazujący parametry instancji DisplayPort w projekcie.
3. Kliknij Generuj ExampProjektuj (nie Generuj).
4. Po zakończeniu generowania zamknij edytor parametrów.
5. In File Explorer, przejdź do katalogu oprogramowania i rozpakuj archiwum vip_control_src.zip, aby wygenerować katalog vip_control_src.
6. W terminalu BASH przejdź do oprogramowania/skryptu i uruchom skrypt powłoki build_sw.sh.
   Skrypt buduje oprogramowanie Nios II na potrzeby projektu. Tworzy zarówno .elf file który można pobrać na tablicę w czasie wykonywania, oraz plik .hex file wkompilować w programowanie płyty .sof file.
7. W oprogramowaniu Intel Quartus Prime kliknij Przetwarzanie ➤ Rozpocznij kompilację.
   • Intel Quartus Prime generuje system udx10_dp.qsys Platform Designer.
   • Intel Quartus Prime ustawia projekt na top.qpf.

Kompilacja tworzy top.sof w pliku output_files katalog po zakończeniu.

ViewInstalowanie i regeneracja systemu Platform Designer

1. Kliknij Narzędzia ➤ Projektant platformy.
2. Wybierz nazwę systemu.qsys dla opcji systemowej Platform Designer.
3. Kliknij Otwórz.
   Platform Designer otwiera system.
4. Review system.
5. Zregeneruj system:
   • a. Kliknij Generuj HDL….
   • b. W oknie generowania włącz opcję Wyczyść katalogi wyjściowe dla wybranych celów generowania.
   • c. Kliknij Generuj

Kompilowanie projektu konwersji formatu wideo 8K DisplayPort Example z Nios II Software Build Tools for Eclipse
Skonfigurowałeś interaktywną przestrzeń roboczą Nios II Eclipse, aby projekt stworzył przestrzeń roboczą, która używa tych samych folderów, których używa skrypt kompilacji. Jeśli wcześniej uruchomiłeś skrypt budowania, przed utworzeniem obszaru roboczego Eclipse usuń foldery software/vip_control i software/vip_control_bsp. Jeśli ponownie uruchomisz skrypt kompilacji w dowolnym momencie, nadpisze on obszar roboczy Eclipse.
KROKI:

1. Przejdź do katalogu oprogramowania i rozpakuj archiwum vip_control_src.zip, aby wygenerować katalog vip_control_src.
2. W zainstalowanym katalogu projektu utwórz nowy folder i nazwij go obszarem roboczym.
3. W oprogramowaniu Intel Quartus Prime kliknij Narzędzia ➤ Nios II Software Build Tools for Eclipse.
   • a. W oknie Workspace Launcher wybierz utworzony folder obszaru roboczego.
   • b. Kliknij OK.
4. W oknie Nios II – Eclipse kliknij File ➤ Nowość ➤ Aplikacja Nios II i BSP z szablonu.
   Pojawi się okno dialogowe Nios II Application and BSP from Template.
   • a. W informacji SOPC File zaznacz udx10_dp/ udx10_dp.sopcinfo file. Nios II SBT for Eclipse wypełnia nazwę procesora nazwą procesora z pliku .sopcinfo file.
   • b. W polu Nazwa projektu wpisz vip_control.
   • c. Wybierz Pusty projekt z listy Szablony.
   • d. Kliknij Dalej.
   • e. Wybierz opcję Utwórz nowy projekt BSP na podstawie szablonu projektu aplikacji o nazwie projektu vip_control_bsp.
   • f. Włącz Użyj lokalizacji domyślnej.
   • g. Kliknij Zakończ, aby utworzyć aplikację i BSP na podstawie pliku .sopcinfo file.
     Po wygenerowaniu BSP projekty vip_control i vip_control_bsp pojawiają się na karcie Eksplorator projektów.
5. W Eksploratorze Windows skopiuj zawartość katalogu software/vip_control_src do nowo utworzonego katalogu software/vip_control.
6. W zakładce Project Explorer okna Nios II – Eclipse kliknij prawym przyciskiem myszy folder vip_control_bsp i wybierz Nios II > BSP Editior.
   • a. Wybierz Brak z menu rozwijanego dla sys_clk_timer.
   • b. Wybierz cpu_timer z menu rozwijanego dla timestamp_regulator czasowy.
   • c. Włącz enable_small_c_library.
   • d. Kliknij Generuj.
   • e. Po zakończeniu generowania kliknij Exit.
7. Na karcie Eksplorator projektu kliknij prawym przyciskiem myszy katalog vip_control i kliknij opcję Właściwości.
   1. a. W oknie Właściwości vip_control rozwiń Właściwości aplikacji Nios II i kliknij Ścieżki aplikacji Nios II.
   2. b. Kliknij Dodaj… obok Projektów bibliotecznych.
   3. c. W oknie Library Projects przejdź do katalogu udx10.dp\spftware \vip_control_src i wybierz katalog bkc_dprx.syslib.
   4. d. Kliknij OK. Pojawi się komunikat Konwertuj na ścieżkę względną. Kliknij Tak.
   5. e. Powtórz kroki 7.b na stronie 8 i 7.c na stronie 8 dla katalogów bkc_dptx.syslib i bkc_dptxll_syslib
   6. f. Kliknij OK.
8. Wybierz Projekt ➤ Zbuduj wszystko, aby wygenerować file vip_control.elf w katalogu software/vip_control.
9. Zbuduj plik mem_init file dla kompilacji Intel Quartus Prime:
   1. a. Kliknij prawym przyciskiem myszy vip_control w oknie Project Explorer.
   2. b. Wybierz Utwórz cele ➤ Zbuduj….
   3. C. Wybierz mem_init_generate.
      D. Kliknij Buduj.
      Oprogramowanie Intel Quartus Prime generuje
      udx10_dp_onchip_memory2_0_onchip_memory2_0.hex file w katalogu software/vip_control/mem_init.
10. Po uruchomieniu projektu na podłączonej płytce uruchom programowanie vip_control.elf file stworzony przez kompilację Eclipse.
    • a. Kliknij prawym przyciskiem myszy folder vip_control w zakładce Project Explorer okna Nios II -Eclipse.
    • b. Wybierz opcję Uruchom jako ➤ Sprzęt Nios II. Jeśli masz otwarte okno terminala Nios II, zamknij je przed pobraniem nowego oprogramowania.

Konfigurowanie zestawu rozwojowego Intel Arria 10 GX FPGA
Opisuje, jak skonfigurować zestaw do uruchamiania 8K DisplayPort Video Format Conversion Design Example.

Rysunek 1. Zestaw deweloperski Intel Arria 10 GX z dodatkową kartą HiLo
Rysunek przedstawia płytkę z usuniętym niebieskim radiatorem, aby pokazać położenie karty DDR4 Hilo. Firma Intel zaleca, aby nie uruchamiać projektu bez zamontowanego radiatora.

KROKI:

1. Dopasuj kartę Bitec DisplayPort 1.4 FMC do płyty rozwojowej za pomocą portu FMC A.
2. Upewnij się, że przełącznik zasilania (SW1) jest wyłączony, a następnie podłącz złącze zasilania.
3. Podłącz kabel USB do komputera i do złącza MicroUSB (J3) na płycie rozwojowej.
4. Podłącz kabel DisplayPort 1.4 między źródłem DisplayPort a portem odbiornika karty Bitec DisplayPort 1.4 FMC i upewnij się, że źródło jest aktywne.
5. Podłącz kabel DisplayPort 1.4 między wyświetlaczem DisplayPort a portem nadajnika karty Bitec DisplayPort 1.4 FMC i upewnij się, że wyświetlacz jest aktywny.
6. Włącz płytkę za pomocą SW1.

Diody LED stanu płyty, przyciski i przełączniki DIP
Zestaw rozwojowy Intel Arria 10 GX FPGA ma osiem diod stanu (z zielonymi i czerwonymi emiterami), trzy przyciski użytkownika i osiem przełączników DIP użytkownika. Projekt konwersji formatu wideo 8K DisplayPort Example świeci diody LED, wskazując stan łącza odbiornika DisplayPort. Przyciski i przełączniki DIP umożliwiają zmianę ustawień projektowych.

Diody LED stanu

Tabela 2. Diody LED stanu

PROWADZONY	Opis
Czerwone diody LED
0	Trwa kalibracja DDR4 EMIF.
1	Kalibracja DDR4 EMIF nie powiodła się.
7:2	Nie używany.
Zielone diody LED
0	Świeci, gdy szkolenie łącza odbiornika DisplayPort zakończy się pomyślnie, a projekt otrzyma stabilny sygnał wideo.
5:1	Liczba linii odbiornika DisplayPort: 00001 = 1 linia 00010 = 2 pasy 00100 = 4 pasy
7:6	Szybkość linii odbiornika DisplayPort: 00 = 1.62 Gb/s 01 = 2.7 Gb/s 10 = 5.4 Gb/s 11 = 8.1 Gb/s

Tabela zawiera listę stanów wskazywanych przez każdą diodę LED. Każda pozycja diody LED ma zarówno czerwone, jak i zielone wskaźniki, które mogą świecić niezależnie. Każda dioda LED świecąca na pomarańczowo oznacza, że ​​włączone są zarówno czerwone, jak i zielone wskaźniki.

Przyciski użytkownika
Przycisk użytkownika 0 steruje wyświetlaniem logo firmy Intel w prawym górnym rogu wyświetlacza wyjściowego. Podczas uruchamiania projekt umożliwia wyświetlanie logo. Naciśnięcie przycisku 0 włącza wyświetlanie logo. Przycisk użytkownika 1 steruje trybem skalowania projektu. Gdy źródło lub ujście jest podłączone podczas pracy, projekt domyślnie ma następującą postać:

• Tryb tranzytowy, jeśli rozdzielczość wejściowa jest mniejsza lub równa rozdzielczości wyjściowej
• Tryb zmniejszania skali, jeśli rozdzielczość wejściowa jest większa niż rozdzielczość wyjściowa

Za każdym naciśnięciem przycisku użytkownika 1 projekt przechodzi do następnego trybu skalowania (przejście > skalowanie w górę, skalowanie w górę > skalowanie w dół, skalowanie w dół > przejście). Przycisk użytkownika 2 jest nieużywany.

Przełączniki DIP użytkownika
Przełączniki DIP sterują opcjonalnym drukowaniem terminala Nios II i ustawieniami wyjściowego formatu wideo sterowanego przez nadajnik DisplayPort.

Tabela 3. Przełączniki DIP
Tabela zawiera listę funkcji każdego przełącznika DIP. Przełączniki DIP, ponumerowane od 1 do 8 (nie od 0 do 7), odpowiadają numerom wydrukowanym na elemencie przełącznika. Aby ustawić każdy przełącznik w pozycji ON, przesuń biały przełącznik w kierunku wyświetlacza LCD i oddal go od diod LED na płycie.

Przełącznik	Funkcjonować
1	Włącza drukowanie z terminala Nios II, gdy jest ustawione na WŁ.
2	Ustaw bity wyjściowe na kolor: WYŁ. = 8 bitów WŁ. = 10 bitów
4:3	Ustaw wyjściową przestrzeń kolorów i sampling: SW4 WYŁ, SW3 WYŁ = RGB 4:4:4 SW4 WYŁ, SW3 WŁ = YCbCr 4:4:4 SW4 WŁ, SW3 WYŁ = YCbCr 4:2:2 SW4 WŁ, SW3 WŁ = YCbCr 4:2:0
6:5	Ustaw rozdzielczość wyjściową i liczbę klatek na sekundę: SW4 OFF, SW3 OFF = 4K60 SW4 WYŁ., SW3 WŁ. = 4K30 SW4 WŁ., SW3 WYŁ. = 1080p60 SW4 WŁ., SW3 WŁ. = 1080i60
8:7	Nie używany

Uruchamianie projektu konwersji formatu wideo 8K DisplayPort Example
Musisz pobrać skompilowany plik .sof file za projekt do zestawu deweloperskiego Intel Arria 10 GX FPGA w celu uruchomienia projektu.
KROKI:

1. W oprogramowaniu Intel Quartus Prime kliknij Narzędzia ➤ Programista.
2. W oknie Programmer kliknij Auto Detect, aby przeskanować JTAG łańcuch i odkryj podłączone urządzenia.
   Jeśli pojawi się wyskakujące okienko z prośbą o aktualizację listy urządzeń Programisty, kliknij Tak.
3. Na liście urządzeń wybierz wiersz oznaczony jako 10AX115S2F45.
4. Kliknij Zmień File…
   • Aby użyć prekompilowanej wersji oprogramowania file które firma Intel dołącza do pobierania projektu, wybierz plik master_image/pre_compiled.sof.
   • Aby użyć twojego oprogramowania file utworzony przez lokalną kompilację, wybierz output_files/top.sof.
5. Włącz programowanie/konfigurację w wierszu 10AX115S2F45 na liście urządzeń.
6. Kliknij Start.
   Gdy programista zakończy pracę, projekt zostanie uruchomiony automatycznie.
7. Otwórz terminal Nios II, aby odbierać wyjściowe wiadomości tekstowe z projektu, w przeciwnym razie projekt blokuje się po kilku zmianach przełączników (tylko jeśli ustawisz przełącznik DIP 1 użytkownika na ON).
   • a. Otwórz okno terminala i wpisz nios2-terminal
   • b. Naciśnij Enter.

podłączony na wejściu. W przypadku braku źródła obrazem wyjściowym jest czarny ekran z logo Intel w prawym górnym rogu ekranu.

Opis funkcjonalny projektu konwersji formatu wideo 8K DisplayPort Npample

System Platform Designer, udx10_dp.qsys, zawiera protokół IP odbiornika i nadajnika DisplayPort, adres IP potoku wideo oraz komponenty procesora Nios II. Projekt łączy system Platform Designer z logiką PHY odbiornika i nadajnika DisplayPort (która zawiera transceivery interfejsu) oraz logiką rekonfiguracji transceivera na najwyższym poziomie w projekcie Verilog HDL RTL file (top.v). Projekt obejmuje pojedynczą ścieżkę przetwarzania wideo między wejściem DisplayPort a wyjściem DisplayPort.

Rysunek 2. Schemat blokowy
Diagram przedstawia bloki w projekcie konwersji formatu wideo 8K DisplayPort Example. Diagram nie pokazuje niektórych ogólnych urządzeń peryferyjnych podłączonych do Nios II, Avalon-MM między procesorem Nios II i innych komponentów systemu. Projekt akceptuje wideo ze źródła DisplayPort po lewej stronie, przetwarza wideo przez potok wideo od lewej do prawej przed przekazaniem wideo do zlewu DisplayPort po prawej stronie.

PHY odbiornika DisplayPort i adres IP odbiornika DisplayPort
Karta Bitec DisplayPort FMC zapewnia bufor dla sygnału DisplayPort 1.4 ze źródła DisplayPort. Połączenie DisplayPort Receiver PHY i DisplayPort Receiver IP dekoduje przychodzący sygnał w celu utworzenia strumienia wideo. PHY odbiornika DisplayPort zawiera transceivery do deserializacji przychodzących danych, a IP odbiornika DisplayPort dekoduje protokół DisplayPort. Połączony odbiornik DisplayPort IP przetwarza przychodzący sygnał DisplayPort bez żadnego oprogramowania. Wynikowy sygnał wideo z adresu IP odbiornika DisplayPort jest natywnym formatem przesyłania strumieniowego w pakietach. Projekt konfiguruje odbiornik DisplayPort na wyjście 10-bitowe.

DisplayPort na taktowany adres IP wideo
Wyjściowy format przesyłanych strumieniowo danych przesyłanych pakietowo przez odbiornik DisplayPort nie jest bezpośrednio zgodny z taktowanym formatem danych wideo, którego oczekuje adres IP Clocked Video Input. DisplayPort do Clocked Video IP to niestandardowy adres IP dla tego projektu. Konwertuje wyjście DisplayPort na zgodny taktowany format wideo, który można podłączyć bezpośrednio do taktowanego wejścia wideo. DisplayPort do Clocked Video IP może modyfikować standard sygnalizacji przewodowej i zmieniać kolejność płaszczyzn kolorów w każdym pikselu. Standard DisplayPort określa kolejność kolorów inną niż kolejność IP potoku wideo firmy Intel. Procesor Nios II steruje zamianą kolorów. Odczytuje bieżącą przestrzeń kolorów do transmisji z odbiornika DisplayPort IP za pomocą interfejsu Avalon-MM slave. Kieruje DisplayPort do Clocked Video IP, aby zastosować odpowiednią korekcję za pomocą interfejsu Avalon-MM slave.

Taktowane wejście wideo
Taktowane wejście wideo przetwarza taktowany sygnał interfejsu wideo z DisplayPort na Clocked Video IP i konwertuje go na format sygnału wideo Avalon-ST. Ten format sygnału usuwa z wideo wszystkie informacje o wygaszeniu poziomym i pionowym, pozostawiając tylko aktywne dane obrazu. Adres IP pakietuje go jako jeden pakiet na klatkę wideo. Dodaje również dodatkowe pakiety metadanych (nazywane pakietami kontrolnymi), które opisują rozdzielczość każdej klatki wideo. Strumień wideo Avalon-ST przez rurę przetwarzającą ma cztery piksele równolegle, z trzema symbolami na piksel. Taktowane wejście wideo zapewnia przejście zegara w celu konwersji sygnału wideo taktowanego o zmiennej częstotliwości z adresu IP odbiornika DisplayPort na stałą częstotliwość zegara (300 MHz) dla potoku wideo IP.

Oczyszczanie strumienia
Oczyszczacz strumienia zapewnia, że ​​sygnał wideo Avalon-ST przechodzący do potoku przetwarzania jest wolny od błędów. Podłączenie źródła DisplayPort podczas pracy może spowodować, że projekt przedstawi niekompletne ramki danych do taktowanego wejścia wideo IP i wygeneruje błędy w wynikowym strumieniu wideo Avalon-ST. Rozmiar pakietów zawierających dane wideo dla każdej klatki nie odpowiada wtedy rozmiarowi zgłaszanemu przez powiązane pakiety kontrolne. Narzędzie do czyszczenia strumienia wykrywa te warunki i dodaje dodatkowe dane (szare piksele) na końcu szkodliwych pakietów wideo, aby uzupełnić ramkę i dopasować ją do specyfikacji w pakiecie kontrolnym.

Rozdzielczość Chromaampler (wejście)
Dane wideo odbierane przez projekt na wejściu z DisplayPort mogą mieć współczynniki chrominancji 4:4:4, 4:2:2 lub 4:2:0ampdoprowadziło. Wejściowa rozdzielczość chrominancjiampler pobiera przychodzące wideo w dowolnym formacie i konwertuje je do formatu 4:4:4 we wszystkich przypadkach. Aby zapewnić wyższą jakość wizualną, rozdzielczość chromaampler wykorzystuje najbardziej kosztowny obliczeniowo algorytm filtrowany. Procesor Nios II odczytuje aktualne chrominancjeampling z odbiornika DisplayPort IP za pośrednictwem interfejsu podrzędnego Avalon-MM. Przekazuje format do pliku chrominancjiampler poprzez interfejs slave Avalon-MM.

Konwerter przestrzeni kolorów (wejście)
Wejściowe dane wideo z DisplayPort mogą wykorzystywać przestrzeń kolorów RGB lub YCbCr. Wejściowy konwerter przestrzeni kolorów pobiera przychodzące wideo w dowolnym formacie i we wszystkich przypadkach konwertuje je na RGB. Procesor Nios II odczytuje bieżącą przestrzeń kolorów z adresu IP odbiornika DisplayPort za pomocą interfejsu podrzędnego Avalon-MM; ładuje prawidłowe współczynniki konwersji do rozdzielczości chrominancjiampler poprzez interfejs slave Avalon-MM.

Kliper
Clipper wybiera aktywny obszar z przychodzącego strumienia wideo i odrzuca resztę. Kontrola programowa działająca na procesorze Nios II określa region do wyboru. Region zależy od rozdzielczości danych odbieranych ze źródła DisplayPort oraz rozdzielczości wyjściowej i trybu skalowania. Procesor komunikuje region z Clipperem poprzez interfejs slave Avalon-MM.

Skaler
Projekt stosuje skalowanie przychodzących danych wideo zgodnie z otrzymaną rozdzielczością wejściową i wymaganą rozdzielczością wyjściową. Możesz także wybrać jeden z trzech trybów skalowania (upscale, downscale i passthrough). Dwa skalarne adresy IP zapewniają funkcjonalność skalowania: jeden implementuje wszelkie wymagane skalowanie w dół; druga implementuje skalowanie w górę. Projekt wymaga dwóch skalerów.

• Gdy skaler implementuje skalowanie w dół, nie generuje prawidłowych danych w każdym cyklu zegara na swoim wyjściu. na przykładample, jeśli zastosujemy 2-krotny współczynnik zmniejszania skali, ważny sygnał na wyjściu jest wysoki co drugi cykl zegara, podczas gdy projekt odbiera każdą parzystą linię wejściową, a następnie niski dla wszystkich linii wejściowych o numerach nieparzystych. To zachowanie typu burst jest fundamentalne dla procesu zmniejszania szybkości transmisji danych na wyjściu, ale jest niekompatybilne z dalszym IP miksera, który ogólnie oczekuje bardziej spójnej szybkości transmisji danych, aby uniknąć niedomiaru na wyjściu. Projekt wymaga bufora ramki pomiędzy dowolnym downscalingiem a mikserem. Bufor ramek umożliwia Mikserowi odczytywanie danych z wymaganą szybkością.
• Kiedy skaler implementuje skalowanie w górę, generuje prawidłowe dane w każdym cyklu zegara, więc kolejny mikser nie ma problemów. Jednak może nie akceptować nowych danych wejściowych w każdym cyklu zegara. Przyjmowanie 2x ekskluzywnego jako example, na liniach wyjściowych o numerach parzystych przyjmuje nowe uderzenie danych co drugi cykl zegara, a następnie nie akceptuje żadnych nowych danych wejściowych na liniach wyjściowych o numerach nieparzystych. Jednak poprzedzający Clipper może generować dane z zupełnie inną szybkością, jeśli stosuje znaczący klip (np. podczas powiększania). Dlatego Clipper i upscale muszą być generalnie oddzielone buforem ramki, co wymaga, aby skaler siedział po buforze ramki w potoku. Scaler musi znajdować się przed buforem ramki w celu skalowania w dół, więc projekt implementuje dwa oddzielne skalery po obu stronach bufora ramki: jeden do skalowania w górę; drugi do zmniejszania skali.

Dwa skalery zmniejszają również maksymalną przepustowość DDR4 wymaganą przez bufor ramki. Skalowanie w dół należy zawsze stosować przed buforem ramki, minimalizując szybkość transmisji danych po stronie zapisu. Skalowanie w górę należy zawsze stosować po buforze ramki, co minimalizuje szybkość transmisji danych po stronie odczytu. Każdy Scaler otrzymuje wymaganą rozdzielczość wejściową z pakietów kontrolnych w przychodzącym strumieniu wideo, podczas gdy procesor Nios II z interfejsem slave Avalon-MM ustawia rozdzielczość wyjściową dla każdego Scalera.

Bufor ramki
Bufor ramek wykorzystuje pamięć DDR4 do wykonywania potrójnego buforowania, które umożliwia potokowi przetwarzania wideo i obrazu konwersję liczby klatek między przychodzącą i wychodzącą liczbą klatek na sekundę. Projekt może akceptować dowolną liczbę klatek na sekundę, ale łączna liczba pikseli nie może przekraczać 1 giga piksela na sekundę. Oprogramowanie Nios II ustawia wyjściową szybkość klatek na 30 lub 60 fps, zgodnie z wybranym trybem wyjściowym. Wyjściowa szybkość klatek jest funkcją ustawień taktowanego wyjścia wideo i wyjściowego zegara pikseli wideo. Ciśnienie wsteczne, które taktowane wyjście wideo stosuje do potoku, określa szybkość, z jaką strona odczytu bufora ramki pobiera klatki wideo z pamięci DDR4.

Mikser
Mikser generuje czarny obraz tła o stałym rozmiarze, który procesor Nios II programuje w celu dopasowania do rozmiaru bieżącego obrazu wyjściowego. Mikser posiada dwa wejścia. Pierwsze wejście łączy się z upscalerem, aby umożliwić projektowi pokazanie wyjścia z bieżącego potoku wideo. Drugie wejście łączy się z blokiem generatora ikon. Konstrukcja włącza pierwsze wejście miksera tylko wtedy, gdy wykryje aktywne, stabilne wideo na taktowanym wejściu wideo. Dlatego projekt utrzymuje stabilny obraz wyjściowy na wyjściu podczas podłączania na gorąco na wejściu. Projekt alfa łączy drugie wejście do miksera, podłączonego do generatora ikon, zarówno w tle, jak i obrazach potoku wideo z 50% przezroczystością.

Konwerter przestrzeni kolorów (wyjście)
Wyjściowy konwerter przestrzeni kolorów przekształca wejściowe dane wideo RGB na przestrzeń kolorów RGB lub YCbCr w oparciu o ustawienia środowiska wykonawczego z oprogramowania.

Rozdzielczość Chromaampler (wyjście)
Wyjściowa rozdzielczość chrominancjiampler konwertuje format z 4:4:4 na jeden z formatów 4:4:4, 4:2:2 lub 4:2:0. Oprogramowanie ustawia format. Wyjściowa rozdzielczość chrominancjiampler używa również filtrowanego algorytmu, aby uzyskać wideo wysokiej jakości.

Taktowane wyjście wideo
Taktowane wyjście wideo konwertuje strumień wideo Avalon-ST do taktowanego formatu wideo. Taktowane wyjście wideo dodaje do wideo informacje o wygaszeniu poziomym i pionowym oraz o taktowaniu synchronizacji. Procesor Nios II programuje odpowiednie ustawienia taktowanego wyjścia wideo w zależności od żądanej rozdzielczości wyjściowej i liczby klatek na sekundę. Taktowane wyjście wideo konwertuje zegar, przechodząc od stałego zegara potokowego 300 MHz do zmiennej częstotliwości taktowanego wideo.

Taktowane wideo do DisplayPort
Komponent nadajnika DisplayPort akceptuje dane sformatowane jako taktowane wideo. Różnice w sygnalizacji przewodowej i deklaracji interfejsów przewodów w Platform Designer uniemożliwiają podłączenie taktowanego wyjścia wideo bezpośrednio do adresu IP nadajnika DisplayPort. Komponent Clocked Video to DisplayPort to specyficzny dla projektu niestandardowy adres IP, który zapewnia prostą wymaganą konwersję między taktowanym wyjściem wideo a adresem IP nadajnika DisplayPort. Zamienia również kolejność płaszczyzn kolorów w każdym pikselu, aby uwzględnić różne standardy formatowania kolorów używane przez Avalon-ST Video i DisplayPort.

DisplayPort Transmiter IP i DisplayPort Transmitter PHY
Nadajnik DisplayPort IP i nadajnik DisplayPort PHY współpracują ze sobą, aby przekonwertować strumień wideo z taktowanego wideo na zgodny strumień DisplayPort. IP nadajnika DisplayPort obsługuje protokół DisplayPort i koduje prawidłowe dane DisplayPort, podczas gdy PHY nadajnika DisplayPort zawiera transceivery i tworzy szybkie wyjście szeregowe.

Procesor i urządzenia peryferyjne Nios II
System Platform Designer zawiera procesor Nios II, który zarządza adresami IP odbiornika i nadajnika DisplayPort oraz ustawieniami środowiska wykonawczego dla potoku przetwarzania. Procesor Nios II łączy się z następującymi podstawowymi urządzeniami peryferyjnymi:

• Wbudowana pamięć do przechowywania programu i jego danych.
• AJTAG UART do wyświetlania wyjścia printf oprogramowania (przez terminal Nios II).
• Zegar systemowy do generowania milisekundowych opóźnień w różnych punktach oprogramowania, zgodnie ze specyfikacją DisplayPort dotyczącą minimalnych czasów trwania zdarzeń.
• Diody LED do wyświetlania stanu systemu.
• Przełączniki przyciskowe umożliwiające przełączanie między trybami skalowania oraz włączanie i wyłączanie wyświetlania logo firmy Intel.
• Przełączniki DIP umożliwiające przełączanie formatu wyjściowego oraz włączanie i wyłączanie drukowania komunikatów do terminala Nios II.

Zdarzenia typu „hot-plug” zarówno w źródle DisplayPort, jak i w ujściu powodują przerwania ogniowe, które wyzwalają procesor Nios II w celu prawidłowej konfiguracji nadajnika i potoku DisplayPort. Główna pętla w kodzie oprogramowania monitoruje również te wartości na przyciskach i przełącznikach DIP i odpowiednio zmienia konfigurację potoku.

Kontrolery I²C
Projekt zawiera dwa kontrolery I²C (Si5338 i PS8460) do edycji ustawień trzech innych komponentów zestawu rozwojowego Intel Arria 10 10 GX FPGA. Dwa generatory zegara Si5338 w zestawie rozwojowym Intel Arria 10 GX FPGA są podłączone do tej samej magistrali I²C. Pierwszy generuje zegar odniesienia dla DDR4 EMIF. Domyślnie ten zegar jest ustawiony na 100 MHz do użytku z 1066 MHz DDR4, ale ten projekt obsługuje DDR4 z częstotliwością 1200 MHz, co wymaga zegara odniesienia 150 MHz. Podczas uruchamiania procesor Nios II, za pośrednictwem kontrolera I²C, zmienia ustawienia w mapie rejestrów pierwszego układu Si5338, aby zwiększyć prędkość zegara referencyjnego DDR4 do 150 MHz. Drugi generator zegara Si5338 generuje vid_clk dla taktowanego interfejsu wideo między potokiem a adresem IP nadajnika DisplayPort. Musisz dostosować szybkość tego zegara dla każdej innej rozdzielczości wyjściowej i liczby klatek na sekundę obsługiwanych przez projekt. Możesz dostosować prędkość w czasie wykonywania, gdy wymaga tego procesor Nios II. Karta-córka Bitec DisplayPort 1.4 FMC wykorzystuje repeater i retimer do czyszczenia jittera Parade PS8460. Podczas uruchamiania procesor Nios II edytuje domyślne ustawienia tego komponentu, aby spełnić wymagania projektu.

Opis oprogramowania

Projekt konwersji formatu wideo 8K DisplayPort Exampplik obejmuje adres IP z pakietu Intel Video and Image Processing Suite oraz interfejs IP interfejsu DisplayPort. Wszystkie te adresy IP mogą przetwarzać ramki danych bez dalszej interwencji, jeśli są prawidłowo skonfigurowane. Musisz zaimplementować zewnętrzną kontrolę wysokiego poziomu, aby skonfigurować adresy IP na początku i po zmianie systemu, np. zdarzenia podłączania odbiornika lub nadajnika DisplayPort lub aktywność przycisku użytkownika. W tym projekcie procesor Nios II z oprogramowaniem sterującym na zamówienie zapewnia kontrolę na wysokim poziomie. Podczas uruchamiania oprogramowania:

• Ustawia zegar odniesienia DDR4 na 150 MHz, aby umożliwić prędkość DDR 1200 MHz, a następnie resetuje adres IP interfejsu pamięci zewnętrznej w celu ponownej kalibracji na nowym zegarze odniesienia.
• Konfiguruje repeater i retimer PS8460 DisplayPort.
• Inicjuje interfejsy odbiornika i nadajnika DisplayPort.
• Inicjuje adresy IP potoku przetwarzania.

Po zakończeniu inicjalizacji oprogramowanie wchodzi w ciągłą pętlę while, sprawdzając i reagując na szereg zdarzeń.

Zmiany w trybie skalowania
Projekt obsługuje trzy podstawowe tryby skalowania; przejściowe, skalowanie w górę i skalowanie w dół. W trybie tranzytowym projekt nie skaluje wejściowego wideo, w trybie upscale projekt zwiększa wejściowe wideo, aw trybie zmniejszania projekt zmniejsza wejściowe wideo.
Cztery bloki w potoku przetwarzania; Clipper, downscaler, upscaler i Mixer określają prezentację ostatecznego wyjścia w każdym trybie. Oprogramowanie kontroluje ustawienia każdego bloku w zależności od bieżącej rozdzielczości wejściowej, rozdzielczości wyjściowej i wybranego trybu skalowania. W większości przypadków Clipper przepuszcza dane wejściowe w niezmienionej postaci, a rozmiar tła miksera jest taki sam jak ostateczna, przeskalowana wersja wejściowego wideo. Jeśli jednak rozdzielczość wejściowego wideo jest większa niż rozmiar wyjściowy, nie jest możliwe zastosowanie przeskalowania wejściowego wideo bez uprzedniego przycięcia go. Jeśli rozdzielczość wejściowa jest mniejsza niż rozdzielczość wyjściowa, oprogramowanie nie może zastosować zmniejszenia bez zastosowania warstwy tła Miksera, która jest większa niż wejściowa warstwa wideo, co powoduje dodanie czarnych pasów wokół wyjściowego wideo.

Tabela 4. Przetwarzanie potoków blokowych
Ta tabela zawiera listę działań czterech bloków potoku przetwarzania w każdej z dziewięciu kombinacji trybu skalowania, rozdzielczości wejściowej i rozdzielczości wyjściowej.

Tryb	wchodzi > wychodzi	wejście = wyjście	w < na zewnątrz
Przepustowość	Przycinanie do rozmiaru wyjściowego Brak skalowania w dół	Brak klipsa Brak skalowania w dół	Brak klipsa Brak skalowania w dół
dalszy…

Tryb	wchodzi > wychodzi	wejście = wyjście	w < na zewnątrz
	Brak ekskluzywnych Brak czarnej ramki	Brak ekskluzywnych Brak czarnej ramki	Brak ekskluzywnych Czarne obramowania do rozmiaru wyjściowego
Ekskluzywny	Przycinanie do rozmiaru wyjściowego 2/3 Bez skalowania w dół Skalowanie do rozmiaru wyjściowego Brak czarnej ramki	Przycinanie do rozmiaru wyjściowego 2/3 Bez skalowania w dół Skalowanie do rozmiaru wyjściowego Brak czarnej ramki	Brak klipsa Brak skalowania w dół Skalowanie do rozmiaru wyjściowego Brak czarnej ramki
Zmniejszenie skali	Brak klipsa Skalowanie w dół do rozmiaru wyjściowego Brak skalowania w górę Brak czarnej ramki	Brak klipsa Skalowanie w dół do rozmiaru wyjściowego Brak skalowania w górę Brak czarnej ramki	Brak klipsa Skalowanie w dół do rozmiaru wejściowego 2/3 Bez skalowania w górę Czarne obramowania do rozmiaru wyjściowego

Zmieniaj tryby, naciskając przycisk użytkownika 1. Oprogramowanie monitoruje wartości na przyciskach przy każdym przejściu przez pętlę (dokonuje debounce oprogramowania) i odpowiednio konfiguruje adresy IP w potoku przetwarzania.

Zmiany na wejściu DisplayPort
Przy każdym przejściu przez pętlę oprogramowanie odpytuje stan taktowanego wejścia wideo, szukając zmian w stabilności wejściowego strumienia wideo. Oprogramowanie uważa wideo za stabilne, jeśli:

• Taktowane wejście wideo zgłasza, że ​​taktowane wideo zostało pomyślnie zablokowane.
• Rozdzielczość wejściowa i przestrzeń kolorów nie uległy zmianie od poprzedniego przebiegu pętli.

Jeśli wejście było stabilne, ale utraciło blokadę lub zmieniły się właściwości strumienia wideo, oprogramowanie zatrzymuje wysyłanie wideo przez Clocked Video Input przez potok. Ustawia również Mikser tak, aby przestał wyświetlać wejściową warstwę wideo. Wyjście pozostaje aktywne (pokazuje czarny ekran i logo Intel) podczas wszelkich zdarzeń podłączania odbiornika podczas pracy lub zmian rozdzielczości.
Jeśli wejście nie było stabilne, ale teraz jest stabilne, oprogramowanie konfiguruje potok, aby wyświetlał nową rozdzielczość wejściową i przestrzeń kolorów, ponownie uruchamia wyjście z CVI i ustawia Mikser, aby ponownie wyświetlał wejściową warstwę wideo. Ponowne włączenie warstwy miksera nie jest natychmiastowe, ponieważ bufor ramek może nadal powtarzać stare klatki z poprzedniego wejścia, a projekt musi je wyczyścić. Następnie możesz ponownie włączyć wyświetlacz, aby uniknąć zakłóceń. Bufor ramek zlicza liczbę ramek odczytanych z pamięci DDR4, które może odczytać procesor Nios II. Oprogramowanieampzmniejsza tę liczbę, gdy wejście staje się stabilne i ponownie włącza warstwę Mixer, gdy liczba wzrośnie o cztery klatki, co gwarantuje, że projekt usunie wszystkie stare klatki z bufora.

Nadajnik DisplayPort Zdarzenia podłączane podczas pracy
Zdarzenia typu „hot-plug” w nadajniku DisplayPort uruchamiają przerwanie w oprogramowaniu, które ustawia flagę, aby ostrzec główną pętlę oprogramowania o zmianie na wyjściu. Kiedy projekt wykryje podłączenie nadajnika podczas pracy, oprogramowanie odczytuje EDID nowego wyświetlacza, aby określić, które rozdzielczości i przestrzenie kolorów są obsługiwane. Jeśli ustawisz przełączniki DIP w tryb, którego nowy wyświetlacz nie obsługuje, oprogramowanie powróci do mniej wymagającego trybu wyświetlania. Następnie konfiguruje potok, adres IP nadajnika DisplayPort i część Si5338, która generuje vid_clk nadajnika dla nowego trybu wyjściowego. Kiedy wejście widzi zmiany, warstwa Mikser dla wejściowego wideo nie jest wyświetlana, ponieważ oprogramowanie edytuje ustawienia potoku. Oprogramowanie nie włącza się ponownie
wyświetlaczu aż po czterech klatkach, kiedy nowe ustawienia przejdą przez ramkę
bufor.

Zmiany w ustawieniach przełącznika DIP użytkownika
Pozycje przełączników DIP użytkownika od 2 do 6 sterują formatem wyjściowym (rozdzielczość, liczba klatek na sekundę, przestrzeń kolorów i liczba bitów na kolor) przesyłanym przez nadajnik DisplayPort. Gdy oprogramowanie wykryje zmiany na tych przełącznikach DIP, wykonuje sekwencję, która jest praktycznie identyczna jak podczas podłączania nadajnika podczas pracy. Nie musisz pytać o EDID nadajnika, ponieważ nie zmienia się.

Historia zmian dla AN 889: Projekt konwersji formatu wideo 8K DisplayPort Example

Tabela 5. Historia zmian dla AN 889: Projekt konwersji formatu wideo 8K DisplayPort Example

Wersja dokumentu	Zmiany
2019.05.30	Pierwsze wydanie.

Korporacja intelektualna. Wszelkie prawa zastrzeżone. Intel, logo Intel i inne znaki Intel są znakami towarowymi firmy Intel Corporation lub jej podmiotów zależnych. Firma Intel gwarantuje wydajność swoich produktów FPGA i produktów półprzewodnikowych zgodnie z aktualnymi specyfikacjami zgodnie ze standardową gwarancją firmy Intel, ale zastrzega sobie prawo do wprowadzania zmian we wszelkich produktach i usługach w dowolnym momencie i bez powiadomienia. Firma Intel nie przyjmuje żadnej odpowiedzialności wynikającej z zastosowania lub wykorzystania jakichkolwiek informacji, produktów lub usług opisanych w niniejszym dokumencie, z wyjątkiem przypadków wyraźnie uzgodnionych na piśmie przez firmę Intel. Klientom firmy Intel zaleca się uzyskanie najnowszej wersji specyfikacji urządzenia przed poleganiem na opublikowanych informacjach oraz przed złożeniem zamówienia na produkty lub usługi.
*Inne nazwy oraz marki mogą być własnością osób trzecich.

Dokumenty / Zasoby

Intel AN 889 8K DisplayPort Projekt konwersji formatu wideo Example [plik PDF] Instrukcja użytkownika Projekt konwersji formatu wideo AN 889 8K DisplayPort Example, AN 889, projekt konwersji formatu wideo 8K DisplayPort Exampplik, Projekt konwersji formatu Example, Projekt konwersji Example

Odniesienia

• Instrukcja obsługi