Intel AN 889 8K DisplayPort-Videoformat-Konvertierungsdesign Bspample

Über das Konvertierungsdesign für das 8K-DisplayPort-Videoformat Bspample

Das Konvertierungsdesign für das 8K-DisplayPort-Videoformat Bspample integriert die Intel DisplayPort 1.4-Videokonnektivitäts-IP mit einer Videoverarbeitungspipeline. Das Design bietet hochwertige Skalierung, Farbraumkonvertierung und Bildratenkonvertierung für Videostreams bis zu 8K bei 30 Bildern pro Sekunde oder 4K bei 60 Bildern pro Sekunde.
Das Design ist in hohem Maße software- und hardwarekonfigurierbar, was eine schnelle Systemkonfiguration und -umgestaltung ermöglicht. Das Design zielt auf Intel® Arria® 10-Geräte ab und verwendet die neueste 8K-fähige Intel FPGA-IP aus der Video and Image Processing Suite in Intel Quartus® Prime v19.2.

Über DisplayPort Intel FPGA IP
Um Intel Arria 10 FPGA-Designs mit DisplayPort-Schnittstellen zu erstellen, instanziieren Sie die DisplayPort Intel FPGA IP. Diese DisplayPort-IP implementiert jedoch nur die Protokollcodierung oder -decodierung für DisplayPort. Es enthält nicht die Transceiver, PLLs oder Transceiver-Rekonfigurationsfunktionen, die zum Implementieren der seriellen Hochgeschwindigkeitskomponente der Schnittstelle erforderlich sind. Intel bietet separate Transceiver-, PLL- und Rekonfigurations-IP-Komponenten. Das Auswählen, Parametrieren und Anschließen dieser Komponenten zum Erstellen einer vollständig kompatiblen DisplayPort-Empfänger- oder -Senderschnittstelle erfordert Fachwissen.
Intel bietet dieses Design für diejenigen an, die keine Transceiver-Experten sind. Mit der Parametereditor-GUI für DisplayPort IP können Sie das Design erstellen.
Sie erstellen entweder im Platform Designer oder im IP-Katalog eine Instanz der DisplayPort-IP (die nur Empfänger, nur Sender oder kombinierter Empfänger und Sender sein kann). Wenn Sie die DisplayPort-IP-Instanz parametrieren, können Sie auswählen, dass ein ex generiert werden sollample design für diese bestimmte Konfiguration. Das kombinierte Empfänger- und Senderdesign ist ein einfacher Durchgang, bei dem der Ausgang des Empfängers direkt in den Sender eingespeist wird. Ein Fixed-Passthrough-Design erzeugt einen voll funktionsfähigen Empfänger-PHY, Sender-PHY und Rekonfigurationsblöcke, die die gesamte Transceiver- und PLL-Logik implementieren. Sie können die relevanten Abschnitte des Designs entweder direkt kopieren oder das Design als Referenz verwenden. Das Design generiert einen DisplayPort Intel Arria 10 FPGA IP Design Example und fügt dann viele der hinzu files direkt in die Kompilierungsliste generiert, die vom Intel Quartus Prime-Projekt verwendet wird. Diese beinhalten:

• Files Parametrisierte IP-Instanzen für Transceiver, PLLs und Reconfig-Blöcke zu erstellen.
• Verilog HDL files diese IPs mit den Empfänger-PHY-, Sender-PHY- und Transceiver-Rekonfigurations-Arbiter-Blöcken auf höherer Ebene zu verbinden
• Synopsys Design Constraint (SDC) files um die relevanten zeitlichen Beschränkungen festzulegen.

Merkmale des 8K-DisplayPort-Videoformat-Konvertierungsdesigns Bspample

• Eingang:
  • DisplayPort 1.4-Konnektivität unterstützt Auflösungen von 720 × 480 bis 3840 × 2160 bei jeder Bildrate von bis zu 60 fps und Auflösungen von bis zu 7680 × 4320 bei 30 fps.
  • Hot-Plug-Unterstützung.
  • Unterstützung für die Farbformate RGB und YCbCr (4:4:4, 4:2:2 und 4:2:0).
    Eingang.
  • Die Software erkennt automatisch das Eingabeformat und richtet die Verarbeitungspipeline entsprechend ein.
• Ausgabe:
  • DisplayPort 1.4-Konnektivität wählbar (über DIP-Schalter) für entweder 1080p-, 1080i- oder 2160p-Auflösung bei 60 fps oder 2160p bei 30 fps.
  • Hot-Plug-Unterstützung.
  • DIP-Schalter zum Einstellen des erforderlichen Ausgabefarbformats auf RGB, YCbCr 4:4:4, YCbCr 4:2:2 oder YCbCr 4:2:0.
• Einzelne 10-Bit-8K-RGB-Verarbeitungspipeline mit softwarekonfigurierbarer Skalierung und Bildratenkonvertierung:
  • 12-Tap-Lanczos-Downscaler.
  • 16-Phasen-4-Tap-Lanczos-Upscaler.
  • Triple-Buffering-Video-Frame-Puffer bietet Frame-Rate-Konvertierung.
  • Mixer mit Alpha-Blending ermöglicht OSD-Icon-Overlay.

Erste Schritte mit dem Konvertierungsdesign für das 8K-DisplayPort-Videoformat Bspample

Hardware- und Softwareanforderungen

Das Konvertierungsdesign für das 8K-DisplayPort-Videoformat Bspample erfordert spezielle Hardware und Software.

Hardware:

• Intel Arria 10 GX FPGA Development Kit, einschließlich der DDR4 Hilo-Tochterkarte
• Bitec DisplayPort 1.4 FMC-Tochterkarte (Revision 11)
• DisplayPort 1.4-Quelle, die Videos mit bis zu 3840 x 2160p60 oder 7680 x 4320p30 produziert
• DisplayPort 1.4-Senke, die Videos mit bis zu 3840 x 2160p60 anzeigt
• VESA-zertifizierte DisplayPort 1.4-Kabel.

Software:

• Windows- oder Linux-Betriebssystem
• Die Intel Quartus Prime Design Suite v19.2, die Folgendes umfasst:
  • Intel Quartus Prime Pro-Edition
  • Plattform-Designer
  • Nios® II EDS
  • Intel FPGA IP Library (einschließlich der Video and Image Processing Suite)

Das Design funktioniert nur mit dieser Version von Intel Quartus Prime.

Herunterladen und Installieren des Konvertierungsdesigns für das Intel 8K DisplayPort-Videoformat Example

Das Design ist im Intel Design Store erhältlich.

1. Laden Sie das archivierte Projekt herunter file udx10_dp.par.
2. Extrahieren Sie das Intel Quartus Prime-Projekt aus dem Archiv:
   • a. Öffnen Sie die Intel Quartus Prime Pro Edition.
   • b. Klicken File ➤ Projekt öffnen.
     Das Fenster Projekt öffnen wird geöffnet.
   • c. Navigieren Sie zu udx10_dp.par und wählen Sie es aus file.
   • d. Klicken Sie auf „Öffnen“.
   • e. Legen Sie im Fenster Designvorlage öffnen den Zielordner auf den gewünschten Speicherort für das extrahierte Projekt fest. Die Einträge für die Designvorlage file und Projektname sollten korrekt sein und Sie müssen sie nicht ändern.
   • f. Klicken Sie auf „OK“.

Design Files für das Intel 8K DisplayPort Video Format Conversion Design Example

Tabelle 1. Design Files

File oder Ordnername	Beschreibung
ip	Enthält die IP-Instanz files für alle Intel FPGA IP-Instanzen im Design: • Ein DisplayPort IP (Sender und Empfänger) • Eine PLL, die Takte auf der obersten Ebene des Designs erzeugt • Das gesamte IP, aus dem das Platform Designer-System für die Verarbeitungspipeline besteht.
master_image	Enthält pre_compiled.sof, eine vorkompilierte Board-Programmierung file für die Gestaltung.
non_acds_ip	Enthält Quellcode für zusätzliches IP in diesem Design, das Intel Quartus Prime nicht enthält.
DEZA	Enthält einen SDC file die die zusätzlichen zeitlichen Beschränkungen beschreibt, die dieses Design erfordert. Die DEZA files, die automatisch in den IP-Instanzen enthalten sind, behandeln diese Einschränkungen nicht.
Software	Enthält Quellcode, Bibliotheken und Erstellungsskripte für die Software, die auf dem eingebetteten Nios II-Prozessor ausgeführt wird, um die High-Level-Funktionalität des Designs zu steuern.
udx10_dp	Ein Ordner, in den Intel Quartus Prime Ausgaben generiert files für das Platform Designer-System. Die Ausgabe von udx10_dp.sopcinfo file ermöglicht Ihnen, die Speicherinitialisierung zu generieren file für den Softwarespeicher des Nios II-Prozessors. Sie müssen nicht zuerst das vollständige Platform Designer-System generieren.
non_acds_ip.ipx	Dieses IPX file deklariert die gesamte IP im Ordner „non_acds_ip“ für Platform Designer, sodass sie in der IP-Bibliothek angezeigt wird.
README.txt	Kurze Anweisungen zum Erstellen und Ausführen des Designs.
oben.qpf	Das Intel Quartus Prime-Projekt file für die Gestaltung.
top.qsf	Die Intel Quartus Prime-Projekteinstellungen file für die Gestaltung. Dies file listet alle auf files erforderlich, um das Design zusammen mit den Pinbelegungen und einer Reihe anderer Projekteinstellungen zu erstellen.
oben.v	Das Top-Level-Verilog HDL file für die Gestaltung.
udx10_dp.qsys	Das Platform Designer-System, das die Videoverarbeitungspipeline, den Nios II-Prozessor und seine Peripheriegeräte enthält.

Kompilieren des Konvertierungsdesigns für das 8K-DisplayPort-Videoformat Bspample
Intel bietet eine vorkompilierte Board-Programmierung an file für das Design im Verzeichnis master_image (pre_compiled.sof), damit Sie das Design ausführen können, ohne eine vollständige Kompilierung auszuführen.
SCHRITTE:

1. Öffnen Sie in der Intel Quartus Prime-Software das Projekt top.qpf file. Das heruntergeladene Archiv erstellt diese file wenn Sie das Projekt entpacken.
2. Klicken File ➤ Öffnen und wählen Sie ip/dp_rx_tx/dp_rx_tx.ip. Die Parametereditor-GUI für die DisplayPort-IP wird geöffnet und zeigt die Parameter für die DisplayPort-Instanz im Design an.
3. Klicken Sie auf Bsp generierenample Design (nicht Generate).
4. Schließen Sie nach Abschluss der Generierung den Parametereditor.
5. In File Explorer, navigieren Sie zum Softwareverzeichnis und entpacken Sie das vip_control_src.zip-Archiv, um das vip_control_src-Verzeichnis zu generieren.
6. Navigieren Sie in einem BASH-Terminal zu Software/Skript und führen Sie das Shell-Skript build_sw.sh aus.
   Das Skript baut die Nios II-Software für das Design auf. Es erstellt sowohl ein .elf file die Sie zur Laufzeit auf das Board herunterladen können, und eine .hex file in die Boardprogrammierung kompilieren .sof file.
7. Klicken Sie in der Intel Quartus Prime-Software auf Processing ➤ Compilation starten.
   • Intel Quartus Prime generiert das udx10_dp.qsys Platform Designer-System.
   • Intel Quartus Prime setzt das Projekt auf top.qpf.

Die Kompilierung erstellt top.sof in der Ausgabe_files-Verzeichnis, wenn es abgeschlossen ist.

ViewInstallation und Neugenerierung des Platform Designer Systems

1. Klicken Sie auf Extras ➤ Plattform-Designer.
2. Wählen Sie Systemname.qsys für die Systemoption Platform Designer aus.
3. Klicken Sie auf „Öffnen“.
   Platform Designer öffnet das System.
4. Review das System.
5. Regenerieren Sie das System:
   • a. Klicken Sie auf HDL generieren….
   • b. Aktivieren Sie im Generierungsfenster die Option Ausgabeverzeichnisse für ausgewählte Generierungsziele löschen.
   • c. Klicken Sie auf Generieren

Kompilieren des Konvertierungsdesigns für das 8K-DisplayPort-Videoformat Bspample mit den Nios II Software Build Tools für Eclipse
Sie richten einen interaktiven Nios II Eclipse-Arbeitsbereich für das Design ein, um einen Arbeitsbereich zu erstellen, der dieselben Ordner verwendet, die das Erstellungsskript verwendet. Wenn Sie das Erstellungsskript zuvor ausgeführt haben, sollten Sie die Ordner software/vip_control und software/vip_control_bsp löschen, bevor Sie den Eclipse-Arbeitsbereich erstellen. Wenn Sie das Erstellungsskript zu irgendeinem Zeitpunkt erneut ausführen, überschreibt es den Eclipse-Arbeitsbereich.
SCHRITTE:

1. Navigieren Sie zum Softwareverzeichnis und entpacken Sie das vip_control_src.zip-Archiv, um das vip_control_src-Verzeichnis zu generieren.
2. Erstellen Sie im installierten Projektverzeichnis einen neuen Ordner und nennen Sie ihn workspace.
3. Klicken Sie in der Intel Quartus Prime-Software auf Tools ➤ Nios II Software Build Tools for Eclipse.
   • a. Wählen Sie im Workspace Launcher-Fenster den von Ihnen erstellten Workspace-Ordner aus.
   • b. Klicken Sie auf „OK“.
4. Klicken Sie im Nios II – Eclipse-Fenster auf File ➤ Neu ➤ Nios II-Anwendung und BSP aus Vorlage.
   Das Dialogfeld Nios II-Anwendung und BSP aus Vorlage wird angezeigt.
   • a. In den SOPC-Informationen File Wählen Sie im Feld udx10_dp/ udx10_dp.sopcinfo file. Das Nios II SBT für Eclipse füllt den CPU-Namen mit dem Prozessornamen aus der .sopcinfo file.
   • b. Geben Sie im Feld Projektname vip_control ein.
   • c. Wählen Sie in der Vorlagenliste die Option „Leeres Projekt“ aus.
   • d. Klicken Sie auf Weiter.
   • e. Wählen Sie Create a new BSP project based on the application project template mit dem Projektnamen vip_control_bsp.
   • f. Aktivieren Sie Standardspeicherort verwenden.
   • g. Klicken Sie auf Fertig stellen, um die Anwendung und das BSP basierend auf der .sopcinfo zu erstellen file.
     Nachdem das BSP generiert wurde, werden die Projekte vip_control und vip_control_bsp auf der Registerkarte Projekt-Explorer angezeigt.
5. Kopieren Sie im Windows Explorer den Inhalt des Verzeichnisses software/vip_control_src in das neu erstellte Verzeichnis software/vip_control.
6. Klicken Sie auf der Registerkarte Project Explorer des Fensters Nios II – Eclipse mit der rechten Maustaste auf den Ordner vip_control_bsp und wählen Sie Nios II > BSP Editor.
   • a. Wählen Sie None aus dem Dropdown-Menü für sys_clk_timer aus.
   • b. Wählen Sie cpu_timer aus dem Dropdown-Menü für timestamp_Timer.
   • c. Aktivieren Sie enable_small_c_library.
   • d. Klicken Sie auf Generieren.
   • e. Klicken Sie nach Abschluss der Generierung auf Beenden.
7. Klicken Sie auf der Registerkarte Projekt-Explorer mit der rechten Maustaste auf das Verzeichnis vip_control und klicken Sie auf Eigenschaften.
   1. a. Erweitern Sie im Fenster Eigenschaften für vip_control die Nios II-Anwendungseigenschaften und klicken Sie auf Nios II-Anwendungspfade.
   2. b. Klicken Sie neben Bibliotheksprojekte auf Hinzufügen….
   3. c. Navigieren Sie im Fenster Bibliotheksprojekte zum Verzeichnis udx10.dp\spftware \vip_control_src und wählen Sie das Verzeichnis bkc_dprx.syslib aus.
   4. d. OK klicken. Eine Meldung wird angezeigt. In relativen Pfad konvertieren. Klicken Sie auf Ja.
   5. e. Wiederholen Sie die Schritte 7.b auf Seite 8 und 7.c auf Seite 8 für die Verzeichnisse bkc_dptx.syslib und bkc_dptxll_syslib
   6. f. Klicken Sie auf „OK“.
8. Wählen Sie Project ➤ Build All aus, um die zu generieren file vip_control.elf im Verzeichnis software/vip_control.
9. Erstellen Sie die mem_init file für die Intel Quartus Prime-Zusammenstellung:
   1. a. Klicken Sie im Projekt-Explorer-Fenster mit der rechten Maustaste auf vip_control.
   2. b. Wählen Sie Ziele erstellen ➤ Erstellen… aus.
   3. C. Wählen Sie mem_init_generate.
      D. Klicken Sie auf Erstellen.
      Die Intel Quartus Prime Software generiert die
      udx10_dp_onchip_memory2_0_onchip_memory2_0.hex file im Verzeichnis software/vip_control/mem_init.
10. Führen Sie die vip_control.elf-Programmierung aus, während das Design auf einer angeschlossenen Platine ausgeführt wird file vom Eclipse-Build erstellt.
    • a. Klicken Sie mit der rechten Maustaste auf den Ordner vip_control auf der Registerkarte Project Explorer des Nios II-Eclipse-Fensters.
    • b. Wählen Sie Ausführen als ➤ Nios II Hardware. Wenn Sie ein Nios II-Terminalfenster geöffnet haben, schließen Sie es, bevor Sie die neue Software herunterladen.

Einrichten des Intel Arria 10 GX FPGA-Entwicklungskits
Beschreibt, wie das Kit eingerichtet wird, um das 8K DisplayPort Video Format Conversion Design Ex auszuführenample.

Abbildung 1. Intel Arria 10 GX Development Kit mit HiLo-Tochterkarte
Die Abbildung zeigt die Platine mit entferntem blauen Kühlkörper, um die Positionierung der DDR4-Hilo-Karte zu zeigen. Intel empfiehlt, das Design nicht ohne positionierten Kühlkörper auszuführen.

SCHRITTE:

1. Bringen Sie die Bitec DisplayPort 1.4 FMC-Karte mit dem FMC-Anschluss A am Entwicklungsboard an.
2. Stellen Sie sicher, dass der Netzschalter (SW1) ausgeschaltet ist, und schließen Sie dann den Netzstecker an.
3. Schließen Sie ein USB-Kabel an Ihren Computer und an den MicroUSB-Anschluss (J3) auf der Entwicklungsplatine an.
4. Schließen Sie ein DisplayPort 1.4-Kabel zwischen der DisplayPort-Quelle und dem Empfängeranschluss der Bitec DisplayPort 1.4 FMC-Karte an und stellen Sie sicher, dass die Quelle aktiv ist.
5. Schließen Sie ein DisplayPort 1.4-Kabel zwischen dem DisplayPort-Display und dem Senderanschluss der Bitec DisplayPort 1.4 FMC-Karte an und stellen Sie sicher, dass das Display aktiv ist.
6. Schalten Sie die Platine mit SW1 ein.

Platinenstatus-LEDs, Drucktasten und DIP-Schalter
Das Intel Arria 10 GX FPGA Development Kit verfügt über acht Status-LEDs (mit grünen und roten Emittern), drei Benutzerdrucktasten und acht Benutzer-DIP-Schalter. Das Konvertierungsdesign für das 8K-DisplayPort-Videoformat Bspample beleuchtet die LEDs, um den Status der DisplayPort-Empfängerverbindung anzuzeigen. Mit den Drucktasten und DIP-Schaltern können Sie die Designeinstellungen ändern.

Status-LEDs

Tabelle 2. Status-LEDs

LED	Beschreibung
Rote LEDs
0	DDR4 EMIF-Kalibrierung läuft.
1	DDR4-EMIF-Kalibrierung fehlgeschlagen.
7:2	Ungebraucht.
Grüne LEDs
0	Leuchtet auf, wenn das Verbindungstraining des DisplayPort-Empfängers erfolgreich abgeschlossen wurde und das Design ein stabiles Video empfängt.
5:1	Spuranzahl des DisplayPort-Empfängers: 00001 = 1 Spur 00010 = 2 Spuren 00100 = 4 Spuren
7:6	Geschwindigkeit der DisplayPort-Empfängerspur: 00 = 1.62 Gbit/s 01 = 2.7 Gbit/s 10 = 5.4 Gbit/s 11 = 8.1 Gbit/s

Die Tabelle listet den Status auf, den jede LED anzeigt. Jede LED-Position hat sowohl rote als auch grüne Anzeigen, die unabhängig voneinander aufleuchten können. Jede orange leuchtende LED bedeutet, dass sowohl die rote als auch die grüne Anzeige eingeschaltet sind.

Benutzer-Drucktasten
Die Benutzertaste 0 steuert die Anzeige des Intel-Logos in der oberen rechten Ecke der Ausgabeanzeige. Beim Start ermöglicht das Design die Anzeige des Logos. Durch Drücken von Taster 0 wird die Freigabe für die Logoanzeige umgeschaltet. Benutzertaste 1 steuert den Skalierungsmodus des Designs. Wenn eine Quelle oder Senke Hot-Plug-fähig ist, ist das Design standardmäßig auf Folgendes eingestellt:

• Passthrough-Modus, wenn die Eingangsauflösung kleiner oder gleich der Ausgangsauflösung ist
• Downscale-Modus, wenn die Eingangsauflösung größer als die Ausgangsauflösung ist

Jedes Mal, wenn Sie die Benutzertaste 1 drücken, wechselt das Design zum nächsten Skalierungsmodus (Durchleitung > Aufwärtsskalierung, Aufwärtsskalierung > Abwärtsskalierung, Abwärtsskalierung > Durchleitung). Benutzertaster 2 ist unbenutzt.

Benutzer-DIP-Schalter
Die DIP-Schalter steuern den optionalen Nios II-Terminaldruck und die Einstellungen für das Ausgabevideoformat, das durch den DisplayPort-Sender gesteuert wird.

Tabelle 3. DIP-Schalter
Die Tabelle listet die Funktion jedes DIP-Schalters auf. Die von 1 bis 8 (nicht 0 bis 7) nummerierten DIP-Schalter stimmen mit den Nummern überein, die auf der Schalterkomponente aufgedruckt sind. Um jeden Schalter auf ON zu stellen, bewegen Sie den weißen Schalter in Richtung LCD und weg von den LEDs auf der Platine.

Schalten	Funktion
1	Aktiviert das Nios II-Terminaldrucken, wenn es auf EIN gestellt ist.
2	Ausgabebits pro Farbe einstellen: AUS = 8 Bit EIN = 10 Bit
4:3	Ausgabefarbraum und s einstellenampling: SW4 AUS, SW3 AUS = RGB 4:4:4 SW4 AUS, SW3 EIN = YCbCr 4:4:4 SW4 EIN, SW3 AUS = YCbCr 4:2:2 SW4 EIN, SW3 EIN = YCbCr 4:2:0
6:5	Ausgangsauflösung und Bildrate einstellen: SW4 OFF, SW3 OFF = 4K60 SW4 AUS, SW3 EIN = 4K30 SW4 EIN, SW3 AUS = 1080p60 SW4 EIN, SW3 EIN = 1080i60
8:7	Unbenutzt

Ausführen des 8K-DisplayPort-Videoformat-Konvertierungsdesigns Bspample
Sie müssen die kompilierte .sof-Datei herunterladen file für das Design an das Intel Arria 10 GX FPGA Development Kit, um das Design auszuführen.
SCHRITTE:

1. Klicken Sie in der Intel Quartus Prime-Software auf Tools ➤ Programmer.
2. Klicken Sie im Programmer-Fenster auf Auto Detect, um die JTAG Kette und entdecken Sie die angeschlossenen Geräte.
   Wenn ein Popup-Fenster erscheint, in dem Sie aufgefordert werden, die Geräteliste des Programmiergeräts zu aktualisieren, klicken Sie auf Ja.
3. Wählen Sie in der Geräteliste die Zeile mit der Bezeichnung 10AX115S2F45 aus.
4. Klicken Sie auf Ändern File…
   • So verwenden Sie die vorkompilierte Version der Programmierung file die Intel als Teil des Design-Downloads enthält, wählen Sie master_image/pre_compiled.sof.
   • Um Ihre Programmierung zu verwenden file erstellt durch die lokale Kompilierung, wählen Sie output_files/top.sof.
5. Aktivieren Sie Program/Configure in der Zeile 10AX115S2F45 der Geräteliste.
6. Klicken Sie auf „Start“.
   Wenn der Programmierer fertig ist, wird das Design automatisch ausgeführt.
7. Öffnen Sie ein Nios II-Terminal, um die ausgegebenen Textnachrichten vom Design zu erhalten, andernfalls blockiert das Design nach einer Reihe von Schalteränderungen (nur wenn Sie den Benutzer-DIP-Schalter 1 auf ON stellen).
   • a. Öffnen Sie ein Terminalfenster und geben Sie nios2-terminal ein
   • b. Drücken Sie die Eingabetaste.

am Eingang angeschlossen. Ohne Quelle ist die Ausgabe ein schwarzer Bildschirm mit dem Intel-Logo in der oberen rechten Ecke des Bildschirms.

Funktionsbeschreibung des 8K-DisplayPort-Videoformat-Konvertierungsdesigns Bspample

Das Platform Designer-System, udx10_dp.qsys, enthält die DisplayPort-Empfänger- und Senderprotokoll-IP, die Video-Pipeline-IP und die Nios II-Prozessorkomponenten. Das Design verbindet das Platform Designer-System mit der PHY-Logik des DisplayPort-Empfängers und -Senders (die die Schnittstellen-Transceiver enthält) und der Transceiver-Rekonfigurationslogik auf der obersten Ebene in einem Verilog-HDL-RTL-Design file (oben.v). Das Design umfasst einen einzelnen Videoverarbeitungspfad zwischen dem DisplayPort-Eingang und dem DisplayPort-Ausgang.

Abbildung 2. Blockschaltbild
Das Diagramm zeigt die Blöcke im 8K DisplayPort Video Format Conversion Design Example. Das Diagramm zeigt nicht einige der generischen Peripheriegeräte, die mit dem Nios II, dem Avalon-MM zwischen dem Nios II-Prozessor und den anderen Komponenten des Systems verbunden sind. Das Design akzeptiert Video von einer DisplayPort-Quelle auf der linken Seite, verarbeitet das Video durch die Video-Pipeline von links nach rechts, bevor es das Video an die DisplayPort-Senke auf der rechten Seite weiterleitet.

DisplayPort-Empfänger-PHY und DisplayPort-Empfänger-IP
Die Bitec DisplayPort FMC-Karte bietet einen Puffer für das DisplayPort 1.4-Signal von der DisplayPort-Quelle. Die Kombination aus DisplayPort Receiver PHY und DisplayPort Receiver IP decodiert das eingehende Signal, um einen Videostream zu erstellen. Die PHY des DisplayPort-Empfängers enthält die Transceiver zum Deserialisieren der eingehenden Daten, und die IP des DisplayPort-Empfängers dekodiert das DisplayPort-Protokoll. Der kombinierte DisplayPort Receiver IP verarbeitet das eingehende DisplayPort-Signal ohne Software. Das resultierende Videosignal von der DisplayPort-Empfänger-IP ist ein natives paketiertes Streaming-Format. Das Design konfiguriert den DisplayPort-Empfänger für 10-Bit-Ausgabe.

DisplayPort zu getakteter Video-IP
Das paketierte Streaming-Datenformat, das vom DisplayPort-Empfänger ausgegeben wird, ist nicht direkt mit dem getakteten Videodatenformat kompatibel, das das Clocked Video Input IP erwartet. Die DisplayPort-to-Clocked-Video-IP ist eine benutzerdefinierte IP für dieses Design. Es wandelt den DisplayPort-Ausgang in ein kompatibles getaktetes Videoformat um, das Sie direkt an den getakteten Videoeingang anschließen können. Das DisplayPort to Clocked Video IP kann den Kabelsignalisierungsstandard modifizieren und die Reihenfolge der Farbebenen innerhalb jedes Pixels ändern. Der DisplayPort-Standard spezifiziert eine Farbreihenfolge, die sich von der IP-Reihenfolge der Intel-Videopipeline unterscheidet. Der Nios II-Prozessor steuert den Farbwechsel. Er liest mit seiner Avalon-MM-Slave-Schnittstelle den aktuellen Farbraum für die Übertragung von der IP des DisplayPort-Empfängers aus. Es leitet den DisplayPort zu Clocked Video IP, um die entsprechende Korrektur mit seiner Avalon-MM-Slave-Schnittstelle anzuwenden.

Getakteter Videoeingang
Der getaktete Videoeingang verarbeitet das getaktete Videoschnittstellensignal vom DisplayPort zu Clocked Video IP und wandelt es in das Avalon-ST-Videosignalformat um. Dieses Signalformat entfernt alle horizontalen und vertikalen Austastinformationen aus dem Video und hinterlässt nur aktive Bilddaten. Die IP paketiert es als ein Paket pro Videoframe. Außerdem werden zusätzliche Metadatenpakete (als Steuerpakete bezeichnet) hinzugefügt, die die Auflösung jedes Videoframes beschreiben. Der Avalon-ST-Videostrom durch die Verarbeitungsleitung besteht aus vier parallelen Pixeln mit drei Symbolen pro Pixel. Der getaktete Videoeingang stellt eine Taktkreuzung für die Umwandlung des getakteten Videosignals mit variabler Rate vom IP des DisplayPort-Empfängers in die feste Taktrate (300 MHz) für die Video-IP-Pipeline bereit.

Stream-Reiniger
Der Stream Cleaner stellt sicher, dass das an die Verarbeitungspipeline übergebene Avalon-ST-Videosignal fehlerfrei ist. Hot-Plugging der DisplayPort-Quelle kann dazu führen, dass das Design unvollständige Datenframes an die getaktete Videoeingangs-IP liefert und Fehler im resultierenden Avalon-ST-Videostream generiert. Die Größe der Pakete, die die Videodaten für jeden Rahmen enthalten, stimmt dann nicht mit der Größe überein, die von den zugehörigen Steuerpaketen gemeldet wird. Der Stream Cleaner erkennt diese Bedingungen und fügt zusätzliche Daten (graue Pixel) am Ende der störenden Videopakete hinzu, um den Frame zu vervollständigen und der Spezifikation im Kontrollpaket zu entsprechen.

Chroma-Auflösungampler (Eingabe)
Die Videodaten, die das Design am Eingang von DisplayPort empfängt, können 4:4:4-, 4:2:2- oder 4:2:0-Chroma seinampLED. Die Eingangs-Chroma-Auflösungampler nimmt das eingehende Video in einem beliebigen Format auf und konvertiert es in jedem Fall in 4:4:4. Um eine höhere visuelle Qualität bereitzustellen, wird die Chroma-Resampler verwendet den rechenintensivsten gefilterten Algorithmus. Der Nios II-Prozessor liest die aktuellen Chromasampling-Format von der IP des DisplayPort-Empfängers über seine Avalon-MM-Slave-Schnittstelle. Es teilt das Format dem Chroma Res mitampler über seine Avalon-MM-Slave-Schnittstelle.

Farbraumkonverter (Eingang)
Die Eingangsvideodaten von DisplayPort können entweder den RGB- oder den YCbCr-Farbraum verwenden. Der Eingangsfarbraumkonverter nimmt das eingehende Video in dem Format, in dem es ankommt, und wandelt es in jedem Fall in RGB um. Der Nios-II-Prozessor liest mit seiner Avalon-MM-Slave-Schnittstelle den aktuellen Farbraum von der IP des DisplayPort-Empfängers; es lädt die korrekten Umwandlungskoeffizienten in die Chroma-Resampler über seine Avalon-MM-Slave-Schnittstelle.

Clipper
Der Clipper wählt einen aktiven Bereich aus dem eingehenden Videostream aus und verwirft den Rest. Die auf dem Nios II-Prozessor laufende Softwaresteuerung definiert die auszuwählende Region. Die Region hängt von der Auflösung der an der DisplayPort-Quelle empfangenen Daten und der Ausgangsauflösung und dem Skalierungsmodus ab. Der Prozessor kommuniziert die Region über seine Avalon-MM-Slave-Schnittstelle an den Clipper.

Scaler
Das Design wendet eine Skalierung auf die eingehenden Videodaten entsprechend der empfangenen Eingangsauflösung und der von Ihnen gewünschten Ausgangsauflösung an. Sie können auch zwischen drei Skalierungsmodi wählen (Upscale, Downscale und Passthrough). Zwei skalare IPs stellen die Skalierungsfunktionalität bereit: eine implementiert jede erforderliche Herunterskalierung; der andere implementiert Upscaling. Das Design erfordert zwei Scaler.

• Wenn der Scaler eine Herunterskalierung implementiert, erzeugt er an seinem Ausgang nicht bei jedem Taktzyklus gültige Daten. Zum Bspample, wenn ein 2x-Downscale-Verhältnis implementiert wird, ist das gültige Signal am Ausgang jeden zweiten Taktzyklus hoch, während das Design jede geradzahlige Eingangsleitung empfängt, und dann für die Gesamtheit der ungeradzahligen Eingangsleitungen niedrig. Dieses Bursting-Verhalten ist grundlegend für den Prozess der Reduzierung der Datenrate am Ausgang, ist jedoch nicht mit dem nachgeschalteten Mixer-IP kompatibel, das im Allgemeinen eine konsistentere Datenrate erwartet, um einen Unterlauf am Ausgang zu vermeiden. Das Design erfordert den Frame Buffer zwischen jedem Downscale und Mixer. Der Frame-Puffer ermöglicht es dem Mixer, die Daten mit der erforderlichen Rate zu lesen.
• Wenn der Scaler eine Hochskalierung implementiert, erzeugt er bei jedem Taktzyklus gültige Daten, sodass der folgende Mixer keine Probleme hat. Es kann jedoch sein, dass es nicht bei jedem Taktzyklus neue Eingangsdaten akzeptiert. Als Ex einen 2x gehobenen nehmenample, auf den geradzahligen Ausgangsleitungen akzeptiert es jeden zweiten Taktzyklus einen neuen Datenschlag und akzeptiert dann keine neuen Eingangsdaten auf den ungeradzahligen Ausgangsleitungen. Der Upstream-Clipper kann jedoch Daten mit einer völlig anderen Rate erzeugen, wenn er einen signifikanten Clip anwendet (z. B. während eines Hineinzoomens). Daher müssen ein Clipper und Upscale im Allgemeinen durch einen Frame-Puffer getrennt werden, was erfordert, dass der Scaler nach dem Frame-Puffer in der Pipeline sitzt. Der Scaler muss für Herunterskalierungen vor dem Frame-Puffer sitzen, daher implementiert das Design zwei separate Scaler auf beiden Seiten des Frame-Puffers: einen für Upscale; der andere für Downscale.

Zwei Scaler reduzieren auch die vom Frame Buffer benötigte maximale DDR4-Bandbreite. Sie müssen Herunterskalierungen immer vor dem Frame-Puffer anwenden, um die Datenrate auf der Schreibseite zu minimieren. Wenden Sie Upscales immer nach dem Frame Buffer an, wodurch die Datenrate auf der Leseseite minimiert wird. Jeder Scaler erhält die erforderliche Eingangsauflösung aus den Steuerpaketen im eingehenden Videostream, während der Nios II-Prozessor mit der Avalon-MM-Slave-Schnittstelle die Ausgangsauflösung für jeden Scaler festlegt.

Bildspeicher
Der Bildpuffer verwendet den DDR4-Speicher, um eine dreifache Pufferung durchzuführen, die es der Video- und Bildverarbeitungspipeline ermöglicht, eine Bildratenkonvertierung zwischen den eingehenden und ausgehenden Bildraten durchzuführen. Das Design kann jede Eingangsbildrate akzeptieren, aber die Gesamtpixelrate darf 1 Gigapixel pro Sekunde nicht überschreiten. Die Nios II-Software stellt die Ausgabebildrate je nach gewähltem Ausgabemodus auf 30 oder 60 fps ein. Die Ausgangsbildrate ist eine Funktion der Einstellungen für die getaktete Videoausgabe und der Pixeluhr des Ausgangsvideos. Der Gegendruck, den der getaktete Videoausgang auf die Pipeline ausübt, bestimmt die Rate, mit der die Leseseite des Frame-Puffers Videoframes aus dem DDR4 zieht.

Mischer
Der Mischer erzeugt ein schwarzes Hintergrundbild mit fester Größe, das der Nios II-Prozessor so programmiert, dass es der Größe des aktuellen Ausgabebilds entspricht. Das Mischpult hat zwei Eingänge. Der erste Eingang ist mit dem Hochskalierer verbunden, damit das Design den Ausgang der aktuellen Videopipeline anzeigen kann. Der zweite Eingang ist mit dem Symbolgeneratorblock verbunden. Das Design aktiviert den ersten Eingang des Mixers nur, wenn es aktives, stabiles Video am getakteten Videoeingang erkennt. Daher behält das Design ein stabiles Ausgangsbild am Ausgang bei, während es am Eingang Hot-Plugging. Das Design-Alpha mischt die zweite Eingabe in den Mixer, der mit dem Icon-Generator verbunden ist, sowohl über die Hintergrund- als auch über die Video-Pipeline-Bilder mit 50 % Transparenz.

Farbraumkonverter (Ausgabe)
Der Ausgangsfarbraumkonverter wandelt die RGB-Eingangsvideodaten basierend auf der Laufzeiteinstellung der Software entweder in den RGB- oder den YCbCr-Farbraum um.

Chroma-Auflösungampler (Ausgang)
Die Ausgabe-Chroma-Auflösungampler konvertiert das Format von 4:4:4 in eines der Formate 4:4:4, 4:2:2 oder 4:2:0. Die Software legt das Format fest. Die ausgegebenen Chroma-Resampler verwendet auch einen gefilterten Algorithmus, um qualitativ hochwertige Videos zu erzielen.

Getakteter Videoausgang
Der getaktete Videoausgang wandelt den Avalon-ST-Videostream in das getaktete Videoformat um. Der getaktete Videoausgang fügt dem Video horizontale und vertikale Austast- und Synchronisationszeitinformationen hinzu. Der Nios II-Prozessor programmiert die relevanten Einstellungen in der getakteten Videoausgabe in Abhängigkeit von der von Ihnen angeforderten Ausgabeauflösung und Bildrate. Der getaktete Videoausgang wandelt den Takt um, indem er vom festen 300-MHz-Pipeline-Takt in die variable Rate des getakteten Videos übergeht.

Getaktetes Video zu DisplayPort
Die DisplayPort-Senderkomponente akzeptiert Daten, die als getaktetes Video formatiert sind. Unterschiede in der Drahtsignalisierung und der Deklaration der Conduit-Schnittstellen in Platform Designer verhindern, dass Sie den getakteten Videoausgang direkt mit der IP des DisplayPort-Senders verbinden. Die getaktete Video-zu-DisplayPort-Komponente ist eine designspezifische benutzerdefinierte IP, um die einfache Konvertierung bereitzustellen, die zwischen dem getakteten Videoausgang und der DisplayPort-Sender-IP erforderlich ist. Es vertauscht auch die Reihenfolge der Farbebenen in jedem Pixel, um die unterschiedlichen Farbformatierungsstandards zu berücksichtigen, die von Avalon-ST Video und DisplayPort verwendet werden.

DisplayPort-Sender-IP und DisplayPort-Sender-PHY
Die IP des DisplayPort-Senders und die PHY des DisplayPort-Senders arbeiten zusammen, um den Videostream von einem getakteten Video in einen konformen DisplayPort-Stream umzuwandeln. Die IP des DisplayPort-Senders verarbeitet das DisplayPort-Protokoll und codiert die gültigen DisplayPort-Daten, während die PHY des DisplayPort-Senders die Transceiver enthält und die serielle Hochgeschwindigkeitsausgabe erzeugt.

Nios II Prozessor und Peripheriegeräte
Das Platform Designer-System enthält einen Nios II-Prozessor, der die DisplayPort-Empfänger- und -Sender-IPs und die Laufzeiteinstellungen für die Verarbeitungspipeline verwaltet. Der Nios II-Prozessor wird mit diesen grundlegenden Peripheriegeräten verbunden:

• Ein On-Chip-Speicher zum Speichern des Programms und seiner Daten.
• AJTAG UART zur Anzeige der Software-Printf-Ausgabe (über ein Nios II-Terminal).
• Ein System-Timer zum Generieren von Verzögerungen auf Millisekundenebene an verschiedenen Punkten in der Software, wie von der DisplayPort-Spezifikation der Mindestereignisdauer gefordert.
• LEDs zur Anzeige des Systemstatus.
• Drucktastenschalter zum Wechseln zwischen Skalierungsmodi und zum Aktivieren und Deaktivieren der Anzeige des Intel-Logos.
• DIP-Schalter zum Umschalten des Ausgabeformats und zum Aktivieren und Deaktivieren des Druckens von Meldungen auf einem Nios II-Terminal.

Hot-Plug-Ereignisse sowohl an der DisplayPort-Quelle als auch an der DisplayPort-Senke lösen Interrupts aus, die den Nios II-Prozessor veranlassen, den DisplayPort-Sender und die Pipeline korrekt zu konfigurieren. Die Hauptschleife im Softwarecode überwacht auch diese Werte auf den Drucktasten und DIP-Schaltern und ändert die Pipeline-Einrichtung entsprechend.

I²C-Controller
Das Design enthält zwei I²C-Controller (Si5338 und PS8460), um die Einstellungen von drei der anderen Komponenten auf dem Intel Arria 10 10 GX FPGA Development Kit zu bearbeiten. Zwei Si5338-Taktgeneratoren auf dem Intel Arria 10 GX FPGA Development Kit sind mit demselben I²C-Bus verbunden. Der erste erzeugt den Referenztakt für die DDR4 EMIF. Standardmäßig ist dieser Takt auf 100 MHz für die Verwendung mit 1066 MHz DDR4 eingestellt, aber dieses Design betreibt den DDR4 mit 1200 MHz, was einen Referenztakt von 150 MHz erfordert. Beim Start ändert der Nios II-Prozessor über die Peripherie des I²C-Controllers die Einstellungen in der Registerkarte des ersten Si5338, um die Geschwindigkeit des DDR4-Referenztakts auf 150 MHz zu erhöhen. Der zweite Si5338-Taktgenerator erzeugt den vid_clk für die getaktete Videoschnittstelle zwischen der Pipeline und der DisplayPort-Sender-IP. Sie müssen die Geschwindigkeit dieser Uhr für jede unterschiedliche Ausgangsauflösung und Bildrate anpassen, die vom Design unterstützt werden. Sie können die Geschwindigkeit zur Laufzeit anpassen, wenn der Nios II-Prozessor dies erfordert. Die Bitec DisplayPort 1.4 FMC-Tochterkarte nutzt den Parade PS8460 Jitter Cleaning Repeater und Retimer. Beim Start bearbeitet der Nios II-Prozessor die Standardeinstellungen dieser Komponente, um die Anforderungen des Designs zu erfüllen.

Softwarebeschreibung

Das Konvertierungsdesign für das 8K-DisplayPort-Videoformat BspampDie Datei enthält IP aus der Intel Video and Image Processing Suite und die DisplayPort-Schnittstellen-IP Alle diese IPs können bei korrekter Einrichtung Frames von Daten ohne weiteres Eingreifen verarbeiten. Sie müssen eine externe High-Level-Steuerung implementieren, um die IPs zu Beginn einzurichten und wenn sich das System ändert, z. B. Hot-Plug-Ereignisse von DisplayPort-Empfängern oder -Sendern oder Benutzertastenaktivitäten. In diesem Design sorgt ein Nios II-Prozessor, auf dem eine maßgeschneiderte Steuerungssoftware ausgeführt wird, für die Steuerung auf hohem Niveau. Beim Start der Software:

• Legt den DDR4-Referenztakt auf 150 MHz fest, um eine DDR-Geschwindigkeit von 1200 MHz zu ermöglichen, und setzt dann die IP der externen Speicherschnittstelle zurück, um eine Neukalibrierung auf dem neuen Referenztakt durchzuführen.
• Richtet den PS8460 DisplayPort Repeater und Retimer ein.
• Initialisiert die DisplayPort-Empfänger- und -Senderschnittstellen.
• Initialisiert die Verarbeitungspipeline-IPs.

Wenn die Initialisierung abgeschlossen ist, tritt die Software in eine kontinuierliche While-Schleife ein, prüft auf eine Reihe von Ereignissen und reagiert darauf.

Wechselt in den Skalierungsmodus
Das Design unterstützt drei grundlegende Skalierungsmodi; Passthrough, Upscale und Downscale. Im Passthrough-Modus führt das Design keine Skalierung des Eingangsvideos durch, im Upscale-Modus skaliert das Design das Eingangsvideo hoch, und im Downscale-Modus skaliert das Design das Eingangsvideo herunter.
Die vier Blöcke in der Verarbeitungspipeline; der Clipper, der Downscaler, der Upscaler und der Mixer bestimmen die Präsentation der endgültigen Ausgabe in jedem Modus. Die Software steuert die Einstellungen jedes Blocks abhängig von der aktuellen Eingangsauflösung, Ausgangsauflösung und dem ausgewählten Skalierungsmodus. In den meisten Fällen leitet der Clipper die Eingabe unverändert weiter, und die Mixer-Hintergrundgröße hat die gleiche Größe wie die endgültige, skalierte Version des Eingabevideos. Wenn die Auflösung des Eingangsvideos jedoch größer als die Ausgangsgröße ist, ist es nicht möglich, eine Aufwärtsskalierung auf das Eingangsvideo anzuwenden, ohne es vorher zu beschneiden. Wenn die Eingangsauflösung geringer als die Ausgangsauflösung ist, kann die Software keine Herunterskalierung anwenden, ohne eine Mixer-Hintergrundebene anzuwenden, die größer als die Eingangsvideoebene ist, wodurch schwarze Balken um das Ausgangsvideo herum hinzugefügt werden.

Tabelle 4. Verarbeitungsblock-Pipelines
Diese Tabelle listet die Aktion der vier Verarbeitungspipelineblöcke in jeder der neun Kombinationen aus Skalierungsmodus, Eingangsauflösung und Ausgangsauflösung auf.

Modus	ein > aus	ein = aus	ein < aus
Durchreichen	Auf Ausgabegröße beschneiden Kein Herunterskalieren	Kein Clip Kein Downscale	Kein Clip Kein Downscale
Fortsetzung…

Modus	ein > aus	ein = aus	ein < aus
	Keine gehobene Kein schwarzer Rand	Keine gehobene Kein schwarzer Rand	Keine gehobene Schwarze Randpolster zur Ausgabegröße
Gehoben	Clip auf 2/3 Ausgabegröße Kein Herunterskalieren Hochskalieren auf Ausgabegröße Kein schwarzer Rand	Clip auf 2/3 Ausgabegröße Kein Herunterskalieren Hochskalieren auf Ausgabegröße Kein schwarzer Rand	Kein Clip Kein Downscale Hochskalieren auf Ausgabegröße Kein schwarzer Rand
Herunterskalieren	Kein Clip Herunterskalieren auf Ausgabegröße Kein Hochskalieren Kein schwarzer Rand	Kein Clip Herunterskalieren auf Ausgabegröße Kein Hochskalieren Kein schwarzer Rand	Kein Clip Herunterskalieren auf 2/3 der Eingabegröße Kein Hochskalieren Schwarze Randpolster zur Ausgabegröße

Wechseln Sie zwischen den Modi, indem Sie die Benutzerdrucktaste 1 drücken. Die Software überwacht die Werte auf den Drucktasten bei jedem Durchlauf durch die Schleife (sie führt eine Software-Entprellung durch) und konfiguriert die IPs in der Verarbeitungspipeline entsprechend.

Änderungen am DisplayPort-Eingang
Bei jedem Durchlauf durch die Schleife fragt die Software den Status des getakteten Videoeingangs ab und sucht nach Änderungen in der Stabilität des Eingangsvideostroms. Die Software betrachtet das Video als stabil, wenn:

• Der getaktete Videoeingang meldet, dass das getaktete Video erfolgreich gesperrt wurde.
• Die Eingabeauflösung und der Farbraum haben sich seit dem vorherigen Schleifendurchlauf nicht geändert.

Wenn die Eingabe stabil war, aber die Sperre verloren hat oder sich die Eigenschaften des Videostreams geändert haben, stoppt die Software die getaktete Videoeingabe, die Video durch die Pipeline sendet. Außerdem wird der Mixer so eingestellt, dass er die Anzeige der Eingabevideoebene beendet. Die Ausgabe bleibt während aller Receiver-Hotplug-Ereignisse oder Auflösungsänderungen aktiv (zeigt einen schwarzen Bildschirm und das Intel-Logo).
Wenn die Eingabe nicht stabil war, aber jetzt stabil ist, konfiguriert die Software die Pipeline, um die neue Eingabeauflösung und den neuen Farbraum anzuzeigen, sie startet die Ausgabe vom CVI neu und stellt den Mixer so ein, dass die Eingabevideoebene erneut angezeigt wird. Die erneute Aktivierung der Mischerebene erfolgt nicht sofort, da der Frame-Puffer möglicherweise immer noch alte Frames von einer vorherigen Eingabe wiederholt und das Design diese Frames löschen muss. Dann können Sie die Anzeige wieder aktivieren, um Störungen zu vermeiden. Der Frame-Puffer zählt die Anzahl der vom DDR4 gelesenen Frames, die der Nios II-Prozessor lesen kann. Die Software sampverringert diese Anzahl, wenn die Eingabe stabil wird, und aktiviert die Mixer-Ebene erneut, wenn die Anzahl um vier Frames erhöht wurde, wodurch sichergestellt wird, dass das Design alle alten Frames aus dem Puffer löscht.

Hot-Plug-Ereignisse des DisplayPort-Senders
Hot-Plug-Ereignisse am DisplayPort-Sender lösen einen Interrupt innerhalb der Software aus, der ein Flag setzt, um die Hauptsoftwareschleife über eine Änderung des Ausgangs zu informieren. Wenn das Design einen Sender-Hot-Plug erkennt, liest die Software die EDID für das neue Display, um festzustellen, welche Auflösungen und Farbräume es unterstützt. Wenn Sie die DIP-Schalter auf einen Modus einstellen, den das neue Display nicht unterstützen kann, fällt die Software auf einen weniger anspruchsvollen Anzeigemodus zurück. Anschließend konfiguriert es die Pipeline, die DisplayPort-Sender-IP und den Si5338-Teil, der den Sender vid_clk für den neuen Ausgabemodus generiert. Wenn die Eingabe Änderungen sieht, wird die Mixer-Ebene für das Eingabevideo nicht angezeigt, da die Software die Einstellungen für die Pipeline bearbeitet. Die Software wird nicht wieder aktiviert
die Anzeige bis nach vier Frames, wenn die neuen Einstellungen den Frame passieren
Puffer.

Änderungen an Benutzer-DIP-Schaltereinstellungen
Die Positionen der Benutzer-DIP-Schalter 2 bis 6 steuern das Ausgabeformat (Auflösung, Bildrate, Farbraum und Bits pro Farbe), das durch den DisplayPort-Sender gesteuert wird. Wenn die Software Änderungen an diesen DIP-Schaltern erkennt, durchläuft sie eine Sequenz, die praktisch identisch mit einem Sender-Hot-Plug ist. Sie müssen die Sender-EDID nicht abfragen, da sie sich nicht ändert.

Revisionsverlauf für AN 889: 8K DisplayPort-Videoformat-Konvertierungsdesign Bspample

Tabelle 5. Revisionsverlauf für AN 889: 8K DisplayPort-Videoformat-Konvertierungsdesign Bspample

Dokumentversion	Änderungen
2019.05.30	Erstveröffentlichung.

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Dokumente / Ressourcen

Intel AN 889 8K DisplayPort-Videoformat-Konvertierungsdesign Bspample [pdf] Benutzerhandbuch AN 889 8K DisplayPort-Videoformat-Konvertierungsdesign Bspample, AN 889, 8K DisplayPort-Videoformat-Konvertierungsdesign Bspample, Format Conversion Design Example, Conversion Design Bspample

Verweise

• Bedienungsanleitung