intel AN 889 8K Hōʻike Hōʻike wikiō Hōʻike Hoʻololi Hoʻolālā Example

E pili ana i ka 8K DisplayPort Video Format Conversion Design Example

ʻO ka 8K DisplayPort Video Format Conversion Design Exampe hoʻohui i ka Intel DisplayPort 1.4 wikiō hoʻohui IP me kahi pipeline wikiō. Hāʻawi ka hoʻolālā i ka scaling kiʻekiʻe, ka hoʻololi ʻana o ka waihoʻoluʻu, a me ka hoʻololi ʻana o ka frame rate no nā kahawai wikiō a hiki i 8K ma 30 mau kiʻi i kekona, a i ʻole 4K ma 60 mau kiʻi i kekona.
ʻO ka hoʻolālā he lako polokalamu a me ka lako lako, hiki ke hoʻonohonoho wikiwiki a hoʻolālā hou. Hoʻolālā ka hoʻolālā i nā polokalamu Intel® Arria® 10 a hoʻohana i ka 8K mākaukau hou o Intel FPGA IP mai ka Video and Image Processing Suite ma Intel Quartus® Prime v19.2.

E pili ana i DisplayPort Intel FPGA IP
No ka hana ʻana i nā hoʻolālā Intel Arria 10 FPGA me nā interface DisplayPort, e hoʻomaka koke i ka DisplayPort Intel FPGA IP. Eia naʻe, hoʻokō wale kēia DisplayPort IP i ka protocol encode a i ʻole decode no DisplayPort. ʻAʻole ia e komo i nā transceivers, PLLs, a i ʻole transceiver reconfiguration functionality i koi ʻia e hoʻokō i ka ʻāpana serial kiʻekiʻe o ka interface. Hāʻawi ʻo Intel i ka transceiver kaʻawale, PLL, a me ka hoʻonohonoho hou ʻana i nā ʻāpana IP. ʻO ke koho ʻana, hoʻohālikelike, a me ka hoʻopili ʻana i kēia mau ʻāpana e hana i kahi mea hoʻokipa DisplayPort kūpono a i ʻole ka mea hoʻouna transmitter e pono ai ka ʻike loea.
Hāʻawi ʻo Intel i kēia hoʻolālā no ka poʻe ʻaʻole loea transceiver. ʻO ka GUI hoʻoponopono parameter no ka DisplayPort IP hiki iā ʻoe ke kūkulu i ka hoʻolālā.
Hoʻokumu ʻoe i kahi hiʻohiʻona o ka DisplayPort IP (ʻo ia ka mea hoʻokipa wale nō, transmitter wale nō a i hui pū ʻia ka mea hoʻokipa a me ka transmitter) ma ka Platform Designer a i ʻole ka IP Catalog. Ke hoʻohālikelike ʻoe i ka hiʻohiʻona DisplayPort IP, hiki iā ʻoe ke koho e hana i kahi example hoʻolālā no kēlā hoʻonohonoho kikoʻī. ʻO ka mea hoʻokipa hui a me ka hoʻolālā transmitter he passthrough maʻalahi, kahi e hānai pololei ai ka mea hoʻopuka mai ka mea hoʻokipa i ka transmitter. Hoʻolālā kahi hoʻolālā passthrough paʻa i kahi mea hoʻokipa piha PHY, transmitter PHY, a me nā poloka reconfiguration e hoʻokō i ka transceiver a me PLL logic. Hiki iā ʻoe ke kope pololei i nā ʻāpana kūpono o ka hoʻolālā, a i ʻole e hoʻohana i ka hoʻolālā ma ke ʻano he kuhikuhi. Hoʻokumu ka hoʻolālā i kahi DisplayPort Intel Arria 10 FPGA IP Design Example a laila hoʻohui i ka nui o nā files i hana pololei ʻia i ka papa inoa hōʻuluʻulu i hoʻohana ʻia e ka papahana Intel Quartus Prime. Aia kēia mau mea:

• Files e hana i nā hiʻohiʻona IP parameterized no nā transceivers, PLLs a me reconfig blocks.
• ʻO Verilog HDL files e hoʻohui i kēia mau IP i ka mea hoʻokipa kiʻekiʻe PHY, transmitter PHY, a me ka Transceiver Reconfiguration Arbiter poloka
• Synopsys design constraint (SDC) files e hoʻonohonoho i nā palena manawa kūpono.

Nā hiʻohiʻona o ka 8K DisplayPort Video Format Conversion Design Example

• Komo:
  • Kākoʻo ʻo DisplayPort 1.4 i nā ʻōlelo hoʻoholo mai 720 × 480 a i 3840 × 2160 i kēlā me kēia kiʻi kiʻi a hiki i 60 fps, a me nā hoʻonā a hiki i 7680 × 4320 ma 30 fps.
  • Kākoʻo puʻu wela.
  • Kākoʻo no nā ʻano waihoʻoluʻu RGB a me YCbCr (4:4:4, 4:2:2 a me 4:2:0) ma ka
    hookomo.
  • ʻIke ʻakomi ka polokalamu i ka ʻano hoʻokomo a hoʻonohonoho pono i ka pipeline hana.
• Puka:
  • Hiki ke koho ʻia ka hoʻopili DisplayPort 1.4 (ma nā hoʻololi DIP) no ka hoʻonā 1080p, 1080i a i ʻole 2160p ma 60 fps, a i ʻole 2160p ma 30 fps.
  • Kākoʻo puʻu wela.
  • Hoʻololi ʻo DIP e hoʻonohonoho i ka hōpili kala puka i makemake ʻia i RGB, YCbCr 4:4:4, YCbCr 4:2:2, a i ʻole YCbCr 4:2:0.
• Hoʻokahi 10-bit 8K RGB hoʻoheheʻe paipu me ka lako polokalamu configurable scaling a me ka hoʻololi ʻana o ka frame rate:
  • 12-piʻi i ka Lanczos i lalo-scaler.
  • 16-phase, 4-tap Lanczos up-scaler.
  • Hāʻawi ʻo Triple buffering video frame buffer i ka hoʻololi ʻana i ka helu hoʻololi.
  • ʻO ka mea hui pū me ka alpha-blending e hiki ai i ka OSD icon overlay.

E hoʻomaka me ka 8K DisplayPort Video Format Conversion Design Example

Pono nā lako lako a me nā lako polokalamu

ʻO ka 8K DisplayPort Video Format Conversion Design Example pono lako lako a me ka lako polokalamu.

Lako Lako:

• Intel Arria 10 GX FPGA Development Kit, me ka DDR4 Hilo Kaikamahine Kāleka
• Kāleka kaikamahine Bitec DisplayPort 1.4 FMC (hōʻano hou 11)
• Hōʻikeʻike 1.4 kumu e hoʻopuka ai i ka wikiō 3840x2160p60 a i ʻole 7680x4320p30.
• Hōʻike ʻo DisplayPort 1.4 e hōʻike ana i ka wikiō 3840x2160p60
• VESA hōʻoia DisplayPort 1.4 uwea.

lako polokalamu:

• ʻO Windows a i ʻole Linux OS
• ʻO ka Intel Quartus Prime Design Suite v19.2, e komo pū ana:
  • ʻO Intel Quartus Prime Pro Edition
  • Mea Hoʻolālā Papahana
  • Nios® II EDS
  • Intel FPGA IP Library (me ka Video a me ke Kiʻi Hoʻoponopono Suite)

Hana wale ka hoʻolālā me kēia mana o Intel Quartus Prime.

Hoʻoiho a hoʻokomo ʻana i ka Intel 8K DisplayPort Video Format Conversion Design Example

Loaʻa ka hoʻolālā ma ka Intel Design Store.

1. Hoʻoiho i ka papahana waihona file udx10_dp.par.
2. Wehe i ka papahana Intel Quartus Prime mai ka waihona:
   • a. E wehe i ka Intel Quartus Prime Pro Edition.
   • b. Kaomi File ➤ Pāhana Wehe.
     Wehe ka puka makani Open Project.
   • c. E hoʻokele a koho i ka udx10_dp.par file.
   • d. Kaomi wehe.
   • e. Ma ka puka makani Open Design Template, e hoʻonoho i ka waihona Destination i kahi i makemake ʻia no ka papahana i unuhi ʻia. Nā mea hoʻokomo no ka laʻana hoʻolālā file a pololei ka inoa o ka papahana a ʻaʻole pono ʻoe e hoʻololi iā lākou.
   • f. Kaomi OK.

Hoʻolālā Files no ka Intel 8K DisplayPort Video Format Conversion Design Example

Papa 1. Hoʻolālā Files

File a i ʻole ka inoa waihona	wehewehe
ip	Loaʻa i ka laʻana IP files no nā hanana Intel FPGA IP āpau i ka hoʻolālā: • He DisplayPort IP (mea hoʻouna a loaʻa) • He PLL e hana ana i nā wati ma ka pae kiʻekiʻe o ka hoʻolālā • ʻO nā IP āpau i hoʻokumu i ka ʻōnaehana Platform Designer no ka pipeline hana.
haku_kiʻi	Loaʻa iā pre_compiled.sof, kahi papahana papa i hoʻonohonoho mua ʻia file no ka manao.
non_acds_ip	Loaʻa i ka code kumu no IP hou i kēia hoʻolālā ʻaʻole i hoʻokomo ʻia ʻo Intel Quartus Prime.
sdc	Loaʻa i kahi SDC file e wehewehe ana i nā palena manawa hou e pono ai kēia hoʻolālā. ʻO ka SDC files i hoʻokomo ʻia me ka IP ʻaʻole mālama i kēia mau kaohi.
lako polokalamu	Loaʻa i nā code kumu, nā hale waihona puke, a me ke kūkulu ʻana i nā palapala no ka polokalamu e holo ana ma luna o ke kaʻina hana Nios II i hoʻokomo ʻia e hoʻomalu i ka hana kiʻekiʻe o ka hoʻolālā.
udx10_dp	He waihona kahi e hoʻopuka ai ʻo Intel Quartus Prime files no ka ʻōnaehana Platform Designer. ʻO ka puka udx10_dp.sopcinfo file hiki iā ʻoe ke hana i ka hoʻomaka hoʻomanaʻo file no ka hoʻomanaʻo ʻana o ka polokalamu kelepona ʻo Nios II. ʻAʻole pono ʻoe e hana mua i ka ʻōnaehana Platform Designer piha.
non_acds_ip.ipx	ʻO kēia IPX file haʻi aku i nā IP āpau i loko o ka waihona non_acds_ip iā Platform Designer no laila e ʻike ʻia i loko o ka waihona IP.
README.txt	Nā ʻōlelo aʻo pōkole e kūkulu a holo i ka hoʻolālā.
luna.qpf	ʻO ka papahana Intel Quartus Prime file no ka manao.
luna.qsf	ʻO nā hoʻonohonoho papahana Intel Quartus Prime file no ka manao. ʻO kēia file papa inoa i na mea a pau files koi ʻia e kūkulu i ka hoʻolālā, me nā hāʻawi pine a me kekahi mau hoʻonohonoho papahana ʻē aʻe.
luna.v	ʻO ka pae kiʻekiʻe ʻo Verilog HDL file no ka manao.
udx10_dp.qsys	ʻO ka ʻōnaehana Platform Designer i loaʻa i ka pipeline hoʻoponopono wikiō, ke kaʻina hana Nios II, a me kāna mau peripheral.

Hoʻopili i ka 8K DisplayPort Video Format Conversion Design Example
Hāʻawi ʻo Intel i kahi papahana papa precompiled file no ka hoʻolālā ʻana i ka papa kuhikuhi master_image (pre_compiled.sof) e ʻae iā ʻoe e holo i ka hoʻolālā me ka ʻole o ka holo ʻana i kahi hōʻuluʻulu piha.
KAʻIHANA:

1. Ma ka polokalamu Intel Quartus Prime, wehe i ka papahana top.qpf file. Na ka waihona i hoʻoiho ʻia e hana i kēia file ke wehe ʻoe i ka pāhana.
2. Kaomi File ➤ Wehe a koho ip/dp_rx_tx/dp_rx_tx.ip. Wehe ka GUI hoʻoponopono hoʻoponopono no ka DisplayPort IP, e hōʻike ana i nā palena no ka hōʻike DisplayPort i ka hoʻolālā.
3. Kaomi Generate Example Design (ʻaʻole Generate).
4. Ke hoʻopau ka hanauna, e pani i ka hoʻoponopono hoʻoponopono.
5. In File Explorer, hoʻokele i ka papa kuhikuhi polokalamu a wehe i ka waihona vip_control_src.zip e hoʻohua i ka papa kuhikuhi vip_control_src.
6. Ma kahi pahu BASH, hoʻokele i ka polokalamu / script a holo i ka shell script build_sw.sh.
   Hoʻokumu ka palapala i ka polokalamu Nios II no ka hoʻolālā. Hoʻokumu ia i kahi .elf file hiki iā ʻoe ke hoʻoiho i ka papa i ka manawa holo, a he .hex file e hōʻuluʻulu i loko o ka papahana papahana .sof file.
7. Ma ka polokalamu Intel Quartus Prime, kaomi i ka Processing ➤ Start Compilation.
   • Hoʻokumu ʻo Intel Quartus Prime i ka ʻōnaehana udx10_dp.qsys Platform Designer.
   • Hoʻonohonoho ʻo Intel Quartus Prime i ka papahana i top.qpf.

Hoʻokumu ka hui ʻana i top.sof i ka output_files papa kuhikuhi ke hoʻopau.

Viewka hana hou ʻana i ka Pūnaehana Designer Platform

1. Kaomi i nā mea hana ➤ Platform Designer.
2. E koho i ka inoa ʻōnaehana.qsys no ke koho ʻōnaehana Platform Designer.
3. Kaomi wehe.
   Wehe ka Platform Designer i ka ʻōnaehana.
4. Review ka ʻōnaehana.
5. Hana hou i ka ʻōnaehana:
   • a. Kaomi i ka Generate HDL….
   • b. Ma ka Generation Window, e ho'ā i ka Clear output directory no nā pahuhopu hanauna i koho ʻia.
   • c. Kaomi Hana

Hoʻopili i ka 8K DisplayPort Video Format Conversion Design Example me ka Nios II Software Build Tools for Eclipse
Hoʻonohonoho ʻoe i kahi kikowaena hana Nios II Eclipse no ka hoʻolālā e hana i kahi lumi hana e hoʻohana i nā waihona like i hoʻohana ʻia e ka palapala kūkulu. Inā holo mua ʻoe i ka palapala kūkulu, pono ʻoe e holoi i ka polokalamu/vip_control a me nā waihona polokalamu/vip_control_bsp ma mua o ka hoʻokumu ʻana i ka papa hana Eclipse. Inā ʻoe e hoʻokele hou i ka palapala kūkulu i kēlā me kēia manawa e hoʻopau i ka papa hana Eclipse.
KAʻIHANA:

1. E hoʻokele i ka papa kuhikuhi polokalamu a wehe i ka waihona vip_control_src.zip e hoʻohua i ka papa kuhikuhi vip_control_src.
2. Ma ka papa kuhikuhi papahana i hoʻokomo ʻia, e hana i kahi waihona hou a kapa ʻia ka papa hana.
3. Ma ka polokalamu Intel Quartus Prime, kaomi i nā Mea Hana ➤ Nios II Software Build Tools for Eclipse.
   • a. Ma ka pukaaniani Workspace Launcher, koho i ka waihona wahi hana āu i hana ai.
   • b. Kaomi OK.
4. I ka pukaaniani Nios II - Eclipse, kaomi File ➤ Mea Hou ➤ Nios II a me BSP mai ka Papahana.
   Hōʻike ʻia ka Nios II Application a me BSP mai ka pahu kūkākūkā Template.
   • a. Ma ka ʻike SOPC File pahu, koho i ka udx10_dp/ udx10_dp.sopcinfo file. Hoʻopiha ka Nios II SBT no Eclipse i ka inoa CPU me ka inoa kaʻina hana mai ka .sopcinfo. file.
   • b. I ka pahu inoa Project, ʻano vip_control.
   • c. E koho i Blank Project mai ka papa inoa Templates.
   • d. Kaomi aku.
   • e. E koho i ka hana ʻana i kahi papahana BSP hou ma muli o ke kumu hoʻohālike papahana noi me ka inoa o ka papahana vip_control_bsp.
   • f. E hoʻohana i ka wahi paʻamau.
   • g. Kaomi i ka Finish e hana i ka palapala noi a me ka BSP ma muli o ka .sopcinfo file.
     Ma hope o ka hana ʻana o ka BSP, ʻike ʻia nā papahana vip_control a me vip_control_bsp ma ka pā Project Explorer.
5. Ma Windows Explorer, kope i nā mea o ka papa kuhikuhi lako polokalamu/vip_control_src i ka papa kuhikuhi polokalamu/vip_control hou.
6. Ma ka ʻaoʻao Project Explorer o ka pukaaniani Nios II - Eclipse, kaomi pololei ma ka waihona vip_control_bsp a koho iā Nios II > BSP Editor.
   • a. E koho i ʻAʻohe mai ka papa kuhikuhi iho i lalo no sys_clk_timer.
   • b. E koho i cpu_timer mai ka papa kuhikuhi i lalo no ka manawaamp_ka manawa.
   • c. E ho'ā iā enable_small_c_library.
   • d. Kaomi i ka Generate.
   • e. Ke pau ka hanauna, kaomi i waho.
7. Ma ka ʻaoʻao Project Explorer, kaomi ʻākau i ka papa kuhikuhi vip_control a kaomi i nā Properties.
   1. a. Ma ka pukaaniani Properties for vip_control, e hoʻonui i nā waiwai noi Nios II a kaomi iā Nios II Application Paths.
   2. b. Kaomi i ka Add… ma ka ʻaoʻao o ka Library Projects.
   3. c. Ma ka pukaaniani Library Projects, hoʻokele i ka papa kuhikuhi udx10.dp\spftware \vip_control_src a koho i ka papa kuhikuhi bkc_dprx.syslib.
   4. d. Kaomi OK. Hōʻike ʻia kahi memo E hoʻohuli i kahi ala pili. Kaomi iā ʻAe.
   5. e. E hana hou i nā ʻanuʻu 7.b ma ka ʻaoʻao 8 a me 7.c ma ka ʻaoʻao 8 no nā papa kuhikuhi bkc_dptx.syslib a me bkc_dptxll_syslib
   6. f. Kaomi OK.
8. E koho i Project ➤ Build All e hana i ka file vip_control.elf ma ka papa kuhikuhi polokalamu/vip_control.
9. E kūkulu i ka mem_init file no ka hui pū ʻana o Intel Quartus Prime:
   1. a. Kaomi pololei i ka vip_control ma ka pukaaniani Project Explorer.
   2. b. E koho i Make Targets ➤ Build….
   3. c. E koho i ka mem_init_generate.
      d. Kaomi Build.
      Hoʻokumu ka polokalamu Intel Quartus Prime i ka
      udx10_dp_onchip_memory2_0_onchip_memory2_0.hex file ma ka papa kuhikuhi polokalamu/vip_control/mem_init.
10. Me ka hoʻolālā e holo ana ma kahi papa pili, e holo i ka polokalamu vip_control.elf file hana ʻia e ka Eclipse build.
    • a. Kaomi pololei i ka waihona vip_control ma ka ʻaoʻao Project Explorer o ka pukaaniani Nios II -Eclipse.
    • b. Ke koho ʻana i ka Run As ➤ Nios II Hardware. Inā loaʻa iā ʻoe kahi puka makani ʻo Nios II e wehe, e pani ma mua o ka hoʻoiho ʻana i ka polokalamu hou.

Hoʻonohonoho i ka Intel Arria 10 GX FPGA Development Kit
E wehewehe i ka hoʻonohonoho ʻana i ka pahu e holo i ka 8K DisplayPort Video Format Conversion Design Example.

Kiʻi 1. Intel Arria 10 GX Development Kit me HiLo Daughter Card
Hōʻike ke kiʻi i ka papa me ka polū wela i wehe ʻia e hōʻike i ke kūlana o ke kāleka DDR4 Hilo. Manaʻo ʻo Intel ʻaʻole ʻoe e holo i ka hoʻolālā me ka ʻole o ka wela i ke kūlana.

KAʻIHANA:

1. Hoʻopili i ke kāleka Bitec DisplayPort 1.4 FMC i ka papa hoʻomohala e hoʻohana ana i ka FMC Port A.
2. E hōʻoia i ka pio ʻana o ka mana (SW1), a laila hoʻohui i ka mea hoʻohui mana.
3. Hoʻohui i kahi uwea USB i kāu kamepiula a me ka MicroUSB Connector (J3) ma ka papa hoʻomohala.
4. E hoʻopili i kahi kaula DisplayPort 1.4 ma waena o ke kumu DisplayPort a me ke awa Loaʻa o ka Bitec DisplayPort 1.4 FMC kāleka a e hōʻoia i ka hana o ke kumu.
5. E hoʻopili i kahi kaula DisplayPort 1.4 ma waena o ka hōʻike DisplayPort a me ke awa Transmitter o ka Bitec DisplayPort 1.4 FMC kāleka a hōʻoia i ka hana o ka hōʻike.
6. E ho'ā i ka papa me SW1.

Nā LED Kūlana Papa, Nā Push Push a me nā hoʻololi DIP
ʻO ka Intel Arria 10 GX FPGA Development Kit he ʻewalu kūlana LED (me nā ʻōmaʻomaʻo a me ka ʻulaʻula emitters), ʻekolu mau pihi hoʻohana a me ʻewalu mau mea hoʻololi DIP. ʻO ka 8K DisplayPort Video Format Conversion Design Exampe hoʻomālamalama i nā LED e hōʻike i ke kūlana o ka loulou DisplayPort receiver. ʻO nā pihi pihi a me nā hoʻololi DIP e ʻae iā ʻoe e hoʻololi i nā hoʻonohonoho hoʻolālā.

Nā LED kūlana

Papa 2. Nā LED kūlana

LED	wehewehe
Nā LED ʻulaʻula
0	Ke hoʻomau nei ka calibration DDR4 EMIF.
1	ʻAʻole i hāʻule ka hoʻoponopono ʻana o DDR4 EMIF.
7:2	Hoʻohana ʻole ʻia.
Nā LED ʻōmaʻomaʻo
0	Hoʻomālamalama i ka wā e hoʻokō pono ai ka hoʻomaʻamaʻa ʻana o ka mea hoʻokipa ʻo DisplayPort, a loaʻa i ka hoʻolālā ke wikiō paʻa.
5:1	Ka helu ʻana o ke alahele hōʻike PortPort: 00001 = 1 alahele 00010 = 2 alahele 00100 = 4 alahele
7:6	ʻO ka wikiwiki o ka mea hoʻokipa DisplayPort: 00 = 1.62 Gbps 01 = 2.7 Gbps 10 = 5.4 Gbps 11 = 8.1 Gbps

Hōʻike ka papa i ke kūlana i hōʻike ʻia e kēlā me kēia LED. Loaʻa i kēlā me kēia kūlana LED nā hōʻailona ʻulaʻula a me ka ʻōmaʻomaʻo e hiki ke hoʻomālamalama kūʻokoʻa. ʻO kēlā me kēia LED ʻālani ʻalani ʻo ia hoʻi, aia nā ʻōuli ʻulaʻula a me ka ʻōmaʻomaʻo.

Nā pihi hoʻohana
ʻO ke pihi pihi 0 ka mea hoʻohana e hoʻomalu i ka hōʻike ʻana o ka logo Intel ma ka ʻaoʻao ʻākau o luna o ka hōʻike puka. I ka hoʻomaka ʻana, hiki i ka hoʻolālā ke hōʻike i ka logo. Ke kaomi ʻana i ke pihi pihi 0 e hoʻololi i ka hiki no ka hōʻike logo. ʻO ke pihi kaomi 1 ka mea hoʻohana e hoʻomalu i ke ʻano scaling o ka hoʻolālā. Ke hoʻopaʻa ʻia ke kumu a i ʻole ke poʻo i ka wela, ʻaʻole paʻa ka hoʻolālā:

• ʻO ke ʻano passthrough, inā ʻoi aku ka liʻiliʻi o ka hoʻonā hoʻokomo ma mua a i ʻole like me ka hoʻonā puka
• ʻO ke ʻano haʻahaʻa, inā ʻoi aku ka nui o ka hoʻonā hoʻokomo ma mua o ka hoʻonā puka

I kēlā me kēia manawa āu e paʻi ai i ka mea hoʻohana pihi pihi 1, hoʻololi ka hoʻolālā i ke ʻano hoʻohālikelike aʻe (passthrough > upscale, upscale > downscale, downscale > passthrough). ʻAʻole hoʻohana ʻia ke pihi pihi 2.

Hoʻololi DIP mea hoʻohana
Na nā hoʻololi DIP e hoʻomalu i ka paʻi kikowaena Nios II koho a me nā hoʻonohonoho no ke ʻano wikiō hoʻopuka i alakaʻi ʻia ma o ka mea hoʻouna DisplayPort.

Papa 3. Nā hoʻololi DIP
Hōʻike ka papa i ka hana o kēlā me kēia hoʻololi DIP. ʻO nā hoʻololi DIP, helu ʻia 1 a 8 (ʻaʻole 0 a 7), hoʻohālikelike i nā helu i paʻi ʻia ma ka mea hoʻololi. No ka hoʻonoho ʻana i kēlā me kēia hoʻololi i ON, e hoʻoneʻe i ke kī keʻokeʻo i ka LCD a haʻalele i nā LED ma ka papa.

Hoʻololi	Hana
1	Hiki iā Nios II ke paʻi ʻana i ka hopena ke hoʻonoho ʻia iā ON.
2	E hoʻonoho i nā ʻāpana puka no kēlā me kēia kala: OFF = 8 bit ON = 10 bit
4:3	E hoʻopaʻa i ka hakahaka waihoʻoluʻu a me sampling: SW4 OFF, SW3 OFF = RGB 4:4:4 SW4 OFF, SW3 ON = YCbCr 4:4:4 SW4 ON, SW3 OFF = YCbCr 4:2:2 SW4 ON, SW3 ON = YCbCr 4:2:0
6:5	E hoʻonoho i ka hoʻonā hoʻopuka a me ka helu kiʻi: SW4 OFF, SW3 OFF = 4K60 SW4 OFF, SW3 ON = 4K30 SW4 ON, SW3 OFF = 1080p60 SW4 ON, SW3 ON = 1080i60
8:7	Hoʻohana ʻole ʻia

Ke holo nei i ka 8K DisplayPort Video Format Conversion Design Example
Pono ʻoe e hoʻoiho i ka .sof i hōʻuluʻulu ʻia file no ka hoʻolālā ʻana i ka Intel Arria 10 GX FPGA Development Kit e holo i ka hoʻolālā.
KAʻIHANA:

1. I loko o ka polokalamu Intel Quartus Prime, kaomi Tools ➤ Programmer.
2. Ma ka puka makani Programmer, kaomi i ka Auto Detect e nānā i ka JTAG kaulahao a ʻike i nā mea pili.
   Inā ʻike ʻia kahi pukaaniani pop-up e noi ana iā ʻoe e hōʻano hou i ka papa inoa mea polokalamu, kaomi iā ʻAe.
3. Ma ka papa inoa mea, koho i ka lālani i kapa ʻia 10AX115S2F45.
4. Kaomi iā Change File…
   • E hoʻohana i ka mana precompiled o ka papahana file e komo pū ana ʻo Intel ma ke ʻano he hoʻoiho hoʻolālā, koho master_image/pre_compiled.sof.
   • E hoʻohana i kāu polokalamu file i hana ʻia e ka hui kūloko, koho i ka output_files/top.sof.
5. E ho'ā i ka Polokalamu/Configure ma ka lālani 10AX115S2F45 o ka papa inoa mea.
6. Kaomi hoʻomaka.
   Ke hoʻopau ka mea polokalamu, holo aunoa ka hoʻolālā.
7. E wehe i kahi kikowaena Nios II no ka loaʻa ʻana o nā memo kikokikona mai ka hoʻolālā ʻana, i ʻole e paʻa ka hoʻolālā ma hope o kekahi mau hoʻololi ʻana (inā wale ʻoe e hoʻonoho i ka mea hoʻohana DIP hoʻololi 1 i ON).
   • a. E wehe i kahi puka makani a hoʻokomo i ka nios2-terminal
   • b. E kaomi Enter.

pili ma ka hookomo. Me ka loaʻa ʻole o ke kumu, he pale ʻeleʻele ka hopena me ka hōʻailona Intel ma ka ʻaoʻao ʻākau ʻākau o ka pale.

ʻO ka wehewehe ʻana o ka 8K DisplayPort Video Format Conversion Design Example

Aia i loko o ka ʻōnaehana Platform Designer, udx10_dp.qsys, ka mea hoʻokipa DisplayPort a me ka protocol transmitter IP, ka IP pipeline wikiō, a me nā ʻāpana kaʻina hana Nios II. Hoʻopili ka hoʻolālā i ka ʻōnaehana Platform Designer i ka DisplayPort receiver a me ka mea hoʻouna PHY logic (ʻo ia ka mea i loaʻa i nā transceivers interface) a me ka transceiver reconfiguration logic ma ka pae kiʻekiʻe ma kahi hoʻolālā Verilog HDL RTL. file (luna.v). Aia ka hoʻolālā i kahi ala hoʻoili wikiō hoʻokahi ma waena o ka hoʻokomo DisplayPort a me ka hōʻike DisplayPort.

Kiʻi 2. Papa Kuhikuhi
Hōʻike ke kiʻikuhi i nā poloka i ka 8K DisplayPort Video Format Conversion Design Example. ʻAʻole hōʻike ke kiʻikuhi i kekahi o nā peripheral maʻamau i pili i ka Nios II, ka Avalon-MM ma waena o ka mīkini Nios II, a me nā mea ʻē aʻe o ka ʻōnaehana. E ʻae ka hoʻolālā i ke wikiō mai kahi punawai DisplayPort ma ka hema, e hana i ke wikiō ma o ka pipeline wikiō mai ka hema a i ka ʻākau ma mua o ka hoʻokuʻu ʻana i ke wikiō i ka pahu DisplayPort ma ka ʻākau.

Hōʻike Hōʻike Loaʻa PHY a me DisplayPort Loaʻa IP
Hāʻawi ka Bitec DisplayPort FMC kāleka i kahi pale no ka hōʻailona DisplayPort 1.4 mai ke kumu DisplayPort. ʻO ka hui pū ʻana o DisplayPort Receiver PHY a me DisplayPort Receiver IP e hoʻokaʻawale i ka hōʻailona e hiki mai ana e hana i kahi kahawai wikiō. Aia i ka PHY mea hoʻokipa DisplayPort nā transceivers e hoʻopau i ka ʻikepili e hiki mai ana a ʻo ka DisplayPort receiver IP e hoʻololi i ka protocol DisplayPort. Hoʻopili ka DisplayPort Receiver IP i ka hōʻailona DisplayPort e hiki mai ana me ka ʻole o ka lako polokalamu. ʻO ka hōʻailona wikiō i loaʻa mai ka DisplayPort receiver IP he ʻano hoʻoheheʻe packetized streaming maoli. Hoʻonohonoho ka hoʻolālā i ka mea hoʻokipa DisplayPort no ka puka 10-bit.

HōʻikePort i ka IP Video Clocked
ʻAʻole kūpono ka hoʻopuka ʻana i ka hōpili ʻikepili hoʻoheheʻe packetized e ka mea hoʻokipa DisplayPort me ka hōʻano ʻikepili wikiō i hoʻopaʻa ʻia i manaʻo ʻia e ka Clocked Video Input IP. ʻO ka DisplayPort to Clocked Video IP he IP maʻamau no kēia hoʻolālā. Hoʻololi ia i ka hōʻike DisplayPort i kahi hōʻano wikiō clocked kūpono e hiki ai iā ʻoe ke hoʻopili pololei i ka Clocked Video Input. Hiki i ka DisplayPort to Clocked Video IP ke hoʻololi i ka maʻamau hōʻailona uea a hiki ke hoʻololi i ka hoʻonohonoho ʻana o nā mokulele kala i loko o kēlā me kēia pika. Hōʻike ka DisplayPort maʻamau i ka hoʻonohonoho kala ʻokoʻa ma mua o ke kauoha IP pipeline wikiō Intel. Na ke kaʻina hana Nios II e hoʻomalu i ka hoʻololi kala. Heluhelu ia i ka waihoʻoluʻu o kēia manawa no ka hoʻouna ʻana mai ka DisplayPort receiver IP me kāna Avalon-MM kauā kauā. Ke kuhikuhi nei ia i ka DisplayPort i Clocked Video IP e hoʻopili i ka hoʻoponopono kūpono me kāna kikowaena kauā Avalon-MM.

Hoʻokomo wikiō i hoʻopaʻa ʻia
ʻO ka hoʻokomo wikiō i hoʻopaʻa ʻia ke kaʻina hana i ka hōʻailona hoʻohālikelike wikiō i hoʻopaʻa ʻia mai ka DisplayPort a i Clocked Video IP a hoʻololi iā ia i ka hōʻailona hōʻailona Avalon-ST Video. Hoʻokaʻawale kēia ʻano hōʻailona i nā ʻike blanking ākea a me ke kūpaʻa mai ka wikiō e waiho ana i ka ʻikepili kiʻi ikaika. Hāʻawi ka IP packetize iā ia e like me hoʻokahi ʻeke no kēlā me kēia kiʻi wikiō. Hoʻohui pū ia i nā ʻeke metadata hou aʻe (i ʻōlelo ʻia he ʻeke hoʻomalu) e wehewehe ana i ka hoʻonā o kēlā me kēia kiʻi wikiō. ʻO ke kahawai ʻo Avalon-ST Video ma o ka paipu hoʻoponopono ʻehā mau pika i ka like, me ʻekolu mau hōʻailona no kēlā me kēia pika. Hāʻawi ka mea hoʻokomo wikiō i ka uaki no ka hoʻololi ʻana mai ka hōʻailona wikiō i hoʻopaʻa ʻia mai ka DisplayPort receiver IP a i ka helu uaki paʻa (300 MHz) no ka pipeline IP wikiō.

Mea hoʻomaʻemaʻe kahawai
Hoʻomaopopo ka mea hoʻomaʻemaʻe kahawai i ka hala ʻole o ka hōʻailona Avalon-ST Video e hele ana i ka pipeline hana. Hiki i ka hoʻopili wela o ke kumu DisplayPort ke hoʻoulu i ka hoʻolālā e hōʻike i nā kiʻi piha ʻole o ka ʻikepili i ka IP hoʻokomo wikiō i hoʻopaʻa ʻia a hoʻopuka i nā hewa i ka hopena Avalon-ST Video stream. ʻAʻole kūlike ka nui o nā ʻeke i loaʻa ka ʻikepili wikiō no kēlā me kēia kiʻi i ka nui i hōʻike ʻia e nā ʻeke hoʻomalu pili. ʻIke ka mea hoʻomaʻemaʻe kahawai i kēia mau kūlana a hoʻohui i nā ʻikepili hou (nā pika hina) i ka hopena o nā ʻeke wikiō hewa e hoʻopiha ai i ke kiʻi a hoʻohālikelike i ka kikoʻī i loko o ka ʻeke hoʻomalu.

Chroma Resampler (Komo)
ʻO ka ʻikepili wikiō i loaʻa i ka hoʻolālā ma ke komo ʻana mai DisplayPort paha he 4:4:4, 4:2:2, a i ʻole 4:2:0 chroma s.ampalakai. ʻO ka hoʻokomo chroma resampLawe ʻo ler i ka wikiō e hiki mai ana ma kekahi ʻano a hoʻololi iā ia i 4:4:4 i nā hihia āpau. No ka hāʻawi ʻana i ka maikaʻi ʻike kiʻekiʻe, ka chroma resampHoʻohana ʻo ler i ka algorithm kānana ʻoi loa i ka helu helu. Heluhelu ke kaʻina hana Nios II i nā chroma s o kēia manawaampling format mai ka DisplayPort receiver IP ma o kāna kikowaena kauā Avalon-MM. Hāʻawi ia i ke ʻano i ka chroma resampler ma o kāna kikowaena kauā Avalon-MM.

Mea hoʻololi kala kala (hookomo)
Hiki i ka ʻikepili wikiō hoʻokomo mai DisplayPort ke hoʻohana i ka lumi kala kala RGB a i ʻole YCbCr. Lawe ka mea hoʻololi kala kala komo i ke wikiō e hiki mai ana i kēlā me kēia ʻano i hiki mai a hoʻololi iā ia i RGB i nā hihia āpau. Heluhelu ke kaʻina hana Nios II i ka lumi kala o kēia manawa mai ka DisplayPort receiver IP me kāna Avalon-MM kauā kauā; hoʻouka ia i nā coefficient hoʻololi pololei i nā chroma resampma o kāna kikowaena kauā Avalon-MM.

Kīpī
Koho ka mea ʻokiʻoki i kahi wahi hana mai ke kahawai wikiō e hiki mai ana a hoʻolei i ke koena. ʻO ka mana lako polokalamu e holo ana ma ke kaʻina hana Nios II e wehewehe i ka ʻāina e koho ai. Aia ka ʻāina i ka hoʻonā o ka ʻikepili i loaʻa ma ke kumu DisplayPort a me ka hoʻonā hoʻopuka a me ke ʻano scaling. Hoʻopuka ka mea hana i ka ʻāina i ka Clipper ma o kāna kikowaena kauā Avalon-MM.

Mea hoʻonui
Hoʻopili ka hoʻolālā i ka scaling i ka ʻikepili wikiō e hiki mai ana e like me ka hoʻonā hoʻokomo i loaʻa, a me ka hoʻoholo hoʻopuka āu e makemake ai. Hiki iā ʻoe ke koho ma waena o ʻekolu mau ʻano scaling (upscale, downscale a me passthrough). Hāʻawi nā IP Scalar ʻelua i ka hana scaling: hoʻokō kekahi i kahi hoʻohaʻahaʻa pono; ʻo nā mea ʻē aʻe e hoʻokō i ka upscaling. Pono ka hoʻolālā i ʻelua scalers.

• Ke hoʻokō ka mea scaler i kahi haʻahaʻa haʻahaʻa, ʻaʻole ia e hoʻopuka i ka ʻikepili kūpono i kēlā me kēia pōʻai uaki ma kāna puka. No exampa, inā e hoʻokō i ka lakene haʻahaʻa 2x, ʻoi aku ka kiʻekiʻe o ka hōʻailona kūpono ma ka hoʻopuka ʻana i kēlā me kēia pōʻaiapuni ʻē aʻe i ka wā e loaʻa ai i ka hoʻolālā kēlā me kēia laina hoʻokomo helu ʻia, a laila haʻahaʻa no ka holoʻokoʻa o nā laina hoʻokomo helu ʻokoʻa. He mea koʻikoʻi kēia ʻano pohā i ke kaʻina hana o ka hōʻemi ʻana i ka nui o ka ʻikepili ma ka hoʻopuka ʻana, akā ʻaʻole i kūpono me ka downstream Mixer IP, ka mea maʻamau e manaʻo nei i ka nui o ka ʻikepili e pale aku ai i ka underflow i ka hoʻopuka. Pono ka hoʻolālā i ka Frame Buffer ma waena o kekahi downscale a me ka mixer. Hāʻawi ka Frame Buffer i ka Mixer e heluhelu i ka ʻikepili i ka uku e pono ai.
• Ke hoʻokō ka mea scaler i ka upscale, hoʻopuka ia i ka ʻikepili kūpono i kēlā me kēia pōʻai uaki, no laila ʻaʻohe pilikia o ka mea hui. Akā naʻe, ʻaʻole ia e ʻae i ka ʻikepili hoʻokomo hou i kēlā me kēia pōʻai uaki. Lawe i ka 2x upscale ma ke ano he exampʻAe, ma nā laina hoʻopuka helu like ʻole e ʻae ʻo ia i kahi kuʻi hou o ka ʻikepili i kēlā me kēia pōʻai uaki ʻē aʻe, a laila ʻaʻole e ʻae i ka ʻikepili hoʻokomo hou ma nā laina hoʻopuka helu ʻokoʻa. Eia nō naʻe, hiki i ka Clipper upstream ke hoʻopuka i ka ʻikepili ma kahi ʻokoʻa loa inā e hoʻohana ana ia i kahi clip koʻikoʻi (e laʻa i ka wā o ka zoom-in). No laila, pono e hoʻokaʻawale ʻia kahi Clipper a me ka upscale e kahi Frame Buffer, e koi ana i ka Scaler e noho ma hope o ka Frame Buffer i ka pipeline. Pono ka Scaler e noho i mua o ka Frame Buffer no nā haʻahaʻa haʻahaʻa, no laila e hoʻokō ka hoʻolālā i ʻelua mau mea hoʻohālikelike kaʻawale ma kēlā ʻaoʻao kēia ʻaoʻao o ka Frame Buffer: hoʻokahi no ke kiʻekiʻe; ʻo kekahi no ka haʻahaʻa.

ʻElua mau Scalers e hōʻemi i ka bandwidth DDR4 kiʻekiʻe i koi ʻia e ka Frame Buffer. Pono ʻoe e hoʻopili mau i nā downscales ma mua o ka Frame Buffer, e hōʻemi ana i ka helu ʻikepili ma ka ʻaoʻao kākau. E hoʻohana mau i nā upscales ma hope o ka Frame Buffer, e hōʻemi ana i ka helu ʻikepili ma ka ʻaoʻao heluhelu. Loaʻa i kēlā me kēia Scaler ka hoʻonā hoʻokomo i koi ʻia mai nā ʻeke hoʻomalu i ke kahawai wikiō e hiki mai ana, ʻoiai ke kaʻina hana Nios II me ke kikowaena kauā Avalon-MM e hoʻonohonoho i ka hoʻonā puka no kēlā me kēia Scaler.

Pākuʻi Papa
Hoʻohana ka frame buffer i ka hoʻomanaʻo DDR4 e hana i ka triple buffering e hiki ai i ke wikiō a me ka pipeline hoʻoponopono kiʻi ke hana i ka hoʻololi ʻana o ka frame rate ma waena o nā helu kiʻi komo a me waho. Hiki i ka hoʻolālā ke ʻae i kēlā me kēia helu helu hoʻokomo, akā ʻaʻole pono ka nui o ka pika pika ma mua o 1 giga pixels i kekona. Hoʻonohonoho ka polokalamu Nios II i ka helu hoʻopuka puka i 30 a i ʻole 60 fps, e like me ke ʻano hoʻopuka āu e koho ai. ʻO ka helu hoʻokuʻu ʻana he hana ia o nā hoʻonohonoho ʻana i nā ʻōkuhi Video Output a me ka uaki wikiō wikiō puka. ʻO ka backpressure e pili ana ka Clocked Video Output i ka pipeline e hoʻoholo i ka helu o ka ʻaoʻao heluhelu o ka Frame Buffer e huki i nā kiʻi wikiō mai ka DDR4.

Mea hui
Hoʻokumu ka mea hoʻohui i kahi kiʻi ʻeleʻele ka nui paʻa i hoʻonohonoho ʻia e ka polokalamu kaʻina hana Nios II e like me ka nui o ke kiʻi hoʻopuka o kēia manawa. ʻElua mau mea hoʻokomo i ka mixer. Hoʻopili ka mea hoʻokomo mua i ka upscaler e ʻae i ka hoʻolālā e hōʻike i ka hopena mai ka pipeline wikiō o kēia manawa. Hoʻopili ka lua hoʻokomo i ka poloka generator icon. Hiki i ka hoʻolālā ke hoʻokomo mua i ka mea hui i ka wā e ʻike ai i ka wikiō ikaika a paʻa i ka hoʻokomo wikiō ʻana. No laila, mālama ka hoʻolālā i kahi kiʻi hoʻopuka paʻa ma ka hoʻopukaʻana i ka wā e hoʻopili ana i ka wela ma ka hoʻokomo. Hoʻohui ka alpha hoʻolālā i ka lua o ka hoʻokomo ʻana i ka mixer, i hoʻopili ʻia i ka mea hana ikona, ma luna o nā kiʻi ʻelua a me nā kiʻi pipeline wikiō me 50% transparency.

Mea hoʻololi kala kala (Hanaana)
Hoʻololi ka mea hoʻololi wahi waihoʻoluʻu i ka ʻikepili wikiō RGB komo i ka lumi kala RGB a i ʻole YCbCr ma muli o ka hoʻonohonoho runtime mai ka lako polokalamu.

Chroma Resampler (Hanaana)
ʻO ka puka chroma resampHoʻololi ʻo ia i ke ʻano mai ka 4:4:4 i kekahi o nā ʻano 4:4:4, 4:2:2, a i ʻole 4:2:0. Hoʻonohonoho ka polokalamu i ke ʻano. ʻO ka puka chroma resampHoʻohana pū ʻo ler i ka algorithm kānana e hoʻokō i ka wikiō kiʻekiʻe.

Hoʻopuka wikiō i hoʻopaʻa ʻia
Hoʻololi ka puka wikiō i hoʻololi ʻia ke kahawai Avalon-ST Video i ke ʻano wikiō i hoʻopaʻa ʻia. Hoʻohui ka hoʻopuka wikiō i hoʻopaʻa ʻia i ka ʻike kikoʻī a me ke kūpaʻa a me ka ʻike manawa manawa i ka wikiō. Hoʻolālā ka papa hana ʻo Nios II i nā hoʻonohonoho kūpono i ka hoʻopuka wikiō i hoʻopaʻa ʻia ma muli o ka hoʻonā hoʻopuka a me ka helu kiʻi āu e noi ai. ʻO ka hoʻopuka wikiō i hoʻopaʻa ʻia e hoʻololi i ka uaki, e hele ana mai ka uaki pipeline paʻa 300 MHz i ka helu hoʻololi o ka wikiō i hoʻopaʻa ʻia.

ʻO ka wikiō i hoʻopaʻa ʻia i ka DisplayPort
Ua ʻae ka ʻāpana transmitter DisplayPort i ka ʻikepili i hoʻopaʻa ʻia e like me ka wikiō i hoʻopaʻa ʻia. ʻO nā ʻokoʻa o ka hōʻailona uea a me ka haʻi ʻana o nā pilina conduit ma Platform Designer e pale aku iā ʻoe e hoʻopili pololei i ka Output Video Clocked i ka DisplayPort transmitter IP. ʻO ka ʻāpana Clocked Video to DisplayPort he IP maʻamau i hoʻolālā ʻia e hāʻawi i ka hoʻololi maʻalahi i koi ʻia ma waena o ka Clocked Video Output a me ka DisplayPort transmitter IP. Hoʻololi pū ia i ka hoʻonohonoho ʻana o nā mokulele waihoʻoluʻu i kēlā me kēia pika no ka helu ʻana i nā kūlana hoʻohālikelike kala like ʻole i hoʻohana ʻia e Avalon-ST Video a me DisplayPort.

Mea hoʻouna IP DisplayPort a me ka mea hoʻouna DisplayPort PHY
Hana pū ka DisplayPort transmitter IP a me DisplayPort transmitter PHY e hoʻohuli i ke kahawai wikiō mai ka wikiō i hoʻopaʻa ʻia i ke kahawai DisplayPort kūpono. Mālama ka DisplayPort transmitter IP i ka protocol DisplayPort a hoʻopili i ka ʻikepili DisplayPort kūpono, ʻoiai ʻo ka DisplayPort transmitter PHY aia nā transceivers a hana i ka huahana serial kiʻekiʻe.

Nios II Mea Hana a me na Peripheral
Aia i loko o ka ʻōnaehana Platform Designer kahi kaʻina hana Nios II, nāna e mālama i ka mea hoʻokipa DisplayPort a me nā IP transmitter a me nā hoʻonohonoho manawa holo no ka pipeline hana. Hoʻopili ka mea hana Nios II i kēia mau peripheral kumu:

• He hoʻomanaʻo ma luna o ka puʻupuʻu e mālama i ka papahana a me kāna ʻikepili.
• Ua hōʻike ʻo AJTAG UART e hōʻike i ka polokalamu printf pukana (ma o kahi kikowaena Nios II).
• ʻO kahi manawa ʻōnaehana e hoʻohua i nā lohi millisecond ma nā wahi like ʻole o ka polokalamu, e like me ke koi ʻia e ka hōʻike DisplayPort o nā lōʻihi liʻiliʻi.
• Nā LED e hōʻike i ke kūlana ʻōnaehana.
• Hoʻololi i ka pihi pihi no ka ʻae ʻana i ka hoʻololi ʻana ma waena o nā ʻano scaling a no ka hiki a hoʻopau i ka hōʻike ʻana o ka logo Intel.
• Hoʻololi ka DIP no ka ʻae ʻana i ka hoʻololi ʻana i ke ʻano hoʻopuka a hiki ke hoʻopau a hoʻopau i ka paʻi ʻana i nā leka i kahi kikowaena Nios II.

ʻO nā hanana hoʻoheheʻe wela ma ke kumu DisplayPort a me ke ahi e hoʻokuʻu ʻia e hoʻomaka i ka Nios II Processor e hoʻonohonoho pono i ka mea hoʻouna DisplayPort a me ka pipeline pololei. ʻO ka loop loop ma ka code software e nānā pū i nā waiwai ma nā pihi pana a me nā hoʻololi DIP a hoʻololi i ka hoʻonohonoho pipeline e like me ia.

Nā mea hoʻoponopono I²C
Aia i loko o ka hoʻolālā ʻelua mau mea hoʻokele I²C (Si5338 a me PS8460) e hoʻoponopono i nā hoʻonohonoho o ʻekolu o nā mea ʻē aʻe ma ka Intel Arria 10 10 GX FPGA Development Kit. Hoʻohui ʻelua mau mea hana uaki Si5338 ma ka Intel Arria 10 GX FPGA Development Kit i ka pahi I²C like. Hoʻokumu ka mea mua i ka uaki kuhikuhi no ka DDR4 EMIF. Ma ka maʻamau, ua hoʻonohonoho ʻia kēia uaki i 100 MHz no ka hoʻohana ʻana me 1066 MHz DDR4, akā holo kēia hoʻolālā i ka DDR4 ma 1200 MHz, e koi ana i kahi uaki kuhikuhi o 150 MHz. I ka hoʻomaka ʻana o ka kaʻina hana Nios II, ma o ka I²C controller peripheral, hoʻololi i nā hoʻonohonoho i ka palapala hoʻopaʻa inoa o ka Si5338 mua e hoʻonui i ka wikiwiki o ka uaki kuhikuhi DDR4 i 150MHz. Hoʻopuka ka lua o ka uaki Si5338 i ka vid_clk no ke kiʻi wikiō i hoʻopaʻa ʻia ma waena o ka pipeline a me ka DisplayPort transmitter IP. Pono ʻoe e hoʻololi i ka wikiwiki o kēia uaki no kēlā me kēia hoʻonā puka ʻokoʻa a me ka nui o ke kiʻi i kākoʻo ʻia e ka hoʻolālā. Hiki iā ʻoe ke hoʻololi i ka wikiwiki i ka manawa holo i ka wā e pono ai ke kaʻina hana Nios II. Hoʻohana ke kāleka kaikamahine Bitec DisplayPort 1.4 FMC i ka Parade PS8460 jitter hoʻomaʻemaʻe hou a me ka retimer. I ka hoʻomaka ʻana, hoʻoponopono ke kaʻina hana Nios II i nā hoʻonohonoho paʻamau o kēia ʻāpana e hoʻokō i nā koi o ka hoʻolālā.

Hōʻike Polokalamu

ʻO ka 8K DisplayPort Video Format Conversion Design ExampAia ka IP mai ka Intel Video and Image Processing Suite a me ka DisplayPort interface IP Hiki i kēia mau IP a pau ke hoʻoponopono i nā kiʻi o ka ʻikepili me ka ʻole o ka hana hou ʻana ke hoʻonohonoho pololei. Pono ʻoe e hoʻokō i ka mana kiʻekiʻe o waho no ka hoʻonohonoho ʻana i nā IP e hoʻomaka ai a i ka wā e loli ai ka ʻōnaehana, e laʻa me ka mea hoʻokipa DisplayPort a i ʻole nā ​​​​mea hoʻokuʻu wela-plug a i ʻole ka hana pihi pihi mea hoʻohana. Ma kēia hoʻolālā, kahi kaʻina hana Nios II, e holo ana i ka polokalamu hoʻomalu bespoke, hāʻawi i ka mana kiʻekiʻe. I ka hoʻomaka ʻana o ka polokalamu:

• Hoʻonohonoho i ka uaki hoʻomaʻamaʻa DDR4 i 150 MHz e ʻae i ka wikiwiki 1200 MHz DDR, a laila hoʻihoʻi hou i ka IP interface hoʻomanaʻo waho e hoʻoponopono hou i ka uaki kuhikuhi hou.
• Hoʻonohonoho i ka PS8460 DisplayPort repeater a retimer.
• Hoʻomaka i ka mea hoʻokipa DisplayPort a me nā mea hoʻoili uila.
• Hoʻomaka i ka hana ʻana i nā IP pipeline.

I ka pau ʻana o ka hoʻomaka ʻana, komo ka polokalamu i ka loop loop, e nānā ana, a me ka pane ʻana i kekahi mau hanana.

Hoʻololi i ke ʻano hoʻonui
Kākoʻo ka hoʻolālā i ʻekolu mau ʻano hoʻohālikelike kumu; passthrough, upscale, and downscale. Ma ke ʻano passthrough ʻaʻole e hoʻonui ka hoʻolālā i ka wikiō hoʻokomo, ma ke ʻano kiʻekiʻe e hoʻonui ka hoʻolālā i ka wikiō hoʻokomo, a ma ke ʻano haʻahaʻa e hoʻohaʻahaʻa ka hoʻolālā i ka wikiō hoʻokomo.
ʻO nā poloka ʻehā i ka pipeline hana; ʻO ka Clipper, ka downscaler, ka upscaler a me ka Mixer e hoʻoholo i ka hōʻike ʻana i ka hopena hope i kēlā me kēia ʻano. Mālama ka polokalamu i nā hoʻonohonoho o kēlā me kēia poloka e pili ana i ka hoʻonā hoʻokomo o kēia manawa, ka hoʻonā hoʻopuka, a me ke ʻano scaling āu e koho ai. I ka nui o nā hihia, ho'ohele ka Clipper i ka ho'okomo ma o ka ho'ololi 'ole, a ua like ka nui o ka Mixer background me ka mana hope loa o ka wikiō ho'okomo. Eia naʻe, inā ʻoi aku ka nui o ka hoʻonā wikiō hoʻokomo ma mua o ka nui o ka hoʻopuka ʻana, ʻaʻole hiki ke hoʻopili i kahi kiʻekiʻe i ka wikiō hoʻokomo me ka ʻole o ka ʻoki mua ʻana. Inā ʻoi aku ka liʻiliʻi o ka hoʻonā hoʻokomo ma mua o ka hoʻopuka ʻana, ʻaʻole hiki i ka polokalamu ke hoʻopili i kahi downscale me ka ʻole o ka hoʻohana ʻana i kahi papa kāʻei Mixer i ʻoi aku ka nui ma mua o ka papa wikiō hoʻokomo, e hoʻohui i nā ʻeleʻele a puni ka wikiō hoʻopuka.

Papa 4. Hoopololei ana i na paipu poloka
Hōʻike kēia papa ʻaina i ka hana o nā poloka pipeline ʻehā i kēlā me kēia o nā hui ʻeiwa o ke ʻano scaling, ka hoʻonā hoʻokomo a me ka hoʻonā puka.

Ke ano	i loko > waho	i loko = waho	i loko o waho
Passthrough	Paʻi i ka nui puka ʻAʻole haʻahaʻa	ʻAʻohe clip ʻAʻohe haʻahaʻa	ʻAʻohe clip ʻAʻohe haʻahaʻa
hoʻomau…

Ke ano	i loko > waho	i loko = waho	i loko o waho
	ʻAʻohe kiʻekiʻe ʻAʻohe palena ʻeleʻele	ʻAʻohe kiʻekiʻe ʻAʻohe palena ʻeleʻele	ʻAʻohe kiʻekiʻe Nā pā palena ʻeleʻele i ka nui hoʻopuka
Kiʻekiʻe	Paʻi i ka 2/3 ka nui puka ʻAʻole hoʻohaʻahaʻa ʻAʻohe palena ʻeleʻele	Paʻi i ka 2/3 ka nui puka ʻAʻole hoʻohaʻahaʻa ʻAʻohe palena ʻeleʻele	ʻAʻohe clip ʻAʻohe haʻahaʻa ʻAʻohe palena ʻeleʻele
Haʻahaʻa haʻahaʻa	ʻAʻohe clip Hoʻohaʻahaʻa i ka nui puka ʻAʻole kiʻekiʻe ʻAʻohe palena ʻeleʻele	ʻAʻohe clip Hoʻohaʻahaʻa i ka nui puka ʻAʻole kiʻekiʻe ʻAʻohe palena ʻeleʻele	ʻAʻohe clip Hoʻohaʻahaʻa i ka nui hoʻokomo 2/3 ʻAʻohe kiʻekiʻe Nā pā palena ʻeleʻele i ka nui hoʻopuka

E hoʻololi i waena o nā ʻano ma ke kaomi ʻana i ka pihi kaomi mea hoʻohana 1. Nānā ka polokalamu i nā waiwai ma nā pihi paʻi ma kēlā me kēia holo ma ka loop (hana ia i kahi polokalamu debounce) a hoʻonohonoho pono i nā IP i ka pipeline hana kūpono.

Nā hoʻololi i ka hōʻike DisplayPort
Ma kēlā me kēia holo ma ka loop, koho ka polokalamu i ke kūlana o ka Clocked Video Input, e ʻimi ana i nā loli i ka paʻa o ke kahawai wikiō hoʻokomo. Manaʻo ka polokalamu ua paʻa ke wikiō inā:

• Hōʻike ka Clocked Video Input ua laka maikaʻi ʻia ka wikiō i hoʻopaʻa ʻia.
• ʻAʻohe loli o ka hoʻonā hoʻokomo a me ka waihoʻoluʻu mai ka holo mua ma ka loop.

Inā paʻa ka hoʻokomo akā ua nalowale ka laka a i ʻole ua loli nā waiwai o ke kahawai wikiō, hoʻopau ka polokalamu i ka Clocked Video Input e hoʻouna ana i ke wikiō ma o ka pipeline. Hoʻonohonoho pū ia i ka Mixer e ho'ōki i ka hōʻike ʻana i ka papa wikiō hoʻokomo. Ke hoʻomau nei ka hopena (e hōʻike ana i kahi pale ʻeleʻele a me ka logo Intel) i nā hanana hotplug loaʻa a i ʻole nā ​​hoʻololi hoʻonā.
Inā ʻaʻole paʻa ka hoʻokomo akā paʻa i kēia manawa, hoʻonohonoho ka polokalamu i ka pipeline e hōʻike i ka hoʻonā hoʻokomo hou a me ka waihoʻoluʻu waihoʻoluʻu, hoʻomaka hou ia i ka hoʻopuka mai ka CVI, a hoʻonohonoho i ka Mixer e hōʻike hou i ka papa wikiō hoʻokomo. ʻAʻole hiki ke hoʻolaʻa hou i ka papa huila no ka mea e hana hou ana ka Frame Buffer i nā kiʻi kahiko mai kahi hoʻokomo mua a pono e hoʻomaʻemaʻe ka hoʻolālā i kēia mau papa. A laila hiki iā ʻoe ke hoʻā hou i ka hōʻike e pale aku i ka glitching. Mālama ka frame buffer i ka helu o ka helu o nā papa i heluhelu ʻia mai ka DDR4, hiki ke heluhelu ʻia e ka papa hana Nios II. ʻO ka polokalamu samphiki ke helu i kēia ke paʻa ka hoʻokomo ʻana a hiki i ka papa Mixer ke hoʻonui ʻia ka helu i ʻehā mau papa, e hōʻoiaʻiʻo ana i ka hoʻolālā e hoʻokuʻu i nā papa kahiko mai ka pale.

Hōʻike i ka mea hoʻouna i nā hanana Hot-plug
ʻO nā hanana plug-wela ma ka DisplayPort transmitter e hoʻopau i ka polokalamu i hoʻonohonoho i ka hae e makaʻala i ka puka polokalamu nui o ka hoʻololi ʻana i ka hopena. Ke ʻike ka hoʻolālā i kahi plug wela transmitter, heluhelu ka polokalamu i ka EDID no ka hōʻike hou e hoʻoholo ai i nā hoʻoholo a me nā waihoʻoluʻu e kākoʻo. Inā hoʻonoho ʻoe i nā hoʻololi DIP i kahi ʻano ʻaʻole hiki ke kākoʻo i ka hōʻike hou, e hāʻule ka polokalamu i kahi mode hōʻike liʻiliʻi. A laila hoʻonohonoho i ka pipeline, DisplayPort transmitter IP, a me ka ʻāpana Si5338 e hana nei i ka transmitter vid_clk no ke ʻano hoʻopuka hou. Ke ʻike ʻia ka hoʻokomo ʻana i nā loli, ʻaʻole e hōʻike ʻia ka papa Mixer no ka wikiō hoʻokomo e like me ka hoʻoponopono ʻana o nā polokalamu no ka pipeline. ʻAʻole hiki i ka polokalamu ke hana hou
ka hōʻike a ma hope o nā papa ʻehā i ka wā e hele ai nā hoʻonohonoho hou i ke kiʻi
pale.

Nā hoʻololi i ka mea hoʻohana DIP Switch Settings
ʻO nā kūlana o ka mea hoʻohana DIP hoʻololi i ka 2 a i ka 6 e hoʻomalu i ke ʻano hoʻopuka (ka hoʻonā, ka nui o ke kala, ka waihoʻoluʻu a me nā bits i kēlā me kēia kala) i alakaʻi ʻia ma o ka DisplayPort transmitter. Ke ʻike ka polokalamu i nā loli ma kēia mau hoʻololi DIP, holo ia ma kahi kaʻina e like like me kahi plug wela transmitter. ʻAʻole pono ʻoe e nīnau i ka transmitter EDID no ka mea ʻaʻole ia e loli.

Moʻolelo Hoʻoponopono no AN 889: 8K DisplayPort Video Format Conversion Design Example

Papa 5. Moʻolelo Hoʻoponopono no AN 889: 8K DisplayPort Video Format Conversion Design Example

Palapala Palapala	Nā hoʻololi
2019.05.30	Hoʻokuʻu mua.

Huina Intel. Ua mālama ʻia nā kuleana āpau. ʻO Intel, ka Intel logo, a me nā hōʻailona Intel ʻē aʻe he mau hōʻailona o Intel Corporation a i ʻole kāna mau lālā. Mālama ʻo Intel i ka hana o kāna mau huahana FPGA a me semiconductor i nā kikoʻī o kēia manawa e like me ka palapala hōʻoia maʻamau o Intel, akā aia ke kuleana e hoʻololi i nā huahana a me nā lawelawe i kēlā me kēia manawa me ka ʻole o ka hoʻolaha. ʻAʻole ʻo Intel i kuleana a i ʻole kuleana e puka mai ana mai ka noi a i ʻole ka hoʻohana ʻana i kekahi ʻike, huahana, a i ʻole lawelawe i wehewehe ʻia ma ʻaneʻi koe wale nō i ʻae ʻia ma ke kākau ʻana e Intel. Manaʻo ʻia nā mea kūʻai aku Intel e loaʻa i ka mana hou o nā kikoʻī o nā hāmeʻa ma mua o ka hilinaʻi ʻana i kekahi ʻike i paʻi ʻia a ma mua o ke kau ʻana i nā kauoha no nā huahana a i ʻole nā ​​​​lawelawe.
* Hiki ke koi ʻia nā inoa a me nā hōʻailona ʻē aʻe ma ke ʻano he waiwai o nā poʻe ʻē aʻe.

Palapala / Punawai

intel AN 889 8K Hōʻike Hōʻike wikiō Hōʻike Hoʻololi Hoʻolālā Example [pdf] Ke alakaʻi hoʻohana AN 889 8K Hōʻike Hōʻike wikiō Hōʻike Hoʻololi Hoʻolālā Example, AN 889, 8K Hōʻike Hōʻike wikiō Hōʻike Hoʻololi Hoʻolālā Example, Hōʻano Hoʻololi Hoʻolālā Example, Hoʻolālā Hoʻololi Example

Nā kuhikuhi

• Palapala Hoʻohana