intel AN 775 Генерирање на почетни податоци за тајмингот на I/O

AN 775: Генерирање на почетни податоци за тајмингот на влез/излез за Intel FPGA

Можете да генерирате почетни податоци за тајмингот на В/И за Intel FPGA уредите користејќи ги командите на софтверот Intel® Quartus® Prime GUI или Tcl. Почетните податоци за тајмингот на В/И се корисни за рано планирање на пиновите и дизајнирање на ПХБ. Можете да генерирате почетни податоци за тајмингот за следните релевантни временски параметри за да го приспособите буџетот за тајмингот на дизајнот кога ги разгледувате стандардите за влез/излез и поставување на пиновите.

Табела 1. Параметри за тајминг на влез/излез 

Временски параметар	Опис
Време на поставување на влез (tSU) Време на задржување на внесување (tH)	tSU = влезен пин до доцнење на податоците од влезниот регистар + време на микро поставување на влезниот регистар - доцнење на часовникот за влезен пин до влезен регистар tH = - влезен пин до доцнење на податоците од влезниот регистар + време на микро задржување на влезниот регистар + доцнење на часовникот на влезниот регистер
Часовник до доцнење на излезот (tCO)	tCO = + часовник до задоцнување на излезниот регистар + задоцнување на излезниот регистар од часовникот до излезот + излезниот регистар за доцнење на излезниот пин

Интел корпорација. Сите права се задржани. Intel, логото на Intel и другите ознаки на Intel се заштитни знаци на Intel Corporation или нејзините подружници. Интел гарантира извршување на своите FPGA и полупроводнички производи според тековните спецификации во согласност со стандардната гаранција на Интел, но го задржува правото да прави промени на сите производи и услуги во секое време без најава. Интел не превзема никаква одговорност или одговорност што произлегува од апликацијата или употребата на какви било информации, производ или услуга опишани овде, освен како што е изрично договорено во писмена форма од страна на Intel. На клиентите на Intel им се препорачува да ја добијат најновата верзија на спецификациите на уредот пред да се потпрат на какви било објавени информации и пред да направат нарачки за производи или услуги.
*Други имиња и брендови може да се бараат како сопственост на други.

Генерирањето првични информации за тајмингот на В/И ги вклучува следните чекори:

• Чекор 1: Синтетизирајте флип-флоп за целниот Intel FPGA уред на страница 4
• Чекор 2: Дефинирајте ги стандардните места за влез/излезни и пинови на страница 5
• Чекор 3: Наведете ги условите за работа на уредот на страница 6
• Чекор 4: View Време на влез/излез во извештајот за податоци на страница 6

Чекор 1: Синтетизирајте флип-флоп за целниот Intel FPGA уред

Следете ги овие чекори за да ја дефинирате и синтетизирате минималната логика на флип-флоп за да генерирате почетни податоци за тајмингот на В/И:

1. Создадете нов проект во верзијата 19.3 на софтверот Intel Quartus Prime Pro Edition.
2. Кликнете Доделувања ➤ Уред, наведете го вашиот целен уред Семејство и Целен уред. За прampи изберете AGFA014R24 Intel Agilex™ FPGA.
3. Кликнете File ➤ Ново и креирајте блок-дијаграм/шема File.
4. За да додадете компоненти на шемата, кликнете на копчето Symbol Tool.
   
5. Под Име, напишете DFF, а потоа кликнете OK. Кликнете во Block Editor за да го вметнете симболот DFF.
6. Повторете 4 на страница 4 до 5 на страница 5 за да додадете игла за внесување_податоци, игла за внесување часовник и излезна игла за излезни_податоци.
7. За да ги поврзете пиновите со DFF, кликнете на копчето Orthogonal Node Tool, а потоа нацртајте жичани линии помеѓу пинот и симболот DFF.
   
8. За да го синтетизирате DFF, кликнете на Обработка ➤ Старт ➤ Започнете со анализа и синтеза. Synthesis го генерира минималниот дизајн нет-листа потребен за да се добијат податоци за тајмингот на В/И.

Чекор 2: Дефинирајте ги стандардните места за влез/излезни и пинови

Специфичните локации на пиновите и стандардот за влез/излез што ги доделувате на пиновите на уредот влијаат на вредностите на параметрите за тајминг. Следете ги овие чекори за да го доделите стандардот за влез/излез и ограничувањата за локација:

1. Кликнете Assignments ➤ Pin Planner.
2. Доделете локација на пиновите и стандардни ограничувања за влез/излез според вашиот дизајн
   спецификации. Внесете ги Името на јазолот, Насоката, Локацијата и Стандардните вредности на В/И за пиновите во дизајнот во табелата со сите пинови. Алтернативно, повлечете ги имињата на јазлите во пакетот Пински Планер view.

   
3. За да го компајлирате дизајнот, кликнете на Обработка ➤ Започнете со компилација. Компајлерот генерира информации за времето за влез/излез при целосна компилација.

Поврзани информации

• Дефиниција на стандарди за влез/излез
•  Управување со I/O пиновите на уредот

Чекор 3: Наведете ги условите за работа на уредот

Следете ги овие чекори за да ја ажурирате мрежата на тајмингот и да поставите работни услови за анализа на тајмингот по целосната компилација:

1. Кликнете Tools ➤ Time Analyzer.
2. Во окното Task, кликнете двапати на Update Timing Netlist. Нетолистата за тајминг се ажурира со целосни информации за тајмингот на компилацијата што ги опфаќа ограничувањата за пиновите што ги правите.
   
3. Во Постави работни услови, изберете еден од достапните модели на тајминг, како што е Slow vid3 100C Model или Fast vid3 100C Model.

   

Чекор 4: View Време на влез/излез во извештајот за податоци

Генерирајте го Извештајот за лист со податоци во Анализаторот за тајминг до view вредностите на временските параметри.

1. Во Анализаторот за време, кликнете Извештаи ➤ Лист со податоци ➤ Извештај за лист со податоци.
2. Кликнете на ОК.

   
   Извештаите за Setup Times, Hold Times и Clock to Output Times се појавуваат под папката Datasheet Report во панелот Report.

3. Кликнете на секој извештај за да view вредностите на параметарот Rise and Fall.
4. За конзервативен тајминг пристап, наведете ја максималната апсолутна вредност

Example 1. Одредување на параметрите за тајминг на В/И од Извештајот на листот со податоци 

Во следните прampВо извештајот на Setup Times, времето на паѓање е поголемо од времето на пораст, затоа tSU=tfall.

Во следните прampВо извештајот на Hold Times, апсолутната вредност на времето на паѓање е поголема од апсолутната вредност на времето на пораст, затоа tH=tfall.

Во следните прampВо извештајот Clock to Output Times, апсолутната вредност на времето на паѓање е поголема од апсолутната вредност на времето на пораст, затоа tCO=tfall.

Поврзани информации

• Упатство за брзо стартување на анализаторот на тајмингот
• Упатство за корисникот на Intel Quartus Prime Pro Edition: Анализатор на тајминг
• Како да се видео: Вовед во тајминг анализатор

Скриптирано генерирање податоци за тајминг на влез/излез

Можете да користите Tcl скрипта за да генерирате информации за тајмингот на В/И со или без користење на корисничкиот интерфејс на софтверот Intel Quartus Prime. Скриптираниот пристап генерира податоци за параметрите за тајмингот В/И базирани на текст за поддржани стандарди за влез/излез.

Забелешка: Скриптираниот метод е достапен само за Linux* платформи.
Следете ги овие чекори за да генерирате информации за тајмингот на I/O што одразуваат повеќе стандарди за влез/излез за уредите Intel Agilex, Intel Stratix® 10 и Intel Arria® 10:

1. Преземете ја соодветната архива на проектот Intel Quartus Prime file за вашата целна фамилија на уреди:
   • Интел Агилекс уреди- https://www.intel.com/content/dam/www/programmable/us/en/others/literature/an/io_timing_agilex_latest.qar
   • Уреди Intel Stratix 10- https://www.intel.com/content/dam/www/programmable/us/en/others/literature/an/io_timing_stratix10.qar
   • Уреди Intel Arria 10- https://www.intel.com/content/dam/www/programmable/us/en/others/literature/an/io_timing_arria10.qar
2. За да ја вратите архивата на проектот .qar, стартувајте го софтверот Intel Quartus Prime Pro Edition и кликнете Project ➤ Restore Archived Project. Алтернативно, извршете го следниов еквивалент на командната линија без да го стартувате GUI:
   

   quartus_sh --врати file>

   На io_timing__restored директориумот сега ја содржи подпапката qdb и разни files.

3. За да ја извршите скриптата со Intel Quartus Prime Timeming Analyzer, извршете ја следнава команда:
   

   quartus_sta –t .tcl

   Почекајте да се заврши. Извршувањето на скриптата може да бара 8 часа или повеќе бидејќи секоја промена на стандардот I/O или локацијата на пиновите бара прекомпилација на дизајнот.
4. На view вредностите на параметарот за време, отворете го генерираниот текст fileво тајминг_files, со имиња како timing_tsuthtco___.txt.
   timing_tsuthtco_ _ _ .txt.

Поврзани информации

• Скриптирање на командната линија
• ::QUARTUS::STA Tcl пакет

AN 775: Генерирање на иницијални податоци за тајмингот на влез/излез на историја на ревизии на документот

Верзија на документ	Интел Quartus Prime верзија	Промени
2019.12.08	19.3	Ревидиран наслов за да ја одрази содржината. Додадена е поддршка за Intel Stratix 10 и Intel Agilex FPGA. Додадени се броеви на чекори за проток. Додадени дијаграми со параметри за тајмингот. Ажурирани слики од екранот за да ја рефлектираат најновата верзија. Ажурирани врски до сродни документи. Применети најнови конвенции за именување на производи и стил.
2016.10.31	16.1	Прво јавно објавување.

Документи / ресурси

intel AN 775 Генерирање на почетни податоци за тајмингот на I/O [pdf] Упатство за корисникот AN 775 генерира првични податоци за тајмингот на IO, AN 775, генерирање првични податоци за тајмингот на IO, почетни податоци за тајмингот на IO, податоци за тајмингот

Референци

• Упатство за употреба