Intel AN 775 تولید داده های زمانبندی اولیه ورودی/خروجی

AN 775: تولید داده های زمان بندی اولیه ورودی/خروجی برای FPGAهای اینتل

می‌توانید داده‌های زمان‌بندی اولیه ورودی/خروجی را برای دستگاه‌های FPGA اینتل با استفاده از نرم‌افزار Intel® Quartus® Prime یا دستورات Tcl ایجاد کنید. داده های زمان بندی اولیه ورودی/خروجی برای برنامه ریزی اولیه پین ​​و طراحی PCB مفید است. می‌توانید داده‌های زمان‌بندی اولیه را برای پارامترهای زمان‌بندی مرتبط زیر برای تنظیم بودجه زمان‌بندی طراحی هنگام در نظر گرفتن استانداردهای ورودی/خروجی و قرار دادن پین تولید کنید.

جدول 1. پارامترهای زمانبندی ورودی/خروجی 

پارامتر زمان بندی	توضیحات
زمان تنظیم ورودی (tSU) زمان نگهداری ورودی (tH)	tSU = پین ورودی به رجیستر ورودی تاخیر داده + ثبت ورودی میکرو زمان راه اندازی - پین ورودی به ثبت ورودی تاخیر ساعت ثبت tH = - پین ورودی به رجیستر ورودی تأخیر داده + ثبت ورودی میکرو زمان نگهداری + پایه ورودی به تأخیر ساعت ثبت ورودی ورودی
تأخیر ساعت تا خروجی (tCO)	tCO = + پد ساعت برای تأخیر ثبت خروجی + ثبت خروجی تأخیر ساعت به خروجی + ثبت خروجی به تأخیر پین خروجی

شرکت اینتل تمامی حقوق محفوظ است. اینتل، لوگوی اینتل و سایر علائم اینتل علائم تجاری Intel Corporation یا شرکت های تابعه آن هستند. اینتل عملکرد FPGA و محصولات نیمه هادی خود را با مشخصات فعلی مطابق با ضمانت استاندارد اینتل تضمین می کند، اما این حق را برای خود محفوظ می دارد که در هر زمان و بدون اطلاع قبلی، هر محصول و خدماتی را تغییر دهد. اینتل هیچ مسئولیت یا مسئولیتی را که ناشی از کاربرد یا استفاده از هر گونه اطلاعات، محصول یا خدماتی است که در اینجا توضیح داده شده است، بر عهده نمی گیرد، مگر اینکه صراحتاً به صورت کتبی توسط اینتل موافقت شده باشد. به مشتریان اینتل توصیه می شود قبل از تکیه بر اطلاعات منتشر شده و قبل از سفارش محصولات یا خدمات، آخرین نسخه مشخصات دستگاه را دریافت کنند.
*اسامی و برندهای دیگر ممکن است به عنوان دارایی دیگران ادعا شود.

تولید اطلاعات اولیه زمان‌بندی ورودی/خروجی شامل مراحل زیر است:

• مرحله 1: ترکیب یک فلیپ فلاپ برای دستگاه FPGA هدف اینتل در صفحه 4
• مرحله 2: در صفحه 5 مکان های استاندارد ورودی/خروجی و پین را تعریف کنید
• مرحله 3: شرایط عملکرد دستگاه را در صفحه 6 مشخص کنید
• مرحله 4: View زمان‌بندی ورودی/خروجی در گزارش صفحه داده در صفحه 6

مرحله 1: یک فلیپ فلاپ را برای دستگاه FPGA هدف اینتل ترکیب کنید

این مراحل را برای تعریف و سنتز حداقل منطق فلیپ فلاپ برای تولید داده‌های زمان‌بندی اولیه ورودی/خروجی دنبال کنید:

1. یک پروژه جدید در نرم افزار Intel Quartus Prime Pro Edition نسخه 19.3 ایجاد کنید.
2. روی Assignments ➤ Device کلیک کنید، خانواده دستگاه مورد نظر خود و یک دستگاه هدف را مشخص کنید. برای مثالampAGFA014R24 Intel Agilex™ FPGA را انتخاب کنید.
3. کلیک کنید File ➤ جدید و ایجاد یک بلوک دیاگرام/شماتیک File.
4. برای افزودن اجزا به شماتیک، روی دکمه Symbol Tool کلیک کنید.
   
5. در قسمت Name، DFF را تایپ کرده و روی OK کلیک کنید. روی Block Editor کلیک کنید تا نماد DFF را وارد کنید.
6. 4 را در صفحه 4 تا 5 در صفحه 5 تکرار کنید تا پین ورودی_داده، پین ورودی ساعت، و پین خروجی داده_خروجی اضافه کنید.
7. برای اتصال پین ها به DFF، روی دکمه Orthogonal Node Tool کلیک کنید و سپس خطوط سیم بین پین و نماد DFF بکشید.
   
8. برای سنتز DFF، روی Processing ➤ Start ➤ Start Analysis & Synthesis کلیک کنید. Synthesis حداقل لیست شبکه طراحی مورد نیاز برای به دست آوردن داده های زمان بندی ورودی/خروجی را تولید می کند.

مرحله 2: محل های استاندارد ورودی/خروجی و پین را تعریف کنید

مکان‌های پین خاص و استاندارد ورودی/خروجی که به پین‌های دستگاه اختصاص می‌دهید بر مقادیر پارامتر زمان‌بندی تأثیر می‌گذارد. برای تخصیص استاندارد ورودی/خروجی پین و محدودیت‌های مکان، این مراحل را دنبال کنید:

1. روی Assignments ➤ Pin Planner کلیک کنید.
2. محل پین و محدودیت های استاندارد ورودی/خروجی را با توجه به طراحی خود اختصاص دهید
   مشخصات فنی. مقادیر Node Name، Direction، Location و I/O Standard را برای پین های طراحی در صفحه گسترده All Pins وارد کنید. از طرف دیگر، نام گره ها را به بسته Pin Planner بکشید view.

   
3. برای کامپایل طرح، روی Processing ➤ Start Compilation کلیک کنید. کامپایلر اطلاعات زمان بندی ورودی/خروجی را در طول کامپایل کامل تولید می کند.

اطلاعات مرتبط

• تعریف استانداردهای I/O
•  مدیریت پین های ورودی/خروجی دستگاه

مرحله 3: شرایط عملکرد دستگاه را مشخص کنید

برای به‌روزرسانی فهرست شبکه زمان‌بندی و تنظیم شرایط عملیاتی برای تجزیه و تحلیل زمان‌بندی پس از جمع‌آوری کامل، این مراحل را دنبال کنید:

1. روی Tools ➤ Timing Analyzer کلیک کنید.
2. در قسمت Task، روی Update Timing Netlist دوبار کلیک کنید. فهرست شبکه زمان‌بندی با اطلاعات زمان‌بندی کامل به‌روزرسانی می‌شود که محدودیت‌های پین را که ایجاد می‌کنید را به حساب می‌آورد.
   
3. در قسمت تنظیم شرایط عملیاتی، یکی از مدل‌های زمان‌بندی موجود، مانند مدل Slow vid3 100C یا Fast vid3 100C Model را انتخاب کنید.

   

مرحله 4: View زمان بندی I/O در گزارش دیتاشیت

گزارش دیتاشیت را در تحلیلگر زمان ایجاد کنید view مقادیر پارامتر زمان بندی

1. در تجزیه و تحلیل زمان، روی گزارش ها ➤ برگه داده ➤ برگه گزارش گزارش کلیک کنید.
2. روی OK کلیک کنید.

   
   گزارش‌های Setup Times، Hold Times و Clock to Output Times در زیر پوشه Datasheet Report در قسمت Report ظاهر می‌شوند.

3. روی هر گزارش کلیک کنید view مقادیر پارامتر Rise و Fall.
4. برای یک رویکرد زمان بندی محافظه کارانه، حداکثر مقدار مطلق را مشخص کنید

Example 1. تعیین پارامترهای زمانبندی ورودی/خروجی از گزارش برگه داده 

در مثال زیرampدر گزارش Setup Times، زمان سقوط بیشتر از زمان افزایش است، بنابراین tSU=tfall.

در مثال زیرampطبق گزارش Le Hold Times، قدر مطلق زمان سقوط از قدر مطلق زمان افزایش بیشتر است، بنابراین tH=tfall.

در مثال زیرampدر گزارش Clock to Output Times، قدر مطلق زمان سقوط بیشتر از مقدار مطلق زمان افزایش است، بنابراین tCO=tfall.

اطلاعات مرتبط

• آموزش شروع سریع آنالایزر زمان
• راهنمای کاربر Intel Quartus Prime Pro Edition: تحلیلگر زمان
• نحوه فیلمبرداری: مقدمه ای بر تحلیلگر زمان

تولید داده های زمان بندی I/O اسکریپت شده

می‌توانید از یک اسکریپت Tcl برای تولید اطلاعات زمان‌بندی ورودی/خروجی با یا بدون استفاده از رابط کاربری نرم‌افزار Intel Quartus Prime استفاده کنید. رویکرد اسکریپتی داده‌های پارامتر زمان‌بندی I/O مبتنی بر متن را برای استانداردهای I/O پشتیبانی شده تولید می‌کند.

توجه داشته باشید: روش اسکریپت فقط برای پلتفرم های لینوکس* موجود است.
برای تولید اطلاعات زمان‌بندی ورودی/خروجی که منعکس‌کننده استانداردهای چندگانه ورودی/خروجی برای دستگاه‌های Intel Agilex، Intel Stratix® 10 و Intel Arria® 10 است، این مراحل را دنبال کنید:

1. آرشیو پروژه Intel Quartus Prime مناسب را دانلود کنید file برای خانواده دستگاه مورد نظر شما:
   • دستگاه های Intel Agilex— https://www.intel.com/content/dam/www/programmable/us/en/others/literature/an/io_timing_agilex_latest.qar
   • دستگاه های Intel Stratix 10— https://www.intel.com/content/dam/www/programmable/us/en/others/literature/an/io_timing_stratix10.qar
   • دستگاه های Intel Arria 10— https://www.intel.com/content/dam/www/programmable/us/en/others/literature/an/io_timing_arria10.qar
2. برای بازیابی آرشیو پروژه qar، نرم افزار Intel Quartus Prime Pro Edition را راه اندازی کنید و روی Project ➤ Restore Archived Project کلیک کنید. متناوباً، معادل خط فرمان زیر را بدون راه‌اندازی رابط کاربری گرافیکی اجرا کنید:
   

   quartus_sh --بازگرداندن file>

   را io_timing__بازیابی شد دایرکتوری اکنون حاوی زیرپوشه qdb و انواع مختلف است files.

3. برای اجرای اسکریپت با Intel Quartus Prime Timeming Analyzer، دستور زیر را اجرا کنید:
   

   quartus_sta –t tcl

   منتظر تکمیل باشید اجرای اسکریپت ممکن است به 8 ساعت یا بیشتر نیاز داشته باشد زیرا هر تغییر در استاندارد I/O یا محل پین نیاز به کامپایل مجدد طراحی دارد.
4. به view مقادیر پارامتر زمان، متن تولید شده را باز کنید fileدر زمان سنجی_files, با نام هایی مانند timeing_tsuthtco___.txt.
   timing_tsuthtco_ _ _ txt.

اطلاعات مرتبط

• اسکریپت خط فرمان
• ::QUARTUS::بسته Tcl STA

AN 775: ایجاد تاریخچه بازنگری سند زمان‌بندی اولیه ورودی/خروجی

نسخه سند	اینتل Quartus نسخه پرایم	تغییرات
2019.12.08	19.3	عنوان اصلاح شده برای انعکاس محتوا. پشتیبانی از Intel Stratix 10 و Intel Agilex FPGA اضافه شده است. اعداد مرحله به جریان اضافه شد. نمودارهای پارامتر زمان بندی اضافه شده است. اسکرین شات ها به روز شده تا آخرین نسخه را منعکس کنند. پیوندهای به روز شده به اسناد مرتبط آخرین نامگذاری محصول و قراردادهای سبک را اعمال کرد.
2016.10.31	16.1	اولین انتشار عمومی

اسناد / منابع

Intel AN 775 تولید داده های زمانبندی اولیه ورودی/خروجی [pdfراهنمای کاربر AN 775 تولید داده‌های زمان‌بندی اولیه IO، AN 775، تولید داده‌های زمان‌بندی اولیه IO، داده‌های زمان‌بندی اولیه IO، داده‌های زمان‌بندی

مراجع

• راهنمای کاربر