Intel AN 775 gerando dados iniciais de tempo de E/S

AN 775: Gerando dados iniciais de tempo de E/S para FPGAs Intel

Você pode gerar dados de tempo de E/S iniciais para dispositivos Intel FPGA usando a GUI do software Intel® Quartus® Prime ou comandos Tcl. Os dados iniciais de tempo de E/S são úteis para o planejamento inicial de pinos e projeto de PCB. Você pode gerar dados de temporização iniciais para os seguintes parâmetros de temporização relevantes para ajustar o orçamento de temporização do projeto ao considerar os padrões de E/S e o posicionamento dos pinos.

Tabela 1. Parâmetros de temporização de E/S 

Parâmetro de tempo	Descrição
Tempo de configuração de entrada (tSU) Tempo de espera de entrada (tH)	tSU = pino de entrada para atraso de dados do registro de entrada + tempo de micro configuração do registro de entrada - pino de entrada para atraso do relógio do registro de entrada tH = - pino de entrada para atraso de dados do registro de entrada + tempo de micro espera do registro de entrada + pino de entrada para atraso do relógio do registro de entrada
Relógio para atraso de saída (tCO)	tCO = + clock pad para atraso do registro de saída + registro de saída atraso do clock para saída + registro de saída para atraso do pino de saída

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*Outros nomes e marcas podem ser reivindicados como propriedade de terceiros.

A geração de informações iniciais de tempo de E/S inclui as seguintes etapas:

• Etapa 1: Sintetizar um flip-flop para o dispositivo Intel FPGA de destino na página 4
• Etapa 2: Definir o padrão de E/S e as localizações dos pinos na página 5
• Etapa 3: Especifique as condições operacionais do dispositivo na página 6
• Etapa 4: View Tempo de E/S no relatório de folha de dados na página 6

Etapa 1: sintetizar um flip-flop para o dispositivo Intel FPGA alvo

Siga estas etapas para definir e sintetizar a lógica mínima do flip-flop para gerar dados iniciais de temporização de E/S:

1. Crie um novo projeto no software Intel Quartus Prime Pro Edition versão 19.3.
2. Clique em Atribuições ➤ Dispositivo, especifique a família do dispositivo de destino e um dispositivo de destino. Para examparquivo, selecione o FPGA AGFA014R24 Intel Agilex™.
3. Clique File ➤ Novo e crie um diagrama de blocos/esquemático File.
4. Para adicionar componentes ao esquema, clique no botão Ferramenta Símbolo.
   
5. Em Nome, digite DFF e clique em OK. Clique no Block Editor para inserir o símbolo DFF.
6. Repita 4 na página 4 a 5 na página 5 para adicionar um pino de entrada Input_data, um pino de entrada Clock e um pino de saída Output_data.
7. Para conectar os pinos ao DFF, clique no botão Ferramenta Nó Ortogonal e desenhe linhas de arame entre o pino e o símbolo DFF.
   
8. Para sintetizar o DFF, clique em Processing ➤ Start ➤ Start Analysis & Synthesis. O Synthesis gera a netlist de design mínima necessária para obter dados de temporização de E/S.

Etapa 2: Definir o padrão de E/S e as localizações dos pinos

As localizações específicas dos pinos e o padrão de E/S que você atribui aos pinos do dispositivo impactam os valores dos parâmetros de temporização. Siga estas etapas para atribuir o padrão de E/S do pino e as restrições de localização:

1. Clique em Atribuições ➤ Pin Planner.
2. Atribua localização de pinos e restrições padrão de E/S de acordo com seu projeto
   especificações. Insira os valores de Nome do nó, Direção, Localização e Padrão de E/S para os pinos no projeto na planilha Todos os pinos. Como alternativa, arraste os nomes dos nós para o pacote Pin Planner view.

   
3. Para compilar o design, clique em Processing ➤ Start Compilation. O compilador gera informações de tempo de E/S durante a compilação completa.

Informações relacionadas

• Definição de padrões de E/S
•  Gerenciando pinos de E/S do dispositivo

Etapa 3: Especifique as condições operacionais do dispositivo

Siga estas etapas para atualizar a netlist de temporização e definir as condições operacionais para análise de temporização após a compilação completa:

1. Clique em Ferramentas ➤ Analisador de Tempo.
2. No painel de tarefas, clique duas vezes em Atualizar Netlist de tempo. A netlist de temporização é atualizada com informações completas de tempo de compilação que levam em conta as restrições de pinos que você faz.
   
3. Em Definir condições de operação, selecione um dos modelos de temporização disponíveis, como Modelo Slow vid3 100C ou Modelo Fast vid3 100C.

   

Etapa 4: View Tempo de E/S no relatório de planilha de dados

Gere o relatório de folha de dados no analisador de tempo para view os valores dos parâmetros de temporização.

1. No Timing Analyzer, clique em Relatórios ➤ Folha de dados ➤ Folha de dados do relatório.
2. Clique em OK.

   
   Os relatórios Tempos de configuração, Tempos de espera e Tempos de saída de relógio aparecem na pasta Relatório de folha de dados no painel Relatório.

3. Clique em cada relatório para view os valores dos parâmetros Rise e Fall.
4. Para uma abordagem de temporização conservadora, especifique o valor absoluto máximo

Examparquivo 1. Determinando Parâmetros de Tempo de E/S a partir do Relatório de Folha de Dados 

No exemplo a seguirampNo relatório Tempos de Configuração, o tempo de queda é maior que o tempo de subida, portanto tSU=tqueda.

No exemplo a seguirampNo relatório Hold Times, o valor absoluto do tempo de queda é maior que o valor absoluto do tempo de subida, portanto tH=tfall.

No exemplo a seguirampNo relatório Clock to Output Times, o valor absoluto do tempo de queda é maior que o valor absoluto do tempo de subida, portanto tCO=tfall.

Informações relacionadas

• Tutorial de início rápido do Timing Analyzer
• Guia do usuário do Intel Quartus Prime Pro Edition: analisador de tempo
• Vídeo de instruções: introdução ao analisador de tempo

Geração de dados de tempo de E/S com script

Você pode usar um script Tcl para gerar informações de tempo de E/S com ou sem usar a interface de usuário do software Intel Quartus Prime. A abordagem com script gera dados de parâmetros de temporização de E/S baseados em texto para padrões de E/S suportados.

Observação: o método com script está disponível apenas para plataformas Linux*.
Siga estas etapas para gerar informações de tempo de E/S refletindo vários padrões de E/S para dispositivos Intel Agilex, Intel Stratix® 10 e Intel Arria® 10:

1. Baixe o arquivo apropriado do projeto Intel Quartus Prime file para sua família de dispositivos de destino:
   • Dispositivos Intel Agilex— https://www.intel.com/content/dam/www/programmable/us/en/others/literature/an/io_timing_agilex_latest.qar
   • Dispositivos Intel Stratix 10— https://www.intel.com/content/dam/www/programmable/us/en/others/literature/an/io_timing_stratix10.qar
   • Dispositivos Intel Arria 10— https://www.intel.com/content/dam/www/programmable/us/en/others/literature/an/io_timing_arria10.qar
2. Para restaurar o arquivo do projeto .qar, inicie o software Intel Quartus Prime Pro Edition e clique em Projeto ➤ Restaurar projeto arquivado. Como alternativa, execute o seguinte equivalente de linha de comando sem iniciar a GUI:
   

   quartus_sh --restore file>

   O io_timing__restored diretório agora contém a subpasta qdb e vários files.

3. Para executar o script com o Intel Quartus Prime Timing Analyzer, execute o seguinte comando:
   

   quartus_sta –t .tcl

   Aguarde a conclusão. A execução do script pode exigir 8 horas ou mais porque cada alteração no padrão de E/S ou na localização do pino requer recompilação do design.
4. Para view os valores dos parâmetros de tempo, abra o texto gerado fileestá em tempo_files, com nomes como timing_tsuthtco___.txt.
   timing_tsuthtco_ _ _ .TXT.

Informações relacionadas

• Script de linha de comando
• ::QUARTUS::Pacote STA Tcl

AN 775: Gerando Histórico de Revisão de Documento de Dados de Tempo de E/S Inicial

Versão do documento	Versão Intel Quartus Prime	Mudanças
2019.12.08	19.3	Título revisado para refletir o conteúdo. Adicionado suporte para FPGAs Intel Stratix 10 e Intel Agilex. Adicionados números de etapas ao fluxo. Adicionados diagramas de parâmetros de tempo. Capturas de tela atualizadas para refletir a versão mais recente. Links atualizados para documentos relacionados. Aplicadas as convenções de estilo e nomenclatura de produtos mais recentes.
2016.10.31	16.1	Primeiro lançamento público.

Documentos / Recursos

Intel AN 775 gerando dados iniciais de tempo de E/S [pdf] Guia do Usuário AN 775 Gerando dados iniciais de temporização de IO, AN 775, Gerando dados iniciais de temporização de IO, Dados iniciais de temporização de IO, Dados de temporização

Referências

• Manual do usuário