intel AN 775 generació de dades de temporització d'E/S inicials

AN 775: generació de dades de temporització d'E/S inicials per a FPGA Intel

Podeu generar dades de temporització d'E/S inicials per a dispositius Intel FPGA mitjançant la GUI del programari Intel® Quartus® Prime o les ordres Tcl. Les dades de temporització d'E/S inicials són útils per a la planificació primerenca de pins i el disseny de PCB. Podeu generar dades de sincronització inicials per als paràmetres de sincronització rellevants següents per ajustar el pressupost de sincronització del disseny quan considereu els estàndards d'E/S i la col·locació de pins.

Taula 1. Paràmetres de temporització d'E/S 

Paràmetre de temporització	Descripció
Temps de configuració d'entrada (tSU) Temps de retenció d'entrada (tH)	tSU = retard del pin d'entrada al registre d'entrada + temps de configuració del micro registre d'entrada - retard del pin d'entrada al registre d'entrada del rellotge tH = - retard del pin d'entrada al registre d'entrada + temps de retenció del micro registre d'entrada + retard del pin d'entrada al rellotge del registre d'entrada
Rellotge a retard de sortida (tCO)	tCO = + retard del registre de sortida del coixinet del rellotge + retard del registre de la sortida del rellotge a la sortida + retard del registre de sortida del pin de sortida

Intel Corporation. Tots els drets reservats. Intel, el logotip d'Intel i altres marques d'Intel són marques comercials d'Intel Corporation o de les seves filials. Intel garanteix el rendiment dels seus productes FPGA i semiconductors amb les especificacions actuals d'acord amb la garantia estàndard d'Intel, però es reserva el dret de fer canvis a qualsevol producte i servei en qualsevol moment sense previ avís. Intel no assumeix cap responsabilitat derivada de l'aplicació o l'ús de qualsevol informació, producte o servei descrit aquí, tret que Intel ho acordi expressament per escrit. Es recomana als clients d'Intel que obtinguin la darrera versió de les especificacions del dispositiu abans de confiar en qualsevol informació publicada i abans de fer comandes de productes o serveis.
* Altres noms i marques es poden reclamar com a propietat d'altres.

La generació d'informació de temporització d'E/S inicial inclou els passos següents:

• Pas 1: sintetitzar un flip-flop per al dispositiu FPGA Intel Target a la pàgina 4
• Pas 2: definiu les ubicacions de pins i estàndard d'E/S a la pàgina 5
• Pas 3: especifiqueu les condicions de funcionament del dispositiu a la pàgina 6
• Pas 4: View Temporització d'E/S a l'informe del full de dades a la pàgina 6

Pas 1: Sintetitzeu un flip-flop per al dispositiu FPGA Intel Target

Seguiu aquests passos per definir i sintetitzar la lògica de flip-flop mínima per generar dades de temporització d'E/S inicials:

1. Creeu un projecte nou amb la versió 19.3 del programari Intel Quartus Prime Pro Edition.
2. Feu clic a Tasques ➤ Dispositiu, especifiqueu la vostra família de dispositius de destinació i un dispositiu de destinació. Per example, seleccioneu AGFA014R24 Intel Agilex™ FPGA.
3. Feu clic File ➤ Nou i creeu un diagrama de blocs/esquema File.
4. Per afegir components a l'esquema, feu clic al botó Eina de símbols.
   
5. A Nom, escriviu DFF i feu clic a D'acord. Feu clic a l'Editor de blocs per inserir el símbol DFF.
6. Repetiu el punt 4 de la pàgina 4 al 5 de la pàgina 5 per afegir un pin d'entrada Input_data, un pin d'entrada del rellotge i un pin de sortida Output_data.
7. Per connectar els pins al DFF, feu clic al botó Eina del node ortogonal i, a continuació, dibuixeu línies de cable entre el pin i el símbol DFF.
   
8. Per sintetitzar el DFF, feu clic a Processament ➤ Inici ➤ Inicia anàlisi i síntesi. Synthesis genera la llista de xarxes de disseny mínima necessària per obtenir dades de temporització d'E/S.

Pas 2: definiu les ubicacions de pins i estàndard d'E/S

Les ubicacions específiques dels pins i l'estàndard d'E/S que assigneu als pins del dispositiu afecten els valors dels paràmetres de temporització. Seguiu aquests passos per assignar l'estàndard d'E/S del pin i les restriccions d'ubicació:

1. Feu clic a Tasques ➤ Planificador de fixació.
2. Assigna la ubicació del pin i les restriccions estàndard d'E/S segons el teu disseny
   especificacions. Introduïu el nom del node, la direcció, la ubicació i els valors estàndard d'E/S per als pins del disseny al full de càlcul Tots els pins. Alternativament, arrossegueu els noms dels nodes al paquet Pin Planner view.

   
3. Per compilar el disseny, feu clic a Processament ➤ Inicia la compilació. El compilador genera informació de temps d'E/S durant la compilació completa.

Informació relacionada

• Definició d'estàndards d'E/S
•  Gestió de pins d'E/S del dispositiu

Pas 3: especifiqueu les condicions de funcionament del dispositiu

Seguiu aquests passos per actualitzar la llista de temps i establir les condicions de funcionament per a l'anàlisi del temps després de la compilació completa:

1. Feu clic a Eines ➤ Analitzador de temps.
2. Al panell de tasques, feu doble clic a Actualitza la llista de xarxes de temps. La llista de cronometratge s'actualitza amb la informació completa del temps de compilació que té en compte les restriccions de pin que feu.
   
3. A Establir condicions de funcionament, seleccioneu un dels models de cronometratge disponibles, com ara el model Slow vid3 100C o el model Fast vid3 100C.

   

Pas 4: View Temporització d'E/S a l'informe del full de dades

Genereu l'informe de full de dades a l'analitzador de temps view els valors dels paràmetres de temps.

1. A l'Analitzador de temps, feu clic a Informes ➤ Full de dades ➤ Full de dades d'informes.
2. Feu clic a D'acord.

   
   Els informes Temps de configuració, Temps de retenció i Rellotge a temps de sortida apareixen a la carpeta Informe del full de dades al panell Informe.

3. Feu clic a cada informe view els valors dels paràmetres de pujada i caiguda.
4. Per a un enfocament de temps conservador, especifiqueu el valor absolut màxim

Example 1. Determinació dels paràmetres de temporització d'E/S a partir de l'informe del full de dades 

En el següent exampl'informe Temps de configuració, el temps de caiguda és més gran que el temps de pujada, per tant tSU=caiguda.

En el següent exampl'informe Hold Times, el valor absolut del temps de caiguda és més gran que el valor absolut del temps de pujada, per tant, tH=caiguda.

En el següent exampl'informe Clock to Output Times, el valor absolut del temps de caiguda és més gran que el valor absolut del temps de pujada, per tant tCO=caiguda.

Informació relacionada

• Tutoria d'inici ràpid de l'analitzador de temps
• Guia d'usuari d'Intel Quartus Prime Pro Edition: Analitzador de temps
• Com fer un vídeo: Introducció a l'analitzador de temps

Generació de dades de temporització d'E/S amb script

Podeu utilitzar un script Tcl per generar informació de temps d'E/S amb o sense utilitzar la interfície d'usuari del programari Intel Quartus Prime. L'enfocament amb guió genera dades de paràmetres de temporització d'E/S basades en text per als estàndards d'E/S compatibles.

Nota: El mètode amb script només està disponible per a plataformes Linux*.
Seguiu aquests passos per generar informació de temporització d'E/S que reflecteixi diversos estàndards d'E/S per a dispositius Intel Agilex, Intel Stratix® 10 i Intel Arria® 10:

1. Baixeu l'arxiu del projecte Intel Quartus Prime adequat file per a la vostra família de dispositius objectiu:
   • Dispositius Intel Agilex: https://www.intel.com/content/dam/www/programmable/us/en/others/literature/an/io_timing_agilex_latest.qar
   • Dispositius Intel Stratix 10: https://www.intel.com/content/dam/www/programmable/us/en/others/literature/an/io_timing_stratix10.qar
   • Dispositius Intel Arria 10— https://www.intel.com/content/dam/www/programmable/us/en/others/literature/an/io_timing_arria10.qar
2. Per restaurar l'arxiu del projecte .qar, inicieu el programari Intel Quartus Prime Pro Edition i feu clic a Projecte ➤ Restaura el projecte arxivat. De manera alternativa, executeu l'equivalent de línia d'ordres següent sense iniciar la GUI:
   

   quartus_sh --restaurar file>

   El io_timing__restaurat El directori ara conté la subcarpeta qdb i diverses files.

3. Per executar l'script amb l'Intel Quartus Prime Timing Analyzer, executeu l'ordre següent:
   

   quartus_sta –t .tcl

   Espereu que finalitzi. L'execució de l'script pot requerir 8 hores o més perquè cada canvi a l'estàndard d'E/S o la ubicació del pin requereix la recompilació del disseny.
4. A view els valors del paràmetre de temporització, obriu el text generat files en timing_files, amb noms com timing_tsuthtco___.txt.
   timing_tsuthtco_ _ _ .txt.

Informació relacionada

• Escriptura de la línia d'ordres
• ::QUARTUS::Paquet STA Tcl

AN 775: generació d'historial de revisions de documents de dades de temporització d'E/S inicials

Versió del document	Versió Intel Quartus Prime	Canvis
2019.12.08	19.3	Títol revisat per reflectir el contingut. S'ha afegit suport per a FPGA Intel Stratix 10 i Intel Agilex. S'han afegit números de pas al flux. S'han afegit diagrames de paràmetres de temps. Captures de pantalla actualitzades per reflectir la darrera versió. Enllaços actualitzats a documents relacionats. S'han aplicat les últimes convencions de denominació i estil de producte.
2016.10.31	16.1	Primer llançament públic.

Documents/Recursos

intel AN 775 generació de dades de temporització d'E/S inicials [pdfGuia de l'usuari AN 775 Generació de dades de temporització d'IO inicials, AN 775, generació de dades de temporització d'IO inicials, dades de temporització d'IO inicials, dades de temporització

Referències

• Manual d'usuari