Intel AN 775 Generieren von anfänglichen E/A-Timing-Daten

AN 775: Generieren von anfänglichen I/O-Timing-Daten für Intel FPGAs

Sie können anfängliche I/O-Timing-Daten für Intel FPGA-Geräte mit der GUI der Intel® Quartus® Prime-Software oder Tcl-Befehlen generieren. Anfängliche I/O-Timing-Daten sind nützlich für die frühe Pin-Planung und das PCB-Design. Sie können anfängliche Timing-Daten für die folgenden relevanten Timing-Parameter generieren, um das Design-Timing-Budget anzupassen, wenn Sie I/O-Standards und Pin-Platzierung berücksichtigen.

Tabelle 1. E/A-Timing-Parameter 

Timing-Parameter	Beschreibung
Eingangs-Setup-Zeit (tSU) Eingangshaltezeit (tH)	tSU = Eingangsstift-zu-Eingangsregister-Datenverzögerung + Eingangsregister-Mikroeinrichtungszeit – Eingangsstift-zu-Eingangsregister-Taktverzögerung tH = - Datenverzögerung von Eingangsstift zu Eingangsregister + Mikrohaltezeit von Eingangsregister + Taktverzögerung von Eingangsstift zu Eingangsregister
Takt-zu-Ausgangsverzögerung (tCO)	tCO = + Taktpad-zu-Ausgangsregister-Verzögerung + Ausgangsregister-Takt-zu-Ausgangs-Verzögerung + Ausgangsregister-zu-Ausgangsstift-Verzögerung

Intel Corporation. Alle Rechte vorbehalten. Intel, das Intel-Logo und andere Intel-Marken sind Marken der Intel Corporation oder ihrer Tochtergesellschaften. Intel garantiert die Leistung seiner FPGA- und Halbleiterprodukte gemäß den aktuellen Spezifikationen gemäß Intels Standardgewährleistung, behält sich jedoch das Recht vor, jederzeit ohne Vorankündigung Änderungen an Produkten und Diensten vorzunehmen. Intel übernimmt keine Verantwortung oder Haftung, die sich aus der Anwendung oder Verwendung von hierin beschriebenen Informationen, Produkten oder Diensten ergeben, es sei denn, Intel hat ausdrücklich schriftlich zugestimmt. Intel-Kunden wird empfohlen, die neueste Version der Gerätespezifikationen zu beschaffen, bevor sie sich auf veröffentlichte Informationen verlassen und bevor sie Produkte oder Dienstleistungen bestellen.
*Andere Namen und Marken können Eigentum Dritter sein.

Das Generieren von anfänglichen E/A-Timing-Informationen umfasst die folgenden Schritte:

• Schritt 1: Synthetisieren eines Flipflops für das Intel FPGA-Zielgerät auf Seite 4
• Schritt 2: E/A-Standard und Pin-Positionen definieren auf Seite 5
• Schritt 3: Festlegen der Betriebsbedingungen des Geräts auf Seite 6
• Schritt 4: View E/A-Timing im Datenblattbericht auf Seite 6

Schritt 1: Synthetisieren Sie ein Flip-Flop für das Intel FPGA-Zielgerät

Befolgen Sie diese Schritte, um die minimale Flip-Flop-Logik zu definieren und zu synthetisieren, um anfängliche E/A-Timing-Daten zu generieren:

1. Erstellen Sie ein neues Projekt in der Intel Quartus Prime Pro Edition-Softwareversion 19.3.
2. Klicken Sie auf Zuweisungen ➤ Gerät, geben Sie Ihre Zielgerätefamilie und ein Zielgerät an. Zum BspampWählen Sie in der Datei AGFA014R24 Intel Agilex™ FPGA aus.
3. Klicken File ➤ Neu und erstellen Sie ein Blockdiagramm/Schaltplan File.
4. Um Komponenten zum Schaltplan hinzuzufügen, klicken Sie auf die Symbol-Tool-Schaltfläche.
   
5. Geben Sie unter Name DFF ein, und klicken Sie dann auf OK. Klicken Sie in den Blockeditor, um das DFF-Symbol einzufügen.
6. Wiederholen Sie 4 auf Seite 4 bis 5 auf Seite 5, um einen Eingangspin Input_data, einen Eingangspin Clock und einen Ausgangspin Output_data hinzuzufügen.
7. Um die Pins mit dem DFF zu verbinden, klicken Sie auf die Schaltfläche Orthogonal Node Tool und ziehen Sie dann Drahtlinien zwischen dem Pin und dem DFF-Symbol.
   
8. Um das DFF zu synthetisieren, klicken Sie auf Processing ➤ Start ➤ Start Analysis & Synthesis. Die Synthese erzeugt die minimale Entwurfsnetzliste, die erforderlich ist, um I/O-Timing-Daten zu erhalten.

Schritt 2: E/A-Standard und Pin-Positionen definieren

Die spezifischen Pin-Positionen und der E/A-Standard, die Sie den Geräte-Pins zuweisen, wirken sich auf die Timing-Parameterwerte aus. Befolgen Sie diese Schritte, um den Pin-E/A-Standard und Standortbeschränkungen zuzuweisen:

1. Klicken Sie auf Zuweisungen ➤ Pin-Planer.
2. Weisen Sie Pin-Position und E/A-Standardeinschränkungen gemäß Ihrem Design zu
   Spezifikationen. Geben Sie den Knotennamen, die Richtung, die Position und die E/A-Standardwerte für die Pins im Design in die Tabelle „Alle Pins“ ein. Alternativ können Sie Knotennamen in das Pin-Planner-Paket ziehen view.

   
3. Um das Design zu kompilieren, klicken Sie auf Processing ➤ Compilation starten. Der Compiler generiert E/A-Timing-Informationen während der vollständigen Kompilierung.

Zugehörige Informationen

• I/O-Standarddefinition
•  Geräte-E/A-Pins verwalten

Schritt 3: Geben Sie die Betriebsbedingungen des Geräts an

Befolgen Sie diese Schritte, um die Timing-Netzliste zu aktualisieren und die Betriebsbedingungen für die Timing-Analyse nach der vollständigen Kompilierung festzulegen:

1. Klicken Sie auf Tools ➤ Timing Analyzer.
2. Doppelklicken Sie im Aufgabenbereich auf Update Timing Netlist. Die Timing-Netzliste wird mit vollständigen Timing-Informationen für die Kompilierung aktualisiert, die die von Ihnen vorgenommenen Pin-Einschränkungen berücksichtigen.
   
3. Wählen Sie unter Betriebsbedingungen festlegen eines der verfügbaren Timing-Modelle aus, z. B. langsames vid3 100C-Modell oder schnelles vid3 100C-Modell.

   

Schritt 4: View E/A-Timing im Datenblattbericht

Generieren Sie den Datenblattbericht im Timing Analyzer view die Timing-Parameterwerte.

1. Klicken Sie im Timing Analyzer auf Berichte ➤ Datenblatt ➤ Berichtsdatenblatt.
2. Klicken Sie auf „OK“.

   
   Die Berichte Setup Times, Hold Times und Clock to Output Times werden im Berichtsbereich unter dem Ordner Datasheet Report angezeigt.

3. Klicken Sie auf jeden Bericht, um view die Rise- und Fall-Parameterwerte.
4. Geben Sie für einen konservativen Timing-Ansatz den maximalen absoluten Wert an

Example 1. Bestimmen von I/O-Timing-Parametern aus dem Datenblattbericht 

Im folgenden Beispielample Setup Times-Bericht ist die Abfallzeit größer als die Anstiegszeit, daher tSU=tfall.

Im folgenden Beispielample Haltezeiten ist der Absolutwert der Abfallzeit größer als der Absolutwert der Anstiegszeit, daher tH=tfall.

Im folgenden Beispielample Clock to Output Times report, der Absolutwert der Abfallzeit ist größer als der Absolutwert der Anstiegszeit, daher tCO=tfall.

Zugehörige Informationen

• Timing-Analysator-Schnellstart-Tutorial
• Intel Quartus Prime Pro Edition-Benutzerhandbuch: Timing-Analysator
• Anleitungsvideo: Einführung in Timing Analyzer

Skriptgesteuerte I/O-Timing-Datengenerierung

Sie können ein Tcl-Skript verwenden, um I/O-Timing-Informationen mit oder ohne Verwendung der Benutzeroberfläche der Intel Quartus Prime-Software zu generieren. Der Skriptansatz generiert textbasierte I/O-Timing-Parameterdaten für unterstützte I/O-Standards.

Notiz: Die Skriptmethode ist nur für Linux*-Plattformen verfügbar.
Befolgen Sie diese Schritte, um E/A-Timing-Informationen zu generieren, die mehrere E/A-Standards für Intel Agilex-, Intel Stratix® 10- und Intel Arria® 10-Geräte widerspiegeln:

1. Laden Sie das entsprechende Intel Quartus Prime-Projektarchiv herunter file für Ihre Zielgerätefamilie:
   • Intel Agilex-Geräte – https://www.intel.com/content/dam/www/programmable/us/en/others/literature/an/io_timing_agilex_latest.qar
   • Intel Stratix 10-Geräte – https://www.intel.com/content/dam/www/programmable/us/en/others/literature/an/io_timing_stratix10.qar
   • Intel Arria 10-Geräte – https://www.intel.com/content/dam/www/programmable/us/en/others/literature/an/io_timing_arria10.qar
2. Um das .qar-Projektarchiv wiederherzustellen, starten Sie die Software Intel Quartus Prime Pro Edition und klicken Sie auf Projekt ➤ Archiviertes Projekt wiederherstellen. Führen Sie alternativ das folgende Befehlszeilenäquivalent aus, ohne die GUI zu starten:
   

   quartus_sh --wiederherstellen file>

   Der io_timing__wiederhergestellt enthält jetzt den Unterordner qdb und diverse files.

3. Um das Skript mit dem Intel Quartus Prime Timing Analyzer auszuführen, führen Sie den folgenden Befehl aus:
   

   quartus_sta –t .tcl

   Warten Sie auf die Fertigstellung. Die Ausführung des Skripts kann 8 Stunden oder mehr dauern, da jede Änderung am E/A-Standard oder an der Pin-Position eine Neukompilierung des Designs erfordert.
4. Zu view die Timing-Parameterwerte, öffnen Sie den generierten Text files in zeitliche Koordinierung_files, mit Namen wie timing_tsuthtco___.txt.
   Timing_tsuhtco_ _ _ .txt.

Zugehörige Informationen

• Befehlszeilen-Scripting
• ::QUARTUS::STA Tcl-Paket

AN 775: Überarbeitungshistorie des Dokuments für anfängliche E/A-Timing-Daten erstellen

Dokumentversion	Intel Quartus Prime-Version	Änderungen
2019.12.08	19.3	Überarbeiteter Titel, um den Inhalt widerzuspiegeln. Unterstützung für Intel Stratix 10 und Intel Agilex FPGAs hinzugefügt. Schrittnummern zum Fluss hinzugefügt. Timing-Parameter-Diagramme hinzugefügt. Aktualisierte Screenshots, um die neueste Version widerzuspiegeln. Aktualisierte Links zu verwandten Dokumenten. Angewandte neueste Produktnamens- und Stilkonventionen.
2016.10.31	16.1	Erste öffentliche Veröffentlichung.

Dokumente / Ressourcen

Intel AN 775 Generieren von anfänglichen E/A-Timing-Daten [pdf] Benutzerhandbuch AN 775 Erzeugen von anfänglichen IO-Timing-Daten, AN 775, Erzeugen von anfänglichen IO-Timing-Daten, Anfängliche IO-Timing-Daten, Timing-Daten

Verweise

• Bedienungsanleitung