Intel MAX 10 FPGA דעוויסעס איבער UART מיט די Nios II פּראַסעסער

פּראָדוקט אינפֿאָרמאַציע

דער רעפֿערענץ פּלאַן גיט אַ פּשוט אַפּלאַקיישאַן וואָס ימפּלאַמאַנץ יקערדיק ווייַט קאַנפיגיעריישאַן פֿעיִקייטן אין ניאָס וו-באזירט סיסטעמען פֿאַר מאַקס 10 FPGA דעוויסעס. די UART צובינד אַרייַנגערעכנט אין די MAX 10 FPGA אנטוויקלונג קיט איז געניצט צוזאַמען מיט Altera UART IP האַרץ צו צושטעלן די ווייַט קאַנפיגיעריישאַן פאַנגקשאַנאַליטי. MAX10 FPGA דעוויסעס צושטעלן די פיייקייט צו קראָם אַרויף צו צוויי קאַנפיגיעריישאַן בילדער וואָס ווייַטער פאַרבעסערן די ווייַט סיסטעם אַפּגרייד שטריך.

אַבריווייישאַנז

אַבריווייישאַן	באַשרייַבונג
אַוואַלאָן-מם	אַוואַלאָן זכּרון-מאַפּט קאַנפיגיעריישאַן פלאַש זכּרון
CFM	גראַפיקאַל באַניצער צובינד
ICB	יניטיאַליזאַטיאָן קאַנפיגיעריישאַן ביסל
MAP/.map	זכּרון מאַפּע File
ניאָס וו עדס	Nios II Embedded Design Suite Support
PFL	פּאַראַלעל פלאַש לאָודער IP האַרץ
POF/.pof	פּראָגראַממער אָבדזשעקט File
QSPI	קוואַד סיריאַל פּעריפעראַל צובינד
RPD/.rpd	רוי פּראָגראַממינג דאַטן
SBT	ווייכווארג בויען מכשירים
SOF/.sof	SRAM אָבדזשעקט File
וואָגן	וניווערסאַל ייסינגקראַנאַס ופנעמער / טראַנסמיטער
UFM	באַניצער בליץ זכּרון

פּראָדוקט באַניץ אינסטרוקציעס

פּרירעקוואַזאַט

די אַפּלאַקיישאַן פון דעם רעפֿערענץ פּלאַן ריקווייערז איר צו האָבן די אנגעוויזן מדרגה פון וויסן אָדער דערפאַרונג אין די פאלגענדע געביטן:

רעקווירעמענץ:

די פאלגענדע זענען די ייַזנוואַרג און ווייכווארג רעקווירעמענץ פֿאַר די רעפֿערענץ פּלאַן:

רעפערענץ פּלאַן Files

File נאָמען	באַשרייַבונג
Factory_image	אין צווייענדיק קאַנפיגיעריישאַן בילדער קאַנפיגיעריישאַן מאָדע, CFM1 און CFM2 זענען קאַמביינד אין אַ איין CFM סטאָרידזש.
app_image_1	קוואַרטוס וו ייַזנוואַרג פּלאַן file וואָס ריפּלייסיז app_image_2 בעשאַס אַ ווייַט סיסטעם אַפּגרייד.
app_image_2	Nios II ווייכווארג אַפּלאַקיישאַן קאָד אקטן ווי די קאָנטראָללער פֿאַר די רימאָוט אַפּגרייד סיסטעם פּלאַן.
Remote_system_upgrade.c
factory_application1.pof	קוואַרטוס וו פּראָגראַממינג file וואָס באשטייט פון פאַבריק בילד און אַפּלאַקיישאַן בילד 1, צו זיין פּראָוגראַמד אין CFM0 און CFM1 & CFM2 ריספּעקטיוולי אין די ערשט סtage.
factory_application1.rpd
application_image_1.rpd
application_image_2.rpd
Nios_application.pof

דער רעפֿערענץ פּלאַן גיט אַ פּשוט אַפּלאַקיישאַן וואָס ימפּלאַמאַנץ יקערדיק ווייַט קאַנפיגיעריישאַן פֿעיִקייטן אין ניאָס וו-באזירט סיסטעמען פֿאַר מאַקס 10 FPGA דעוויסעס. די UART צובינד אַרייַנגערעכנט אין די MAX 10 FPGA אנטוויקלונג קיט איז געניצט צוזאַמען מיט Altera UART IP האַרץ צו צושטעלן די ווייַט קאַנפיגיעריישאַן פאַנגקשאַנאַליטי.

פֿאַרבונדענע אינפֿאָרמאַציע

רעפערענץ פּלאַן Files

רימאָוט סיסטעם אַפּגרייד מיט MAX 10 FPGA איבערview

מיט די ווייַט סיסטעם אַפּגרייד שטריך, ימפּרווומאַנץ און זשוק פיקסיז פֿאַר FPGA דעוויסעס קענען זיין רימאָוטלי. אין אַן עמבעדיד סיסטעם סוויווע, פירמוואַרע דאַרף אָפט דערהייַנטיקט איבער די פאַרשידן טיפּ פון פּראָטאָקאָל, אַזאַ ווי UART, עטהערנעט און I2C. ווען די עמבעדיד סיסטעם כולל אַ FPGA, פירמוואַרע דערהייַנטיקונגען קענען אַרייַננעמען דערהייַנטיקונגען פון די ייַזנוואַרג בילד אויף די FPGA.
MAX10 FPGA דעוויסעס צושטעלן די פיייקייט צו קראָם אַרויף צו צוויי קאַנפיגיעריישאַן בילדער וואָס ווייַטער פאַרבעסערן די ווייַט סיסטעם אַפּגרייד שטריך. איינער פון די בילדער וועט זיין די באַקאַפּ בילד וואָס איז לאָודיד אויב אַ טעות אַקערז אין דעם קראַנט בילד.

אַבריווייישאַנז

טיש 1: רשימה פון אַבריווייישאַנז

אַבריווייישאַן באַשרייַבונג
אַוואַלאָן-מם	אַוואַלאָן זכּרון-מאַפּט
CFM	קאַנפיגיעריישאַן בליץ זכּרון
GUI	גראַפיקאַל באַניצער צובינד
ICB	יניטיאַליזאַטיאָן קאַנפיגיעריישאַן ביסל
MAP/.map	זכּרון מאַפּע File
ניאָס וו עדס	Nios II Embedded Design Suite Support
PFL	פּאַראַלעל פלאַש לאָודער IP האַרץ
POF/.pof	פּראָגראַממער אָבדזשעקט File

• Intel Corporation. אלע רעכטן רעזערווירט. ינטעל, די Intel לאָגאָ, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus און Stratix ווערטער און לאָגאָס זענען טריידמאַרקס פון Intel Corporation אָדער זייַן סאַבסידיעריז אין די יו. עס. און / אָדער אנדערע לענדער. ינטעל וואָראַנטיז פאָרשטעלונג פון זייַן FPGA און סעמיקאַנדאַקטער פּראָדוקטן צו קראַנט ספּעסאַפאַקיישאַנז אין לויט מיט ינטעל ס נאָרמאַל וואָראַנטי, אָבער ריזערווז די רעכט צו מאַכן ענדערונגען צו קיין פּראָדוקטן און באַדינונגס אין קיין צייט אָן באַמערקן. ינטעל אַסומז קיין פֿאַראַנטוואָרטלעכקייט אָדער אַכרייַעס וואָס איז שטייענדיק פֿון די אַפּלאַקיישאַן אָדער נוצן פון קיין אינפֿאָרמאַציע, פּראָדוקט אָדער דינסט דיסקרייבד דאָ, אַחוץ ווי ינטעל איז עקספּרעסלי מסכים צו שרייבן. ינטעל קאַסטאַמערז זענען אַדווייזד צו קריגן די לעצטע ווערסיע פון ​​די מיטל ספּעסאַפאַקיישאַנז איידער זיי פאַרלאָזנ אויף קיין ארויס אינפֿאָרמאַציע און איידער פּלייסינג אָרדערס פֿאַר פּראָדוקטן אָדער באַדינונגס.
• אנדערע נעמען און בראַנדז קענען זיין קליימד ווי די פאַרמאָג פון אנדערע.

פּרירעקוואַזאַט

אַבריווייישאַן QSPI	באַשרייַבונג קוואַד סיריאַל פּעריפעראַל צובינד
RPD/.rpd	רוי פּראָגראַממינג דאַטן
SBT	ווייכווארג בויען מכשירים
SOF/.sof	SRAM אָבדזשעקט File
UART	וניווערסאַל ייסינגקראַנאַס ופנעמער / טראַנסמיטער
UFM	באַניצער בליץ זכּרון

פּרירעקוואַזאַט

• די אַפּלאַקיישאַן פון דעם רעפֿערענץ פּלאַן ריקווייערז איר צו האָבן די אנגעוויזן מדרגה פון וויסן אָדער דערפאַרונג אין די פאלגענדע געביטן:
• ארבעטן וויסן פון Nios II סיסטעמען און די מכשירים צו בויען זיי. די סיסטעמען און מכשירים אַרייַננעמען די Quartus® II ווייכווארג, Qsys און די Nios II EDS.
• וויסן פון ינטעל FPGA קאַנפיגיעריישאַן מעטאַדאַלאַדזשיז און מכשירים, אַזאַ ווי די MAX 10 FPGA ינערלעך קאַנפיגיעריישאַן, ווייַט סיסטעם אַפּגרייד שטריך און PFL.

רעקווירעמענץ

• די פאלגענדע זענען די ייַזנוואַרג און ווייכווארג רעקווירעמענץ פֿאַר די רעפֿערענץ פּלאַן:
• מאַקס 10 FPGA אַנטוויקלונג קיט
• Quartus II ווערסיע 15.0 מיט Nios II EDS
• א קאָמפּיוטער מיט אַ ארבעטן UART שאָפער און צובינד
• קיין ביינערי / העקסאַדעסימאַל file רעדאַקטאָר

רעפערענץ פּלאַן Files

טיש 2: פּלאַן Files ינקלודעד אין די רעפערענץ פּלאַן

File נאָמען Factory_image	באַשרייַבונג • קוואַרטוס וו ייַזנוואַרג פּלאַן file צו זיין סטאָרד אין CFM0. • די פאָלבאַקק בילד / פאַבריק בילד צו זיין געוויינט ווען דער טעות אַקערז אין די אַפּלאַקיישאַן בילד אראפקאפיע.
app_image_1	• קוואַרטוס וו ייַזנוואַרג פּלאַן file צו זיין סטאָרד אין CFM1 און CFM2.(1) • די ערשט אַפּלאַקיישאַן בילד לאָודיד אין די מיטל.

1. אין צווייענדיק קאַנפיגיעריישאַן בילדער קאַנפיגיעריישאַן מאָדע, CFM1 און CFM2 זענען קאַמביינד צו אַ איין CFM סטאָרידזש.

File נאָמען app_image_2	באַשרייַבונג קוואַרטוס וו ייַזנוואַרג פּלאַן file אַז ריפּלייסיז app_image_2 בעשאַס ווייַט סיסטעם אַפּגרייד.
רימאָוט_סיסטעם_ upgrade.c	Nios II ווייכווארג אַפּלאַקיישאַן קאָד אַקטינג ווי די קאָנטראָללער פֿאַר די רימאָוט אַפּגרייד סיסטעם פּלאַן.
ווייַט Terminal.exe	• עקסעקוטאַבלע file מיט אַ GUI. • פאַנגקשאַנז ווי דער וואָקזאַל פֿאַר באַלעבאָס צו ינטעראַקט מיט מאַקס 10 פפּגאַ אַנטוויקלונג קיט. • סענדז פּראָגראַממינג דאַטן דורך ואַרט. • מקור קאָד פֿאַר דעם וואָקזאַל איז אַרייַנגערעכנט.

טיש 3: בעל Files ינקלודעד אין די רעפערענץ פּלאַן

איר קענען נוצן די בעל fileס פֿאַר דער רעפֿערענץ פּלאַן אָן קאַמפּיילינג די פּלאַן files.

File נאָמען   factory_application1.pof factory_application1.rpd	באַשרייַבונג קוואַרטוס וו פּראָגראַממינג file וואָס באשטייט פון פאַבריק בילד און אַפּלאַקיישאַן בילד 1, צו זיין פּראָוגראַמד אין CFM0 און CFM1 & CFM2 ריספּעקטיוולי ביי ערשט ס.tage.
factory_application2.pof factory_application2.rpd	• קוואַרטוס וו פּראָגראַממינג file וואָס באשטייט פון פאַבריק בילד און אַפּלאַקיישאַן בילד 2. • אַפּפּליקאַטיאָן בילד 2 וועט זיין יקסטראַקטיד שפּעטער צו פאַרבייַטן אַפּלאַקיישאַן בילד 1 בעשאַס ווייַט סיסטעם אַפּגרייד, געהייסן application_ image_2.rpd אונטן.
application_image_1.rpd	קוואַרטוס וו רוי פּראָגראַממינג דאַטן file וואָס אַנטהאַלטן בלויז אַפּלאַקיישאַן בילד 1.
application_image_2.rpd	קוואַרטוס וו רוי פּראָגראַממינג דאַטן file וואָס כּולל בלויז אַפּלאַקיישאַן בילד 2.
Nios_application.pof	• פּראָגראַממינג file וואָס באשטייט Nios II פּראַסעסער ווייכווארג אַפּלאַקיישאַן .העקס file בלויז. • צו זיין פּראָוגראַמד אין פונדרויסנדיק QSPI בליץ.
pfl.sof	• קוואַרטוס וו .סאָף מיט PFL. • פּראָוגראַמד אין QSPI בליץ אויף מאַקס 10 FPGA אנטוויקלונג קיט.

רעפערענץ פּלאַן פאַנגקשאַנאַל באַשרייַבונג

Nios II Gen2 פּראַסעסער

• די Nios II Gen2 פּראַסעסער אין דער רעפֿערענץ פּלאַן האט די פאלגענדע פאַנגקשאַנז:
• א ויטאָבוס בעל וואָס כאַנדאַלז אַלע צובינד אַפּעריישאַנז מיט די Altera On-Chip פלאַש IP האַרץ, אַרייַנגערעכנט לייענען, שרייַבן און מעקן.
• פּראָווידעס אַ אַלגערידאַם אין ווייכווארג צו באַקומען די פּראָגראַממינג ביסל טייַך פון אַ באַלעבאָס קאָמפּיוטער און צינגל ריקאַנפיגיעריישאַן דורך די דואַל קאָנפיגוראַטיאָן IP האַרץ.
• איר דאַרפֿן צו שטעלן די באַשטעטיק וועקטאָר פון די פּראַסעסער אַקאָרדינגלי. דאָס איז צו ענשור אַז די פּראַסעסער שיך די ריכטיק אַפּלאַקיישאַן קאָד פֿון UFM אָדער פונדרויסנדיק QSPI בליץ.
• באַמערקונג: אויב די Nios II אַפּלאַקיישאַן קאָד איז גרויס, Intel רעקאַמענדז אַז איר קראָם די אַפּלאַקיישאַן קאָד אין די פונדרויסנדיק QSPI בליץ. אין דעם רעפֿערענץ פּלאַן, די באַשטעטיק וועקטאָר איז ווייזן צו די פונדרויסנדיק QSPI בליץ ווו די Nios II אַפּלאַקיישאַן קאָד איז סטאָרד.

פֿאַרבונדענע אינפֿאָרמאַציע

• Nios II Gen2 האַרדוואַרע אַנטוויקלונג טוטאָריאַל
• גיט מער אינפֿאָרמאַציע וועגן די אַנטוויקלונג פון Nios II Gen2 פּראַסעסער.

אַלטעראַ אויף-טשיפּ פלאַש יפּ קאָר

• די Altera On-Chip פלאַש IP האַרץ פאַנגקשאַנז ווי אַ צובינד פֿאַר די Nios II פּראַסעסער צו טאָן אַ לייענען, שרייַבן אָדער מעקן אָפּעראַציע צו די CFM און UFM. די Altera On-Chip פלאַש IP האַרץ גיט איר צו אַקסעס, מעקן און דערהייַנטיקן די CFM מיט אַ נייַע קאַנפיגיעריישאַן ביסל טייַך. די Altera On-Chip פלאַש IP פּאַראַמעטער רעדאַקטאָר ווייזט אַ פּרידיטערמינד אַדרעס קייט פֿאַר יעדער זכּרון סעקטאָר.

פֿאַרבונדענע אינפֿאָרמאַציע

• אַלטעראַ אויף-טשיפּ פלאַש יפּ קאָר
• גיט מער אינפֿאָרמאַציע וועגן Altera On-Chip Flash IP Core.

אַלטעראַ דואַל קאַנפיגיעריישאַן IP קאָר

• איר קענען נוצן די אַלטעראַ דואַל קאָנפיגוראַטיאָן IP האַרץ צו אַקסעס די ווייַט סיסטעם אַפּגרייד בלאָק אין מאַקס 10 FPGA דעוויסעס. די אַלטעראַ דואַל קאָנפיגוראַטיאָן IP האַרץ אַלאַוז איר צו צינגל ריקאַנפיגיעריישאַן אַמאָל די נייַע בילד איז דאַונלאָודיד.

פֿאַרבונדענע אינפֿאָרמאַציע

• אַלטעראַ דואַל קאַנפיגיעריישאַן IP קאָר
• גיט מער אינפֿאָרמאַציע וועגן Altera Dual Configuration IP Core

אַלטאַ UART IP קאָר

• די UART IP האַרץ אַלאַוז די קאָמוניקאַציע פון ​​סיריאַל כאַראַקטער סטרימז צווישן אַן עמבעדיד סיסטעם אין MAX 10 FPGA און אַ פונדרויסנדיק מיטל. ווי אַ Avalon-MM בעל, די Nios II פּראַסעסער קאַמיונאַקייץ מיט די UART IP האַרץ, וואָס איז אַ Avalon-MM שקלאַף. די קאָמוניקאַציע איז דורכגעקאָכט דורך לייענען און שרייבן קאָנטראָל און דאַטן רעדזשיסטערז.
• די האַרץ ימפּלאַמאַנץ די RS-232 פּראָטאָקאָל טיימינג און גיט די פאלגענדע פֿעיִקייטן:
• אַדזשאַסטאַבאַל באַוד קורס, פּאַריטעט, האַלטן און דאַטן ביטן
• אַפּשאַנאַל RTS / CTS לויפן קאָנטראָל סיגנאַלז

פֿאַרבונדענע אינפֿאָרמאַציע

• UART קאָר
• גיט מער אינפֿאָרמאַציע וועגן UART Core.

דזשאַנעריק קוואַד ספּי קאָנטראָללער IP קאָר

• די גענעריק קוואַד ספּי קאָנטראָללער IP האַרץ פאַנגקשאַנז ווי אַ צובינד צווישן MAX 10 FPGA, די פונדרויסנדיק בליץ און די QSPI פלאַש אויף ברעט. די האַרץ גיט אַקסעס צו די QSPI בליץ דורך לייענען, שרייַבן און מעקן אַפּעריישאַנז.
  ווען די Nios II אַפּלאַקיישאַן יקספּאַנדז מיט מער ינסטראַקשאַנז, די file גרייס פון די העקס file דזשענערייטאַד פֿון די Nios II אַפּלאַקיישאַן וועט זיין גרעסערע. ווייַטער פון אַ זיכער גרייס לימיט, די UFM וועט נישט האָבן אַ גענוג פּלאַץ צו קראָם די אַפּלאַקיישאַן העקס file. צו סאָלווע דעם, איר קענען נוצן די פונדרויסנדיק QSPI בליץ בנימצא אין די MAX 10 FPGA אנטוויקלונג קיט צו קראָם די אַפּלאַקיישאַן העקס. file.

די Nios II EDS ווייכווארג אַפּפּליקאַטיאָן פּלאַן

• דער רעפֿערענץ פּלאַן ינקלודז Nios II ווייכווארג אַפּלאַקיישאַן קאָד וואָס קאָנטראָלס די רימאָוט אַפּגרייד סיסטעם פּלאַן. די Nios II ווייכווארג אַפּלאַקיישאַן קאָד רעספּאָנסעס צו דער באַלעבאָס וואָקזאַל דורך UART דורך עקסאַקיוטינג ספּעציפיש ינסטראַקשאַנז.

אַפּדייטינג אַפּפּליקאַטיאָן בילדער רימאָוטלי

• נאָך איר האָבן טראַנסמיטטעד אַ פּראָגראַממינג ביסל טייַך file ניצן די רימאָוט טערמינאַל, די Nios II ווייכווארג אַפּלאַקיישאַן איז דיזיינד צו טאָן די פאלגענדע:

1. שטעלן די אַלטעראַ אויף-טשיפּ פלאַש יפּ האַרץ קאָנטראָל רעגיסטרירן צו ניט באַשיצן די CFM1 & 2 סעקטאָר.
2. דורכפירן סעקטאָר מעקן אָפּעראַציע אויף CFM1 און CFM2. די ווייכווארג פּאָללס די סטאַטוס רעגיסטרירן פון די Altera On-Chip פלאַש IP האַרץ צו ענשור אַ מצליח מעקן איז געענדיקט.
3. באַקומען 4 ביטעס פון ביסל טייַך אין אַ צייט פֿון סטדין. נאָרמאַל אַרייַנשרייַב און רעזולטאַט קענען ווערן גענוצט צו באַקומען דאַטן גלייַך פון דער באַלעבאָס וואָקזאַל און דרוקן רעזולטאַט אויף עס. טייפּס פון נאָרמאַל אַרייַנשרייַב און רעזולטאַט אָפּציע קענען זיין שטעלן דורך די BSP עדיטאָר אין Nios II Eclipse Build געצייַג.
4. ריווערסט די ביסל סדר פֿאַר יעדער בייט.
   • באַמערקונג: רעכט צו דער קאַנפיגיעריישאַן פון Altera On-Chip Flash IP Core, יעדער בייט פון דאַטן דאַרף זיין ריווערסט איידער איר שרייַבן עס אין CFM.
5. אָנהייבן צו שרייַבן 4 ביטעס פון דאַטן אין אַ איין מאָל אין CFM1 און CFM2. דער פּראָצעס האלט ביז דעם סוף פון פּראָגראַממינג ביסל טייַך.
6. פּאָללס די סטאַטוס רעגיסטרירן פון Altera On-Chip פלאַש IP צו ענשור אַ מצליח שרייַבן אָפּעראַציע. פּראַמפּס אַ אָנזאָג צו אָנווייַזן אַז די טראַנסמיסיע איז גאַנץ.
   • באַמערקונג: אויב די שרייַבן אָפּעראַציע פיילז, דער וואָקזאַל וועט אָפּשטעלן די ביסל טייַך שיקט פּראָצעס און דזשענערייט אַ טעות אָנזאָג.
7. באַשטעטיקט די קאָנטראָל רעגיסטרירן צו שייַעך-באַשיצן CFM1 און CFM2 צו פאַרמייַדן קיין אַנוואָנטיד שרייַבן אָפּעראַציע.

פֿאַרבונדענע אינפֿאָרמאַציע

• פּאָף דור דורך קאָנווערט פּראָגראַממינג Fileס אויף
• גיט אינפֿאָרמאַציע וועגן קריייטינג rpd files בעשאַס גער פּראָגראַממינג files.

טריגערינג רעקאָנפיגוראַטיאָן רימאָוטלי

• נאָך איר סעלעקטירן צינגל רעקאָנפיגוראַטיאָן אָפּעראַציע אין דער באַלעבאָס רימאָוט טערמינאַל, די Nios II ווייכווארג אַפּלאַקיישאַן וועט טאָן די פאלגענדע:

1. באַקומען די באַפֿעל פֿון נאָרמאַל אַרייַנשרייַב.
2. אָנהייב די ריקאַנפיגיעריישאַן מיט די פאלגענדע צוויי שרייַבן אַפּעריישאַנז:

• שרייב 0x03 צו די פאָטאָ אַדרעס פון 0x01 אין די דואַל קאָנפיגוראַטיאָן IP האַרץ. די אָפּעראַציע אָווועררייט די גשמיות CONFIG_SEL שטיפט און שטעלן בילד 1 ווי דער ווייַטער שטיוול קאַנפיגיעריישאַן בילד.
• שרייב 0x01 צו די פאָטאָ אַדרעס פון 0x00 אין די דואַל קאָנפיגוראַטיאָן IP האַרץ. די אָפּעראַציע טריגערז ריקאַנפיגיעריישאַן צו אַפּלאַקיישאַן בילד אין CFM1 און CFM2

רעפערענץ פּלאַן וואַלקטראָוגה

דזשענערייטינג פּראָגראַממינג Files

• איר האָבן צו דזשענערייט די פאלגענדע פּראָגראַממינג fileאיידער איר קענען נוצן די ווייַט סיסטעם אַפּגרייד אויף די MAX 10 FPGA אנטוויקלונג קיט:

פֿאַר QSPI פּראָגראַממינג:

• ווייך — נוצן די pfl.sof אַרייַנגערעכנט אין די רעפֿערענץ פּלאַן אָדער איר קענען קלייַבן צו שאַפֿן אַ אַנדערש .sof מיט דיין אייגענע PFL פּלאַן
• pof — קאַנפיגיעריישאַן file דזשענערייטאַד פון אַ .העקס און פּראָוגראַמד אין די QSPI בליץ.
• פֿאַר ווייַט סיסטעם אַפּגרייד:
• pof — קאַנפיגיעריישאַן file דזשענערייטאַד פון אַ .סאָף און פּראָוגראַמד אין די ינערלעך בליץ.
• rpd — כּולל די דאַטן פֿאַר ינערלעך בליץ וואָס כולל ICB סעטטינגס, CFM0, CFM1 און UFM.
• מאפע — האלט די אַדרעס פֿאַר יעדער זכּרון סעקטאָר פון ICB סעטטינגס, CFM0, CFM1 און UFM.

דזשענערייטינג files פֿאַר QSPI פּראָגראַממינג

צו דזשענערייט די .פּאָף file פֿאַר QSPI פּראָגראַממינג, דורכפירן די פאלגענדע סטעפּס:

1. בויען Nios II פּראָיעקט און דזשענערייט העקס file.
   • באַמערקונג: אָפּשיקן צו AN730: Nios II פּראַסעסער בוטינג מעטהאָדס אין מאַקס 10 דעוויסעס פֿאַר אינפֿאָרמאַציע וועגן בנין Nios II פּרויעקט און דזשענערייטינג העקס file.
2. אויף די File מעניו, גיט קאָנווערט פּראָגראַממינג Files.
3. אונטער רעזולטאַט פּראָגראַממינג file, אויסקלייַבן פּראָגראַמיסט אָבדזשעקט File (. פּאָף) אין די פּראָגראַממינג file טיפּ רשימה.
4. אין די מאָדע רשימה, סעלעקטירן 1-ביסל פּאַסיוו סיריאַל.
5. אין די קאַנפיגיעריישאַן מיטל רשימה, סעלעקטירן CFI_512Mb.
6. אין די File נאָמען קעסטל, ספּעציפיצירן די file נאָמען פֿאַר די פּראָגראַממינג file איר ווילן צו שאַפֿן.
7. אין די אַרייַנשרייַב fileצו גער רשימה, אַראָפּנעמען די אָפּציעס און SOF דאַטן רודערן. דריקט לייג העקס דאַטאַ און אַ לייג העקס דאַטאַ דיאַלאָג קעסטל דערשייַנען. אין די לייג העקס דאַטאַ קעסטל, אויסקלייַבן אַבסאָלוט אַדרעסינג און אַרייַנלייגן די .העקס file דזשענערייטאַד פֿון Nios II EDS בויען מכשירים.
8. נאָך אַלע סעטטינגס זענען באַשטימט, גיט גענעראַטע צו דזשענערייט פֿאַרבונדענע פּראָגראַממינג file.

פֿאַרבונדענע אינפֿאָרמאַציע

AN730: Nios II פּראַסעסער בוטינג מעטהאָדס אין מאַקס 10 FPGA דעוויסעס
דזשענערייטינג files פֿאַר רימאָוט סיסטעם אַפּגרייד

צו דזשענערייט די .pof, .map און .rpd fileפֿאַר ווייַט סיסטעם אַפּגרייד, דורכפירן די פאלגענדע סטעפּס:

1. ומקערן די Factory_image, application_image_1 און application_image_2 און צונויפנעמען אַלע דריי דיזיינז.
2. דזשענערייט צוויי .פּאָף fileס דיסקרייבד אין די פאלגענדע טיש:
   • באַמערקונג: אָפּשיקן .pof דור דורך קאָנווערט פּראָגראַממינג Fileס פֿאַר סטעפּס אויף דזשענערייטינג .פּאָף files.
3. עפענען די app2.rpd ניצן קיין העקס רעדאַקטאָר.
4. אין די העקס רעדאַקטאָר, אויסקלייַבן די ביינערי דאַטן בלאָק באזירט אויף די אָנהייב און סוף פאָטאָ דורך ריפערינג צו די .מאַפּ file. דער אָנהייב און סוף פאָטאָ פֿאַר די 10M50 מיטל איז ריספּעקטיוולי 0x12000 און 0xB9FFF. נאָכמאַכן דעם בלאָק צו אַ נייַע file און היט עס אין אַ אַנדערש .רפּד file. דעם נייַ .רפּד file כּולל בלויז אַפּלאַקיישאַן בילד 2.

פּאָף דור דורך קאָנווערט פּראָגראַממינג Files

צו קאָנווערט .סאָף files צו .פּאָף files, נאָכגיין די סטעפּס:

1. אויף די File מעניו, גיט קאָנווערט פּראָגראַממינג Files.
2. אונטער רעזולטאַט פּראָגראַממינג file, אויסקלייַבן פּראָגראַמיסט אָבדזשעקט File (. פּאָף) אין די פּראָגראַממינג file טיפּ רשימה.
3. אין דער מאָדע רשימה, סעלעקטירן אינערלעכער קאָנפיגוראַטיאָן.
4. אין די File נאָמען קעסטל, ספּעציפיצירן די file נאָמען פֿאַר די פּראָגראַממינג file איר ווילן צו שאַפֿן.
5. צו דזשענערייט אַ זכּרון מאַפּע File (.מאַפּ), קער אויף שאַפֿן זכּרון מאַפּע File (אוטאָ דזשענערייט רעזולטאַט_file.מאַפּ). די .מאַפּ כּולל די אַדרעס פון די CFM און UFM מיט די ICB באַשטעטיקן אַז איר שטעלן דורך די אָפּציע / שטיוול אינפֿאָרמאַציע אָפּציע.
6.  צו דזשענערייט אַ רוי פּראָגראַממינג דאַטאַ (.רפּד), קער אויף שאַפֿן קאָנפיג דאַטע רפּד (גענעראַטע רעזולטאַט_file_auto.rpd).
   מיט דער הילף פון זכּרון מאַפּע File, איר קענען לייכט ידענטיפיצירן די דאַטן פֿאַר יעדער פאַנגקשאַנאַל בלאָק אין די .רפּד file. איר קענט אויך עקסטראַקט די בליץ דאַטן פֿאַר דריט-פּאַרטיי פּראָגראַממינג מכשירים אָדער דערהייַנטיקן די קאַנפיגיעריישאַן אָדער באַניצער דאַטן דורך די Altera On-Chip פלאַש IP.
7. די .סאָף קענען זיין מוסיף דורך ינפּוט fileס צו בייַטן רשימה און איר קענען לייגן אַרויף צו צוויי .סאָף files.
   • פֿאַר ווייַט סיסטעם אַפּגרייד צוועקן, איר קענען ריטיין די אָריגינעל בלאַט 0 דאַטן אין די .pof, און פאַרבייַטן בלאַט 1 דאַטן מיט נייַע .sof. file. צו דורכפירן דעם, איר דאַרפֿן צו לייגן די .pof file אין בלאַט 0, דעמאָלט
     לייגן .סאָף בלאַט, און לייגן די נייַע .סאָף file צו
8. נאָך אַלע סעטטינגס זענען באַשטימט, גיט גענעראַטע צו דזשענערייט פֿאַרבונדענע פּראָגראַממינג file.

פּראָגראַממינג די QSPI

צו פּראָגראַם די Nios II אַפּלאַקיישאַן קאָד אין די QSPI בליץ, דורכפירן די פאלגענדע סטעפּס:

1. אויף די MAX 10 FPGA אנטוויקלונג קיט, באַשטימען די MAX10_BYPASSn צו 0 צו בייפּאַס די VTAP (MAX II) מיטל אויף ברעט.
2. פאַרבינדן די Intel FPGA אראפקאפיע קאַבלע (אַמאָל וסב בלאַסטער) צו די JTAG כעדער.
3. אין די פּראָגראַמיסט פֿענצטער, גיט Hardware Setup און סעלעקטירן USB Blaster.
4. אין דער מאָדע רשימה, סעלעקטירן JTAG.
5. דריקט אַוטאָ דעטעקט קנעפּל אויף די לינקס שויב.
6. אויסקלייַבן די מיטל צו זיין פּראָוגראַמד, און גיט לייג File.
7. אויסקלייַבן די pfl.sof.
8. דריקט אָנהייב צו אָנהייבן פּראָגראַממינג.
9. נאָך פּראָגראַממינג איז געראָטן, אָן ווענדן-אַוועק די ברעט, גיט אַוטאָ דעטעקט קנעפּל אויף די לינקס שויב ווידער. איר וועט זען אַ QSPI_512Mb בליץ אין די פּראָגראַמיסט פֿענצטער.
10. אויסקלייַבן די QSPI מיטל, און גיט לייג File.
11. אויסקלייַבן די .pof file דזשענערייטאַד פריער פון .העקס file.
12. גיט אָנהייב צו אָנהייבן פּראָגראַממינג די QSPI בליץ.

פּראָגראַממינג די FPGA מיט ערשט בילד ניצן JTAG

איר האָבן צו פּראָגראַם די app1.pof אין די FPGA ווי די ערשט בילד פון די מיטל. צו פּראָגראַם די app1.pof אין די FPGA, דורכפירן די פאלגענדע סטעפּס:

1. אין די פּראָגראַמיסט פֿענצטער, גיט Hardware Setup און סעלעקטירן USB Blaster.
2. אין דער מאָדע רשימה, סעלעקטירן JTAG.
3. דריקט אַוטאָ דעטעקט קנעפּל אויף די לינקס שויב.
4. אויסקלייַבן די מיטל צו זיין פּראָוגראַמד, און גיט לייג File.
5. אויסקלייַבן די app1.pof.
6. דריקט אָנהייב צו אָנהייבן פּראָגראַממינג.

אַפּדייטינג בילד און טריגערינג רעקאָנפיגוראַטיאָן ניצן UART

צו רימאָוטלי קאַנפיגיער דיין MAX10 FPGA אַנטוויקלונג קיט, דורכפירן די פאלגענדע סטעפּס:

1. באַמערקונג: איידער איר אָנהייבן, מאַכן זיכער די פאלגענדע:
   • די CONFIG_SEL שטיפט אויף די ברעט איז באַשטימט צו 0
   • די UART פּאָרט פון דיין ברעט איז קאָננעקטעד צו דיין קאָמפּיוטער
   • עפֿענען Remote Terminal.exe און די רימאָוט טערמינאַל צובינד אָפּענס.
2. דריקט סעטטינגס און סיריאַל פּאָרט סעטטינגס פֿענצטער וועט דערשייַנען.
3. שטעלן די פּאַראַמעטערס פון ווייַט וואָקזאַל צו גלייַכן די UART סעטטינגס אויסגעקליבן אין Quartus II UART IP האַרץ. נאָך באַשטעטיקן איז גאַנץ, גיט OK.
4. דריקן די nCONFIG קנעפּל אויף די אַנטוויקלונג קיט אָדער שליסל-אין 1 אין די שיקן טעקסט קעסטל, און דריקן אַרייַן.
   • א רשימה פון אָפּעראַציע ברירה וועט דערשייַנען אויף די וואָקזאַל, ווי געוויזן אונטן:
   • באַמערקונג: צו אויסקלייַבן אַן אָפּעראַציע, אַרייַן די נומער אין די שיקן טעקסט קעסטל און דריקן אַרייַן.
5. צו דערהייַנטיקן אַפּלאַקיישאַן בילד 1 מיט אַפּלאַקיישאַן בילד 2, אויסקלייַבן אָפּעראַציע 2. איר וועט זיין פּראַמפּטיד צו אַרייַנלייגן די אָנהייב און סוף אַדרעס פון CFM1 און CFM2.
   • באַמערקונג: די אַדרעס געוויזן אין די מאַפּע file כולל ICB סעטטינגס, CFM און UFM אָבער די Altera On-Chip
   • פלאַש IP קענען בלויז אַקסעס CFM און UFM. דעריבער, עס איז אַן אַדרעס פאָטאָ צווישן די אַדרעס געוויזן אין מאַפּע file און אַלטעראַ אויף-טשיפּ פלאַש יפּ פּאַראַמעטער פֿענצטער.
6. אַרייַן די אַדרעס באזירט אויף די אַדרעס ספּעסיפיעד דורך די Altera On-Chip פלאַש IP פּאַראַמעטער פֿענצטער.
   • מעקן וועט אויטאָמאַטיש אָנהייבן נאָך איר אַרייַן די סוף אַדרעס.
7. נאָך מעקן מצליח, איר וועט זיין פּראַמפּטיד צו אַרייַן פּראָגראַממינג .רפּד file פֿאַר אַפּלאַקיישאַן בילד 2.
   • צו צופֿעליקער בילד, גיט שיקןFile קנעפּל, און דעמאָלט אויסקלייַבן די .רפּד מיט אַפּלאַקיישאַן בילד 2 בלויז און גיט עפֿן.
   • באַמערקונג: חוץ אַפּלאַקיישאַן בילד 2, איר קענט נוצן קיין נייַע בילד וואָס איר ווילט דערהייַנטיקן אין די מיטל.
   • דער דערהייַנטיקן פּראָצעס וועט אָנהייבן גלייך און איר קענען מאָניטאָר די פּראָגרעס דורך די וואָקזאַל. דער אָפּעראַציע מעניו וועט פּינטלעך געטאן און איר קענען איצט קלייַבן די ווייַטער אָפּעראַציע.
8. צו צינגל ריקאַנפיגיעריישאַן, אויסקלייַבן אָפּעראַציע 4. איר קענען אָבסערווירן די געפירט נאַטור ינדאַקייטינג די פאַרשידענע בילד לאָודיד אין די מיטל.

בילד	געפירט סטאַטוס (אַקטיוו נידעריק)
פאַבריק בילד	01010
אַפּפּליקאַטיאָן בילד 1	10101
אַפּפּליקאַטיאָן בילד 2	01110

דאָקומענט רעוויזיע געשיכטע

טאָג	ווערסיע	ענדערונגען
פעברואר 2017	2017.02.21	ריבראַנדיד ווי ינטעל.
יוני 2015	2015.06.15	ערשט מעלדונג.

דאָקומענטן / רעסאָורסעס

Intel MAX 10 FPGA דעוויסעס איבער UART מיט די Nios II פּראַסעסער [pdfבאַניצער גייד מאַקס 10 FPGA דעוויסעס איבער UART מיט די Nios II פּראַסעסער, מאַקס 10 FPGA דעוויסעס, איבער UART מיט די Nios II פּראַסעסער, איבער UART, Nios II פּראַסעסער UART, Nios II, פּראַסעסער UART

רעפערענצן

• באַניצער מאַנואַל