Zařízení intel MAX 10 FPGA přes UART s procesorem Nios II

Informace o produktu

Referenční návrh poskytuje jednoduchou aplikaci, která implementuje základní funkce vzdálené konfigurace v systémech založených na Nios II pro zařízení FPGA MAX 10. Rozhraní UART obsažené v sadě MAX 10 FPGA Development Kit se používá společně s jádrem Altera UART IP k poskytování funkcí vzdálené konfigurace. Zařízení MAX10 FPGA poskytují možnost uložit až dva konfigurační obrazy, které dále vylepšují funkci vzdáleného upgradu systému.

Zkratky

Zkratka	Popis
Avalon-MM	Avalon Memory-Mapped Configuration Flash paměť
CFM	Grafické uživatelské rozhraní
ICB	Inicializační konfigurační bit
MAP/.mapa	Mapa paměti File
Nios II EDS	Podpora Nios II Embedded Design Suite
PFL	Paralelní IP jádro Flash Loader
POF/.pof	Objekt programátora File
QSPI	Quad sériové periferní rozhraní
RPD/.rpd	Nezpracovaná programovací data
SBT	Nástroje pro tvorbu softwaru
SOF/.sof	Objekt SRAM File
VOZÍK	Univerzální asynchronní přijímač/vysílač
UFM	Uživatelská flash paměť

Návod k použití produktu

Předpoklad

Použití tohoto referenčního návrhu vyžaduje, abyste měli uvedenou úroveň znalostí nebo zkušeností v následujících oblastech:

Požadavky:

Níže jsou uvedeny hardwarové a softwarové požadavky pro referenční návrh:

Referenční design Files

File Jméno	Popis
Tovární_obrázek	V režimu konfigurace snímků s duální konfigurací, CFM1 a CFM2 jsou sloučeny do jediného úložiště CFM.
app_image_1	Hardwarový design Quartus II file který nahrazuje app_image_2 během upgradu vzdáleného systému.
app_image_2	Kód softwarové aplikace Nios II funguje jako ovladač návrh systému pro vzdálenou aktualizaci.
Remote_system_upgrade.c
tovární_aplikace1.pof	Programování Quartus II file který se skládá z továrního obrazu a obrázek aplikace 1, který má být naprogramován do CFM0 a CFM1 & CFM2 respektive na počáteční stage.
tovární_aplikace1.rpd
application_image_1.rpd
application_image_2.rpd
Nios_application.pof

Referenční návrh poskytuje jednoduchou aplikaci, která implementuje základní funkce vzdálené konfigurace v systémech založených na Nios II pro zařízení FPGA MAX 10. Rozhraní UART obsažené v sadě MAX 10 FPGA Development Kit se používá společně s jádrem Altera UART IP k poskytování funkcí vzdálené konfigurace.

Související informace

Referenční design Files

Vzdálený upgrade systému s MAX 10 FPGA Overview

Pomocí funkce vzdáleného upgradu systému lze na dálku provádět vylepšení a opravy chyb pro zařízení FPGA. V prostředí vestavěného systému je třeba firmware často aktualizovat přes různé typy protokolů, jako je UART, Ethernet a I2C. Pokud vestavěný systém obsahuje FPGA, aktualizace firmwaru mohou zahrnovat aktualizace obrazu hardwaru na FPGA.
Zařízení MAX10 FPGA poskytují možnost uložit až dva konfigurační obrazy, které dále vylepšují funkci vzdáleného upgradu systému. Jeden z obrázků bude záložní obrázek, který se načte, pokud v aktuálním obrázku dojde k chybě.

Zkratky

Tabulka 1: Seznam zkratek

Zkratka Popis
Avalon-MM	Avalon Memory-Mapped
CFM	Konfigurace flash paměti
GUI	Grafické uživatelské rozhraní
ICB	Inicializační konfigurační bit
MAP/.mapa	Mapa paměti File
Nios II EDS	Podpora Nios II Embedded Design Suite
PFL	Paralelní IP jádro Flash Loader
POF/.pof	Objekt programátora File

• Intel Corporation. Všechna práva vyhrazena. Intel, logo Intel, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus a Stratix slova a loga jsou ochranné známky společnosti Intel Corporation nebo jejích dceřiných společností v USA a/nebo jiných zemích. Společnost Intel zaručuje výkon svých FPGA a polovodičových produktů podle aktuálních specifikací v souladu se standardní zárukou společnosti Intel, ale vyhrazuje si právo provádět změny jakýchkoli produktů a služeb kdykoli bez upozornění. Společnost Intel nepřebírá žádnou odpovědnost nebo závazky vyplývající z aplikace nebo použití jakýchkoli informací, produktů nebo služeb popsaných v tomto dokumentu, pokud to není výslovně písemně odsouhlaseno společností Intel. Zákazníkům společnosti Intel se doporučuje získat nejnovější verzi specifikací zařízení dříve, než se budou spoléhat na jakékoli zveřejněné informace a než zadají objednávky na produkty nebo služby.
• Jiná jména a značky mohou být nárokovány jako vlastnictví jiných.

Předpoklad

Zkratka QSPI	Popis Quad sériové periferní rozhraní
RPD/.rpd	Nezpracovaná programovací data
SBT	Nástroje pro tvorbu softwaru
SOF/.sof	Objekt SRAM File
UART	Univerzální asynchronní přijímač/vysílač
UFM	Uživatelská flash paměť

Předpoklad

• Použití tohoto referenčního návrhu vyžaduje, abyste měli uvedenou úroveň znalostí nebo zkušeností v následujících oblastech:
• Pracovní znalost systémů Nios II a nástrojů k jejich sestavení. Tyto systémy a nástroje zahrnují software Quartus® II, Qsys a Nios II EDS.
• Znalost metod a nástrojů konfigurace Intel FPGA, jako je interní konfigurace FPGA MAX 10, funkce vzdáleného upgradu systému a PFL.

Požadavky

• Níže jsou uvedeny hardwarové a softwarové požadavky pro referenční návrh:
• MAX 10 FPGA vývojový kit
• Quartus II verze 15.0 s Nios II EDS
• Počítač s funkčním UART ovladačem a rozhraním
• Libovolná binární/hexadecimální file editor

Referenční design Files

Tabulka 2: Design Files Zahrnuto v referenčním návrhu

File Jméno Tovární_obrázek	Popis • Hardwarový design Quartus II file uložit do CFM0. • Záložní obrázek/obrázek výrobce, který se má použít, když dojde k chybě při stahování obrázku aplikace.
app_image_1	• Hardwarový design Quartus II file k uložení do CFM1 a CFM2.(1) • Úvodní obraz aplikace načtený do zařízení.

1. V režimu konfigurace snímků s duální konfigurací jsou CFM1 a CFM2 zkombinovány do jediného úložiště CFM.

File Jméno app_image_2	Popis Hardwarový design Quartus II file který nahradí app_image_2 během upgradu vzdáleného systému.
Vzdálený_systém_upgrade.c	Kód softwarové aplikace Nios II fungující jako ovladač pro návrh systému vzdálené aktualizace.
Vzdálený terminál.exe	• Spustitelný soubor file s GUI. • Funguje jako terminál pro hostitele pro interakci s vývojovou sadou MAX 10 FPGA. • Odesílá programovací data přes UART. • Zdrojový kód pro tento terminál je součástí dodávky.

Tabulka 3: Master Files Zahrnuto v referenčním návrhu

Můžete použít tyto master files pro referenční návrh bez sestavení návrhu files.

File Jméno   factory_application1.pof factory_application1.rpd	Popis Programování Quartus II file který se skládá z továrního obrázku a obrázku aplikace 1, který se má naprogramovat do CFM0 a CFM1 a CFM2 na začátku stage.
factory_application2.pof factory_application2.rpd	• Programování Quartus II file který se skládá z továrního obrazu a obrazu aplikace 2. • Obraz aplikace 2 bude extrahován později, aby nahradil obraz aplikace 1 během upgradu vzdáleného systému s názvem application_ image_2.rpd níže.
application_image_1.rpd	Nezpracovaná programovací data Quartus II file které obsahují pouze obraz aplikace 1.
application_image_2.rpd	Nezpracovaná programovací data Quartus II file který obsahuje pouze obrázek aplikace 2.
Nios_application.pof	• Programování file která se skládá ze softwarové aplikace procesoru Nios II .hex file pouze. • K naprogramování na externí blesk QSPI.
pfl.sof	• Quartus II .sof obsahující PFL. • Naprogramováno do QSPI flash na MAX 10 FPGA Development kit.

Referenční návrh Popis funkce

Procesor Nios II Gen2

• Procesor Nios II Gen2 v referenčním provedení má následující funkce:
• Sběrnicový master, který zpracovává všechny operace rozhraní s jádrem Altera On-Chip Flash IP včetně čtení, zápisu a mazání.
• Poskytuje softwarový algoritmus pro příjem programového bitového toku z hostitelského počítače a spouštění rekonfigurace prostřednictvím jádra IP duální konfigurace.
• Podle toho musíte nastavit vektor resetu procesoru. Tím se zajistí, že procesor zavede správný aplikační kód buď z UFM nebo externího QSPI flash disku.
• Poznámka: Pokud je kód aplikace Nios II velký, společnost Intel doporučuje uložit kód aplikace na externí flash disk QSPI. V tomto referenčním návrhu vektor resetování ukazuje na externí blesk QSPI, kde je uložen kód aplikace Nios II.

Související informace

• Výukový program pro vývoj hardwaru Nios II Gen2
• Poskytuje další informace o vývoji procesoru Nios II Gen2.

Altera On-Chip Flash IP Core

• Jádro Altera On-Chip Flash IP funguje jako rozhraní pro procesor Nios II pro provádění operací čtení, zápisu nebo mazání do CFM a UFM. Jádro Altera On-Chip Flash IP vám umožňuje přistupovat, mazat a aktualizovat CFM pomocí nového konfiguračního bitového toku. Editor parametrů Flash IP Altera On-Chip zobrazuje předem určený rozsah adres pro každý sektor paměti.

Související informace

• Altera On-Chip Flash IP Core
• Poskytuje více informací o Altera On-Chip Flash IP Core.

Altera Dual Configuration IP Core

• Pro přístup k bloku upgradu vzdáleného systému v zařízeních FPGA MAX 10 můžete použít jádro Altera Dual Configuration IP. Jádro Altera Dual Configuration IP umožňuje spustit rekonfiguraci po stažení nového obrazu.

Související informace

• Altera Dual Configuration IP Core
• Poskytuje více informací o Altera Dual Configuration IP Core

Altera UART IP Core

• Jádro UART IP umožňuje komunikaci sériových znakových toků mezi vestavěným systémem v MAX 10 FPGA a externím zařízením. Jako Avalon-MM master komunikuje procesor Nios II s jádrem UART IP, což je Avalon-MM slave. Tato komunikace se provádí čtením a zápisem řídicích a datových registrů.
• Jádro implementuje časování protokolu RS-232 a poskytuje následující funkce:
• nastavitelná přenosová rychlost, parita, stop a datové bity
• volitelné signály řízení toku RTS/CTS

Související informace

• UART jádro
• Poskytuje více informací o UART Core.

Generic Quad SPI Controller IP Core

• Jádro Generic Quad SPI Controller IP funguje jako rozhraní mezi FPGA MAX 10, externím bleskem a integrovaným bleskem QSPI. Jádro poskytuje přístup k QSPI flash prostřednictvím operací čtení, zápisu a mazání.
  Když se aplikace Nios II rozšíří o další pokyny, file velikost hex file generované z aplikace Nios II budou větší. Za určitým limitem velikosti nebude mít UFM dostatek místa pro uložení aplikačního hexu file. Chcete-li to vyřešit, můžete použít externí QSPI flash dostupný na vývojové sadě MAX 10 FPGA pro uložení hex aplikace. file.

Návrh softwarových aplikací Nios II EDS

• Referenční návrh obsahuje kód softwarové aplikace Nios II, který řídí návrh systému vzdálené aktualizace. Kód softwarové aplikace Nios II reaguje na hostitelský terminál prostřednictvím UART prováděním specifických instrukcí.

Vzdálená aktualizace obrazů aplikací

• Poté, co jste přenesli programovací bitový tok file pomocí vzdáleného terminálu je softwarová aplikace Nios II navržena k následujícímu:

1. Nastavte řídicí registr jádra Flash IP Altera na čipu, abyste odblokovali ochranu sektoru CFM1 & 2.
2. Proveďte operaci mazání sektoru na CFM1 a CFM2. Software se dotazuje stavového registru jádra Altera On-Chip Flash IP, aby zajistil úspěšné dokončení vymazání.
3. Příjem 4 bajtů bitového toku najednou ze stdin. Standardní vstup a výstup lze použít pro příjem dat přímo z hostitelského terminálu a tisk výstupu na něj. Typy standardních možností vstupu a výstupu lze nastavit pomocí editoru BSP v nástroji Nios II Eclipse Build.
4. Obrátí pořadí bitů pro každý bajt.
   • Poznámka: Kvůli konfiguraci Altera On-Chip Flash IP Core musí být každý bajt dat před zápisem do CFM obrácen.
5. Začněte zapisovat 4 bajty dat najednou do CFM1 a CFM2. Tento proces pokračuje až do konce programování bitového toku.
6. Dotazuje se na stavový registr Altera On-Chip Flash IP, aby zajistil úspěšnou operaci zápisu. Vyzve k zobrazení zprávy, že přenos je dokončen.
   • Poznámka: Pokud operace zápisu selže, terminál zastaví proces odesílání bitového toku a vygeneruje chybovou zprávu.
7. Nastaví řídicí registr tak, aby znovu chránil CFM1 a CFM2, aby se zabránilo nechtěné operaci zápisu.

Související informace

• pof generování pomocí převést programování Fileje zapnuto
• Poskytuje informace o vytváření rpd files během programování převodu files.

Vzdálené spuštění rekonfigurace

• Poté, co v hostitelském vzdáleném terminálu vyberete operaci rekonfigurace spouštěče, provede softwarová aplikace Nios II následující:

1. Přijměte příkaz ze standardního vstupu.
2. Spusťte rekonfiguraci pomocí následujících dvou operací zápisu:

• Zapište 0x03 na offsetovou adresu 0x01 v jádru Dual Configuration IP. Tato operace přepíše fyzický pin CONFIG_SEL a nastaví obraz 1 jako další obraz konfigurace spouštění.
• Zapište 0x01 na offsetovou adresu 0x00 v jádru Dual Configuration IP. Tato operace spustí rekonfiguraci obrazu aplikace v CFM1 a CFM2

Návod k referenčnímu designu

Generování programování Files

• Musíte vygenerovat následující programování files dříve, než budete moci použít upgrade vzdáleného systému na vývojové sadě MAX 10 FPGA:

Pro programování QSPI:

• sof — použití pfl.sof obsažený v referenčním návrhu nebo si můžete zvolit vytvoření jiného .sof obsahujícího váš vlastní PFL design
• pof – konfigurace file generované z .hex a naprogramované do QSPI flash.
• Pro Vzdálená aktualizace systému:
• pof – konfigurace file generované z .sof a naprogramované do interního blesku.
• rpd – obsahuje data pro interní blesk, která zahrnují nastavení ICB, CFM0, CFM1 a UFM.
• mapa — drží adresu pro každý paměťový sektor nastavení ICB, CFM0, CFM1 a UFM.

Generování files pro programování QSPI

Pro generování .pof file pro programování QSPI proveďte následující kroky:

1. Sestavte projekt Nios II a vygenerujte HEX file.
   • Poznámka: Informace o sestavení projektu Nios II a generování HEX viz AN730: Metody zavádění procesoru Nios II v zařízeních MAX 10 file.
2. Na File klikněte na Převést programování Files.
3. V části Programování výstupu file, vyberte Objekt programátoru File (.pof) v Programování file seznam typů.
4. V seznamu Mode vyberte 1-bit Passive Serial.
5. V seznamu Konfigurace zařízení vyberte CFI_512Mb.
6. V File pole název, zadejte file název pro programování file chcete vytvořit.
7. V části Vstup fileChcete-li převést seznam, odeberte řádek Options a SOF data. Klikněte na Přidat hexová data a zobrazí se dialogové okno Přidat hexová data. V poli Přidat hexová data vyberte Absolutní adresování a vložte .hex file generované z Nios II EDS Build Tools.
8. Po nastavení všech nastavení klikněte na Generovat a vygenerujte související programování file.

Související informace

AN730: Způsoby zavádění procesoru Nios II v zařízeních FPGA MAX 10
Generování files pro vzdálenou aktualizaci systému

Chcete-li vygenerovat soubory .pof, .map a .rpd files pro vzdálenou aktualizaci systému proveďte následující kroky:

1. Obnovte Factory_image, application_image_1 a application_image_2 a zkompilujte všechny tři návrhy.
2. Vygenerujte dva .pof fileje popsáno v následující tabulce:
   • Poznámka: Viz Generování .pof pomocí programování převodu Files pro kroky při generování .pof files.
3. Otevřete soubor app2.rpd pomocí libovolného hex editoru.
4. V hexadecimálním editoru vyberte blok binárních dat na základě počátečního a koncového offsetu podle .map file. Počáteční a koncový offset pro zařízení 10M50 je 0x12000 respektive 0xB9FFF. Zkopírujte tento blok do nového file a uložte jej do jiného .rpd file. Tento nový soubor .rpd file obsahuje pouze obrázek aplikace 2.

pof generování pomocí převést programování Files

Chcete-li převést .sof files do .pof files, postupujte takto:

1. Na File klikněte na Převést programování Files.
2. V části Programování výstupu file, vyberte Objekt programátoru File (.pof) v Programování file seznam typů.
3. V seznamu Režim vyberte možnost Vnitřní konfigurace.
4. V File pole název, zadejte file název pro programování file chcete vytvořit.
5. Chcete-li vytvořit mapu paměti File (.map), zapněte Vytvořit mapu paměti File (Automaticky generovat výstup_file.mapa). .map obsahuje adresu CFM a UFM s nastavením ICB, které nastavíte pomocí možnosti Option/Boot Info.
6.  Chcete-li vygenerovat nezpracovaná programovací data (.rpd), zapněte možnost Vytvořit konfigurační data RPD (Generate output_file_auto.rpd).
   S pomocí Memory Map File, můžete snadno identifikovat data pro každý funkční blok v souboru .rpd file. Můžete také extrahovat flash data pro programovací nástroje třetích stran nebo aktualizovat konfiguraci nebo uživatelská data prostřednictvím Altera On-Chip Flash IP.
7. Soubor .sof lze přidat pomocí vstupu files pro převod seznamu a můžete přidat až dva .sof files.
   • Pro účely vzdáleného upgradu systému si můžete ponechat původní data stránky 0 v souboru .pof a nahradit data stránky 1 novým souborem .sof file. Chcete-li to provést, musíte přidat soubor .pof file na stránce 0 tedy
     přidat stránku .sof a poté přidat novou stránku .sof file na
8. Po nastavení všech nastavení klikněte na Generovat a vygenerujte související programování file.

Programování QSPI

Chcete-li naprogramovat aplikační kód Nios II do QSPI flash, proveďte následující kroky:

1. Na vývojové sadě MAX 10 FPGA přepněte MAX10_BYPASSn na 0, abyste obešli zařízení VTAP (MAX II) na desce.
2. Připojte kabel Intel FPGA Download Cable (dříve USB Blaster) ke konektoru JTAG záhlaví.
3. V okně Programátor klikněte na Nastavení hardwaru a vyberte USB Blaster.
4. V seznamu režimů vyberte JTAG.
5. Klikněte na tlačítko Auto Detect v levém podokně.
6. Vyberte zařízení, které chcete naprogramovat, a klikněte na Přidat File.
7. Vyberte pfl.sof.
8. Klikněte na Start pro zahájení programování.
9. Po úspěšném naprogramování bez vypnutí desky klikněte znovu na tlačítko Auto Detect v levém podokně. V okně programátoru se zobrazí flash QSPI_512Mb.
10. Vyberte zařízení QSPI a klikněte na Přidat File.
11. Vyberte soubor .pof file generované dříve z .hex file.
12. Klikněte na Start pro zahájení programování QSPI flash.

Programování FPGA s počátečním obrazem pomocí JTAG

Musíte naprogramovat app1.pof do FPGA jako počáteční obrázek zařízení. Chcete-li naprogramovat app1.pof do FPGA, proveďte následující kroky:

1. V okně Programátor klikněte na Nastavení hardwaru a vyberte USB Blaster.
2. V seznamu režimů vyberte JTAG.
3. Klikněte na tlačítko Auto Detect v levém podokně.
4. Vyberte zařízení, které chcete naprogramovat, a klikněte na Přidat File.
5. Vyberte soubor app1.pof.
6. Klikněte na Start pro zahájení programování.

Aktualizace obrazu a spouštění rekonfigurace pomocí UART

Chcete-li vzdáleně nakonfigurovat vývojovou sadu MAX10 FPGA, proveďte následující kroky:

1. Poznámka: Než začnete, ujistěte se, že:
   • pin CONFIG_SEL na desce je nastaven na 0
   • port UART vaší desky je připojen k vašemu počítači
   • Otevřete Remote Terminal.exe a otevře se rozhraní vzdáleného terminálu.
2. Klikněte na Nastavení a zobrazí se okno Nastavení sériového portu.
3. Nastavte parametry vzdáleného terminálu tak, aby odpovídaly nastavení UART vybranému v jádru Quartus II UART IP. Po dokončení nastavení klepněte na tlačítko OK.
4. Stiskněte tlačítko nCONFIG na vývojové sadě nebo klíči 1 v textovém poli Odeslat a poté stiskněte Enter.
   • Na terminálu se zobrazí seznam voleb operací, jak je znázorněno níže:
   • Poznámka: Chcete-li vybrat operaci, zadejte číslo do textového pole Odeslat a stiskněte klávesu Enter.
5. Chcete-li aktualizovat obraz aplikace 1 obrazem aplikace 2, vyberte operaci 2. Budete vyzváni k vložení počáteční a koncové adresy CFM1 a CFM2.
   • Poznámka: Adresa zobrazená na mapě file zahrnuje nastavení ICB, CFM a UFM, ale Altera On-Chip
   • Flash IP má přístup pouze k CFM a UFM. Mezi adresou zobrazenou na mapě je tedy odchylka adresy file a okno parametru Altera On-Chip Flash IP.
6. Zadejte adresu na základě adresy určené v okně parametru Altera On-Chip Flash IP.
   • Po zadání koncové adresy se automaticky spustí mazání.
7. Po úspěšném vymazání budete vyzváni k zadání programovacího .rpd file pro obrázek aplikace 2.
   • Chcete-li nahrát obrázek, klikněte na OdeslatFile a poté vyberte soubor .rpd obsahující pouze obraz aplikace 2 a klepněte na Otevřít.
   • Poznámka: Kromě obrázku aplikace 2 můžete použít jakýkoli nový obrázek, který si přejete aktualizovat do zařízení.
   • Proces aktualizace se spustí přímo a vy můžete sledovat průběh přes terminál. V nabídce operací se zobrazí výzva Hotovo a nyní můžete zvolit další operaci.
8. Chcete-li spustit rekonfiguraci, vyberte operaci 4. Můžete pozorovat chování LED indikující různé obrázky načtené do zařízení.

Obraz	Stav LED (aktivní nízká)
Obrázek továrny	01010
Obrázek aplikace 1	10101
Obrázek aplikace 2	01110

Historie revizí dokumentu

Datum	Verze	Změny
února 2017	2017.02.21	Přeznačeno na Intel.
června 2015	2015.06.15	Počáteční vydání.

Dokumenty / zdroje

Zařízení intel MAX 10 FPGA přes UART s procesorem Nios II [pdfUživatelská příručka Zařízení MAX 10 FPGA přes UART s procesorem Nios II, zařízení MAX 10 FPGA, přes UART s procesorem Nios II, přes UART, procesor Nios II UART, Nios II, procesor UART

Reference

• Uživatelská příručka