intel MAX 10 FPGA-toestelle oor UART met die Nios II-verwerker

Produk inligting

Die verwysingsontwerp verskaf 'n eenvoudige toepassing wat basiese afgeleë konfigurasiekenmerke in Nios II-gebaseerde stelsels vir MAX 10 FPGA-toestelle implementeer. Die UART-koppelvlak wat in die MAX 10 FPGA-ontwikkelingskit ingesluit is, word saam met Altera UART IP-kern gebruik om die afgeleë konfigurasie-funksionaliteit te verskaf. MAX10 FPGA-toestelle bied die vermoë om tot twee konfigurasiebeelde te stoor wat die afgeleë stelselopgraderingsfunksie verder verbeter.

Afkortings

Afkorting	Beskrywing
Avalon-MM	Avalon geheue-gekarteer konfigurasie Flash geheue
CFM	Grafiese gebruikerskoppelvlak
ICB	Inisialisering konfigurasie Bit
MAP/.map	Geheue kaart File
Nios II EDS	Nios II Embedded Design Suite Ondersteuning
PFL	Parallelle Flash Loader IP-kern
POF/.pof	Programmeerdervoorwerp File
QSPI	Quad seriële perifere koppelvlak
RPD/.rpd	Rou programmeringsdata
SBT	Sagteware Bou Gereedskap
SOF/.sof	SRAM-voorwerp File
KARTJIE	Universele asynchrone ontvanger/sender
UFM	Gebruiker flitsgeheue

Produkgebruiksinstruksies

Voorvereiste

Die toepassing van hierdie verwysingsontwerp vereis dat jy die aangeduide vlak van kennis of ervaring in die volgende areas moet hê:

Vereistes:

Die volgende is die hardeware- en sagtewarevereistes vir die verwysingsontwerp:

Verwysingsontwerp Files

File Naam	Beskrywing
Fabrieksbeeld	In dubbele konfigurasie beelde konfigurasie af, CFM1 en CFM2 word gekombineer in 'n enkele CFM-berging.
app_beeld_1	Quartus II hardeware ontwerp file wat app_image_2 vervang tydens 'n afgeleë stelselopgradering.
app_beeld_2	Nios II sagteware toepassing kode dien as die kontroleerder vir die ontwerp van die afgeleë opgraderingstelsel.
Afstandstelsel_opgradering.c
fabriek_toepassing1.pof	Quartus II-programmering file wat bestaan ​​uit fabriek beeld en toepassingsbeeld 1, om in CFM0 en CFM1 & CFM2 geprogrammeer te word onderskeidelik by die aanvanklike atage.
fabriek_toepassing1.rpd
toepassingsbeeld_1.rpd
toepassingsbeeld_2.rpd
Nios_application.pof

Die verwysingsontwerp verskaf 'n eenvoudige toepassing wat basiese afgeleë konfigurasiekenmerke in Nios II-gebaseerde stelsels vir MAX 10 FPGA-toestelle implementeer. Die UART-koppelvlak wat in die MAX 10 FPGA-ontwikkelingskit ingesluit is, word saam met Altera UART IP-kern gebruik om die afgeleë konfigurasie-funksionaliteit te verskaf.

Verwante inligting

Verwysingsontwerp Files

Afstandstelselopgradering met MAX 10 FPGA oorview

Met die afgeleë stelselopgraderingsfunksie kan verbeterings en foutoplossings vir FPGA-toestelle op afstand gedoen word. In 'n ingebedde stelselomgewing moet firmware gereeld opgedateer word oor die verskillende tipes protokol, soos UART, Ethernet en I2C. Wanneer die ingebedde stelsel 'n FPGA insluit, kan firmware-opdaterings opdaterings van die hardeware-beeld op die FPGA insluit.
MAX10 FPGA-toestelle bied die vermoë om tot twee konfigurasiebeelde te stoor wat die afgeleë stelselopgraderingsfunksie verder verbeter. Een van die prente sal die rugsteunprent wees wat gelaai word as 'n fout in die huidige prent voorkom.

Afkortings

Tabel 1: Lys van afkortings

Afkorting Beskrywing
Avalon-MM	Avalon Memory-gekarteer
CFM	Konfigurasie flitsgeheue
GUI	Grafiese gebruikerskoppelvlak
ICB	Inisialisering konfigurasie Bit
MAP/.map	Geheue kaart File
Nios II EDS	Nios II Embedded Design Suite Ondersteuning
PFL	Parallelle Flash Loader IP-kern
POF/.pof	Programmeerdervoorwerp File

• Intel Corporation. Alle regte voorbehou. Intel, die Intel-logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus en Stratix woorde en logo's is handelsmerke van Intel Corporation of sy filiale in die VSA en/of ander lande. Intel waarborg prestasie van sy FPGA- en halfgeleierprodukte volgens huidige spesifikasies in ooreenstemming met Intel se standaardwaarborg, maar behou die reg voor om enige tyd sonder kennisgewing veranderinge aan enige produkte en dienste aan te bring. Intel aanvaar geen verantwoordelikheid of aanspreeklikheid wat voortspruit uit die toepassing of gebruik van enige inligting, produk of diens wat hierin beskryf word nie, behalwe soos uitdruklik skriftelik deur Intel ooreengekom. Intel-kliënte word aangeraai om die nuutste weergawe van toestelspesifikasies te bekom voordat hulle op enige gepubliseerde inligting staatmaak en voordat bestellings vir produkte of dienste geplaas word.
• Ander name en handelsmerke kan as die eiendom van ander geëis word.

Voorvereiste

Afkorting QSPI	Beskrywing Quad seriële perifere koppelvlak
RPD/.rpd	Rou programmeringsdata
SBT	Sagteware Bou Gereedskap
SOF/.sof	SRAM-voorwerp File
UART	Universele asynchrone ontvanger/sender
UFM	Gebruiker flitsgeheue

Voorvereiste

• Die toepassing van hierdie verwysingsontwerp vereis dat jy die aangeduide vlak van kennis of ervaring in die volgende areas moet hê:
• Werkende kennis van Nios II-stelsels en die gereedskap om dit te bou. Hierdie stelsels en gereedskap sluit die Quartus® II-sagteware, Qsys, en die Nios II EDS in.
• Kennis van Intel FPGA-konfigurasiemetodologieë en -gereedskap, soos die MAX 10 FPGA interne konfigurasie, afgeleë stelselopgraderingsfunksie en PFL.

Vereistes

• Die volgende is die hardeware- en sagtewarevereistes vir die verwysingsontwerp:
• MAX 10 FPGA-ontwikkelingskit
• Quartus II weergawe 15.0 met Nios II EDS
• 'n Rekenaar met 'n werkende UART-bestuurder en koppelvlak
• Enige binêre/heksadesimale file redakteur

Verwysingsontwerp Files

Tabel 2: Ontwerp Files Ingesluit by die Verwysingsontwerp

File Naam Fabrieksbeeld	Beskrywing • Quartus II hardeware ontwerp file in CFM0 gestoor te word. • Die terugvalprent/fabrieksprent wat gebruik moet word wanneer die fout in die toepassingsbeeld-aflaai voorkom.
app_beeld_1	• Quartus II hardeware ontwerp file in CFM1 en CFM2 gestoor te word.(1) • Die aanvanklike toepassingsbeeld wat in die toestel gelaai is.

1. In dubbelkonfigurasiebeelde-konfigurasiemodus word CFM1 en CFM2 gekombineer tot 'n enkele CFM-berging.

File Naam app_beeld_2	Beskrywing Quartus II hardeware ontwerp file wat app_image_2 vervang tydens afgeleë stelselopgradering.
Afstandstelsel_opgradering.c	Nios II-sagtewaretoepassingskode wat optree as die kontroleerder vir die ontwerp van die afgeleë opgraderingstelsel.
Remote Terminal.exe	• Uitvoerbaar file met 'n GUI. • Funksioneer as die terminaal vir gasheer om met MAX 10 FPGA-ontwikkelingskit te kommunikeer. • Stuur programmeringsdata deur UART. • Bronkode vir hierdie terminaal is ingesluit.

Tabel 3: Meester Files Ingesluit by die Verwysingsontwerp

Jy kan hierdie meester gebruik files vir die verwysingsontwerp sonder om die ontwerp saam te stel files.

File Naam   fabriek_toepassing1.pof fabriek_toepassing1.rpd	Beskrywing Quartus II-programmering file wat bestaan ​​uit fabrieksbeeld en toepassingsbeeld 1, wat in CFM0 en CFM1 & CFM2 onderskeidelik by die aanvanklike s geprogrammeer moet wordtage.
fabriek_toepassing2.pof fabriek_toepassing2.rpd	• Quartus II-programmering file wat bestaan ​​uit fabrieksbeeld en toepassingsbeeld 2. • Toepassingsprent 2 sal later onttrek word om toepassingprent 1 te vervang tydens afgeleë stelselopgradering, genaamd application_ image_2.rpd hieronder.
toepassingsbeeld_1.rpd	Quartus II rou programmeringsdata file wat slegs toepassingsbeeld 1 bevat.
toepassingsbeeld_2.rpd	Quartus II rou programmeringsdata file wat slegs toepassingsbeeld 2 bevat.
Nios_application.pof	• Programmering file wat bestaan ​​uit Nios II verwerker sagteware toepassing .hex file slegs. • Om in eksterne QSPI-flits geprogrammeer te word.
pfl.sof	• Quartus II .sof PFL bevat. • Geprogrammeer in QSPI-flits op MAX 10 FPGA-ontwikkelingskit.

Verwysing Ontwerp Funksionele Beskrywing

Nios II Gen2 verwerker

• Die Nios II Gen2-verwerker in die verwysingsontwerp het die volgende funksies:
• 'n Busmeester wat alle koppelvlakbewerkings met die Altera On-Chip Flash IP-kern hanteer, insluitend lees, skryf en uitvee.
• Verskaf 'n algoritme in sagteware om die programmeringsbisstroom vanaf 'n gasheerrekenaar te ontvang en herkonfigurasie deur die Dual Configuration IP-kern te aktiveer.
• U moet die resetvektor van die verwerker dienooreenkomstig instel. Dit is om te verseker dat die verwerker die korrekte toepassingskode vanaf óf UFM óf eksterne QSPI-flits laai.
• Let wel: As die Nios II-toepassingskode groot is, beveel Intel aan dat u die toepassingskode in die eksterne QSPI-flits stoor. In hierdie verwysingsontwerp wys die terugstelvektor na die eksterne QSPI-flits waar die Nios II-toepassingskode gestoor word.

Verwante inligting

• Nios II Gen2 Hardeware Ontwikkeling Handleiding
• Verskaf meer inligting oor die ontwikkeling van Nios II Gen2-verwerker.

Altera On-Chip Flash IP Core

• Die Altera On-Chip Flash IP-kern funksioneer as 'n koppelvlak vir die Nios II-verwerker om 'n lees-, skryf- of uitveebewerking na die CFM en UFM te doen. Die Altera On-Chip Flash IP-kern bied jou in staat om toegang te verkry, die CFM uit te vee en op te dateer met 'n nuwe konfigurasie-bisstroom. Die Altera On-Chip Flash IP-parameterredigeerder wys 'n voorafbepaalde adresreeks vir elke geheuesektor.

Verwante inligting

• Altera On-Chip Flash IP Core
• Verskaf meer inligting oor Altera On-Chip Flash IP Core.

Altera Dual Configuration IP Core

• Jy kan die Altera Dual Configuration IP-kern gebruik om toegang tot die afgeleë stelselopgraderingsblok in MAX 10 FPGA-toestelle te verkry. Die Altera Dual Configuration IP-kern laat jou toe om herkonfigurasie te aktiveer sodra die nuwe prent afgelaai is.

Verwante inligting

• Altera Dual Configuration IP Core
• Verskaf meer inligting oor Altera Dual Configuration IP Core

Altera UART IP Core

• Die UART IP-kern laat die kommunikasie van reekskarakterstrome toe tussen 'n ingebedde stelsel in MAX 10 FPGA en 'n eksterne toestel. As 'n Avalon-MM-meester kommunikeer die Nios II-verwerker met die UART IP-kern, wat 'n Avalon-MM-slaaf is. Hierdie kommunikasie word gedoen deur die lees en skryf van kontrole- en dataregisters.
• Die kern implementeer die RS-232 protokol tydsberekening en bied die volgende kenmerke:
• verstelbare baud rate, pariteit, stop, en data bisse
• opsionele RTS/CTS-vloeibeheerseine

Verwante inligting

• UART kern
• Verskaf meer inligting oor UART Core.

Generiese Quad SPI Controller IP Core

• Die Generic Quad SPI Controller IP-kern funksioneer as 'n koppelvlak tussen MAX 10 FPGA, die eksterne flits en die aanboord QSPI-flits. Die kern bied toegang tot die QSPI-flits deur lees-, skryf- en uitveebewerkings.
  Wanneer die Nios II-toepassing uitbrei met meer instruksies, sal die file grootte van die heks file gegenereer uit Nios II-toepassing sal groter wees. Behalwe 'n sekere groottelimiet, sal die UFM nie genoeg spasie hê om die toepassingshex te stoor nie file. Om dit op te los, kan jy die eksterne QSPI-flits wat beskikbaar is op die MAX 10 FPGA-ontwikkelingskit gebruik om die toepassing-hex te stoor file.

Die Nios II EDS sagteware toepassingsontwerp

• Die verwysingsontwerp sluit Nios II-sagtewaretoepassingskode in wat die afgeleë opgraderingstelselontwerp beheer. Die Nios II-sagtewaretoepassingskode reageer op die gasheerterminaal deur UART deur spesifieke instruksies uit te voer.

Dateer toepassingsbeelde op afstand op

• Nadat jy 'n programmeringsbisstroom versend het file met behulp van die Remote Terminal, is die Nios II-sagteware-toepassing ontwerp om die volgende te doen:

1. Stel die Altera On-Chip Flash IP-kernbeheerregister om die CFM1- en 2-sektor te ontskerm.
2. Voer sektor-uitveebewerking op CFM1 en CFM2 uit. Die sagteware ondersoek die statusregister van die Altera On-Chip Flash IP-kern om te verseker dat suksesvolle uitvee voltooi is.
3. Ontvang 4 grepe bitstroom op 'n slag vanaf stdin. Standaard invoer en afvoer kan gebruik word om data direk vanaf die gasheerterminaal te ontvang en uitset daarop te druk. Tipes standaard invoer- en uitvoeropsies kan ingestel word deur die BSP Editor in Nios II Eclipse Build-instrument.
4. Keer die bis-volgorde vir elke greep om.
   • Let wel: As gevolg van die konfigurasie van Altera On-Chip Flash IP Core, moet elke greep data omgekeer word voordat dit in CFM geskryf word.
5. Begin om 4 grepe data op 'n slag in CFM1 en CFM2 te skryf. Hierdie proses duur voort tot aan die einde van die programmering van bitstroom.
6. Ondersoek die statusregister van Altera On-Chip Flash IP om suksesvolle skryfwerk te verseker. Vra 'n boodskap om aan te dui dat die oordrag voltooi is.
   • Let wel: As die skryfbewerking misluk, sal die terminaal die bitstroom-stuurproses stop en 'n foutboodskap genereer.
7. Stel die beheerregister om CFM1 en CFM2 weer te beskerm om enige ongewenste skryfbewerking te voorkom.

Verwante inligting

• pof Generasie deur Convert Programmering Files aan
• Verskaf inligting oor die skep van rpd files tydens omskakelingsprogrammering files.

Aktiveer herkonfigurasie op afstand

• Nadat jy sneller-herkonfigurasie-operasie in die gasheer-afstandterminal gekies het, sal die Nios II-sagtewaretoepassing die volgende doen:

1. Ontvang die opdrag vanaf standaard invoer.
2. Begin die herkonfigurasie met die volgende twee skryfbewerkings:

• Skryf 0x03 na die offset-adres van 0x01 in die Dual Configuration IP-kern. Hierdie operasie oorskryf die fisiese CONFIG_SEL-pen en stel Beeld 1 as die volgende selflaai-konfigurasiebeeld.
• Skryf 0x01 na die offset-adres van 0x00 in die dubbele konfigurasie IP-kern. Hierdie bewerking veroorsaak herkonfigurasie na toepassingsbeeld in CFM1 en CFM2

Verwysingsontwerp deurloop

Genereer programmering Files

• Jy moet die volgende programmering genereer files voordat u die afgeleë stelselopgradering op die MAX 10 FPGA-ontwikkelingskit kan gebruik:

Vir QSPI-programmering:

• sag—gebruik die pfl.sof ingesluit in die verwysingsontwerp of jy kan kies om 'n ander .sof te skep wat jou eie PFL-ontwerp bevat
• pof—konfigurasie file gegenereer vanaf 'n .hex en in die QSPI-flits geprogrammeer.
• Vir afgeleë stelselopgradering:
• pof—konfigurasie file gegenereer vanaf 'n .sof en in die interne flits geprogrammeer.
• rpd—bevat die data vir interne flits wat ICB-instellings, CFM0, CFM1 en UFM insluit.
• kaart—hou die adres vir elke geheue sektor van ICB instellings, CFM0, CFM1 en UFM.

Genereer files vir QSPI-programmering

Om die .pof file vir QSPI-programmering, voer die volgende stappe uit:

1. Bou Nios II-projek en genereer HEX file.
   • Let wel: Verwys na AN730: Nios II-verwerker-selflaaimetodes in MAX 10-toestelle vir inligting oor die bou van Nios II-projek en generering van HEX file.
2. Op die File kieslys, klik Convert Programmering Files.
3. Onder Uitsetprogrammering file, kies Programmer Object File (.pof) in die Programmering file tipe lys.
4. Kies 1-bis Passiewe reeks in die Moduslys.
5. Kies CFI_512Mb in die konfigurasietoestellys.
6. In die File naam boks, spesifiseer die file naam vir die programmering file jy wil skep.
7. In die Invoer files om lys te omskep, verwyder die Opsies en SOF data ry. Klik Voeg Hex Data by en 'n Voeg Hex Data-dialoogvenster verskyn. In die Add Hex Data-kassie, kies Absolute adressering en voeg die .hex in file gegenereer uit Nios II EDS Build Tools.
8. Nadat alle instellings gestel is, klik Genereer om verwante programmering te genereer file.

Verwante inligting

AN730: Nios II-verwerker-selflaaimetodes in MAX 10 FPGA-toestelle
Genereer files vir Remote System Upgrade

Om die .pof, .map en .rpd te genereer fileVoer die volgende stappe uit vir afgeleë stelselopgradering:

1. Herstel die Factory_image, application_image_1 en application_image_2, en stel al drie ontwerpe saam.
2. Genereer twee .pof files beskryf in die volgende tabel:
   • Let wel: Verwys .pof Generation deur Convert Programmering Files vir stappe oor die generering van .pof files.
3. Maak die app2.rpd oop met enige hex-redigeerder.
4. In die hex-redigeerder, kies die binêre datablok gebaseer op die begin- en eindverskuiwing deur na die .map te verwys file. Die begin- en eindverstelling vir die 10M50-toestel is onderskeidelik 0x12000 en 0xB9FFF. Kopieer hierdie blokkie na 'n nuwe file en stoor dit in 'n ander .rpd file. Hierdie nuwe .rpd file bevat slegs toepassingsbeeld 2.

pof Generasie deur Convert Programmering Files

Om te skakel .sof files aan .pof files, volg hierdie stappe:

1. Op die File kieslys, klik Convert Programmering Files.
2. Onder Uitsetprogrammering file, kies Programmer Object File (.pof) in die Programmering file tipe lys.
3. Kies Interne konfigurasie in die Moduslys.
4. In die File naam boks, spesifiseer die file naam vir die programmering file jy wil skep.
5. Om 'n geheuekaart te genereer File (.map), skakel Skep geheuekaart aan File (Outo genereer uitset_file.kaart). Die .map bevat die adres van die CFM en UFM met die ICB-instelling wat jy ingestel het deur die Opsie/Boot Info opsie.
6.  Om 'n rou programmeringsdata (.rpd) te genereer, skakel Skep konfigurasiedata RPD aan (Genereer uitvoer_file_auto.rpd).
   Met die hulp van Memory Map File, kan jy maklik die data vir elke funksionele blok in die .rpd identifiseer file. U kan ook die flitsdata vir derdeparty-programmeringsinstrumente onttrek of die konfigurasie of gebruikersdata bywerk deur die Altera On-Chip Flash IP.
7. Die .sof kan bygevoeg word deur Invoer files om lys te omskep en jy kan tot twee .sof byvoeg files.
   • Vir afgeleë stelselopgraderingsdoeleindes kan jy die oorspronklike bladsy 0-data in die .pof behou, en bladsy 1-data vervang met nuwe .sof file. Om dit uit te voer, moet jy die .pof byvoeg file op bladsy 0, dan
     voeg .sof-bladsy by, voeg dan die nuwe .sof by file aan
8. Nadat alle instellings gestel is, klik Genereer om verwante programmering te genereer file.

Programmering van die QSPI

Om die Nios II-toepassingskode in die QSPI-flits te programmeer, voer die volgende stappe uit:

1. Op die MAX 10 FPGA-ontwikkelingskit, skakel die MAX10_BYPASSn na 0 om aan boord-VTAP (MAX II)-toestel te omseil.
2. Koppel die Intel FPGA-aflaaikabel (voorheen USB Blaster) aan die JTAG kop.
3. Klik in die programmeerdervenster op Hardware Setup en kies USB Blaster.
4. In die Moduslys, kies JTAG.
5. Klik op Outo-detectie-knoppie in die linkerpaneel.
6. Kies die toestel wat geprogrammeer moet word, en klik Voeg by File.
7. Kies die pfl.sof.
8. Klik Start om te begin programmering.
9. Nadat programmering suksesvol is, sonder om die bord af te skakel, klik weer op Outomatiese Bespeur-knoppie op die linkerpaneel. Jy sal 'n QSPI_512Mb-flits in die programmeerdervenster sien verskyn.
10. Kies die QSPI-toestel en klik Voeg by File.
11. Kies die .pof file voorheen gegenereer vanaf .hex file.
12. Klik Start om die QSPI-flits te begin programmeer.

Programmering van die FPGA met aanvanklike beeld met behulp van JTAG

Jy moet die app1.pof in die FPGA programmeer as die toestel se aanvanklike beeld. Om die app1.pof in die FPGA te programmeer, voer die volgende stappe uit:

1. Klik in die programmeerdervenster op Hardware Setup en kies USB Blaster.
2. In die Moduslys, kies JTAG.
3. Klik op Outo-detectie-knoppie in die linkerpaneel.
4. Kies die toestel wat geprogrammeer moet word, en klik Voeg by File.
5. Kies die app1.pof.
6. Klik Start om te begin programmering.

Dateer beeld op en aktiveer herkonfigurasie met UART

Voer die volgende stappe uit om jou MAX10 FPGA-ontwikkelingskit op afstand te konfigureer:

1. Let wel: Voordat jy begin, maak seker die volgende:
   • die CONFIG_SEL-pen op die bord is op 0 gestel
   • jou bord se UART-poort is aan jou rekenaar gekoppel
   • Maak Remote Terminal.exe oop en die Remote Terminal-koppelvlak maak oop.
2. Klik Instellings en Seriële poort instellings venster sal verskyn.
3. Stel die parameters van afgeleë terminale om te pas by die UART-instellings wat in Quartus II UART IP-kern gekies is. Nadat die instelling voltooi is, klik OK.
4. Druk die nCONFIG-knoppie op die ontwikkelingstel of sleutel in 1 in die Stuur tekskassie, en druk dan Enter.
   • 'n Lys van operasiekeuse sal op die terminaal verskyn, soos hieronder getoon:
   • Let wel: Om 'n bewerking te kies, sleutel die nommer in die Stuur tekskassie in en druk dan Enter.
5. Om toepassingsprent 1 met toepassingsprent 2 op te dateer, kies bewerking 2. Jy sal gevra word om begin- en eindadres van CFM1 en CFM2 in te voeg.
   • Let wel: Die adres wat op die kaart gewys word file sluit ICB-instellings, CFM en UFM in, maar die Altera On-Chip
   • Flash IP het slegs toegang tot CFM en UFM. Daar is dus 'n adresverskuiwing tussen die adres wat in kaart gewys word file en Altera On-Chip Flash IP parameter venster.
6. Sleutel die adres in gebaseer op die adres gespesifiseer deur die Altera On-Chip Flash IP-parametervenster.
   • Vee sal outomaties begin nadat jy die eindadres ingevoer het.
7. Nadat die uitvee suksesvol is, sal jy gevra word om programmering .rpd in te voer file vir toepassing beeld 2.
   • Om prent op te laai, klik StuurFile knoppie, en kies dan die .rpd wat slegs toepassingsbeeld 2 bevat en klik Open.
   • Let wel: Behalwe toepassingsprent 2, kan jy enige nuwe prent wat jy in die toestel wil opdateer, gebruik.
   • Die opdateringsproses sal direk begin en jy kan die vordering deur die terminaal monitor. Die bewerkingskieslys sal Klaar vra en jy kan nou die volgende bewerking kies.
8. Om herkonfigurasie te aktiveer, kies bewerking 4. Jy kan die LED-gedrag waarneem wat die verskillende beeld aandui wat in die toestel gelaai is.

Beeld	LED-status (aktief laag)
Fabrieksbeeld	01010
Toepassingsbeeld 1	10101
Toepassingsbeeld 2	01110

Dokument Hersieningsgeskiedenis

Datum	Weergawe	Veranderinge
Februarie 2017	2017.02.21	Herhandel as Intel.
Junie 2015	2015.06.15	Aanvanklike vrystelling.

Dokumente / Hulpbronne

intel MAX 10 FPGA-toestelle oor UART met die Nios II-verwerker [pdf] Gebruikersgids MAX 10 FPGA-toestelle oor UART met die Nios II-verwerker, MAX 10 FPGA-toestelle, oor UART met die Nios II-verwerker, oor UART, Nios II-verwerker UART, Nios II, verwerker UART

Verwysings

• Gebruikershandleiding