Dispositius intel MAX 10 FPGA sobre UART amb el processador Nios II

Informació del producte

El disseny de referència proporciona una aplicació senzilla que implementa funcions bàsiques de configuració remota en sistemes basats en Nios II per a dispositius MAX 10 FPGA. La interfície UART inclosa al kit de desenvolupament MAX 10 FPGA s'utilitza juntament amb el nucli IP d'Altera UART per proporcionar la funcionalitat de configuració remota. Els dispositius FPGA MAX10 ofereixen la capacitat d'emmagatzemar fins a dues imatges de configuració que milloren encara més la funció d'actualització del sistema remot.

Abreviatures

Abreviatura	Descripció
Avalon-MM	Avalon Memory-Mapped Configuration Memòria flaix
CFM	Interfície gràfica d'usuari
ICB	Bit de configuració d'inicialització
MAPA/.map	Mapa de memòria File
Nios II EDS	Compatibilitat amb Nios II Embedded Design Suite
PFL	Nucli IP del carregador de flaix paral·lel
POF/.pof	Objecte programador File
QSPI	Interfície perifèrica en sèrie quàdruple
RPD/.rpd	Dades de programació en brut
SBT	Eines de creació de programari
SOF/.sof	Objecte SRAM File
CISTELL	Receptor/transmissor asíncron universal
UFM	Memòria flash d'usuari

Instruccions d'ús del producte

Requisit previ

L'aplicació d'aquest disseny de referència requereix tenir el nivell de coneixement o experiència indicat en les àrees següents:

Requisits:

Els següents són els requisits de maquinari i programari per al disseny de referència:

Disseny de referència Files

File Nom	Descripció
Imatge_fàbrica	En mode de configuració d'imatges de configuració dual, CFM1 i CFM2 es combinen en un únic emmagatzematge CFM.
imatge_aplicació_1	Disseny de maquinari Quartus II file que substitueix app_image_2 durant una actualització remota del sistema.
imatge_aplicació_2	El codi de l'aplicació de programari Nios II actua com a controlador el disseny del sistema d'actualització remota.
Actualització_del_sistema_remot.c
factory_application1.pof	Programació Quartus II file que consta d'imatge de fàbrica i imatge de l'aplicació 1, per programar en CFM0 i CFM1 i CFM2 respectivament al s inicialtage.
factory_application1.rpd
imatge_aplicació_1.rpd
imatge_aplicació_2.rpd
Nios_application.pof

El disseny de referència proporciona una aplicació senzilla que implementa funcions bàsiques de configuració remota en sistemes basats en Nios II per a dispositius MAX 10 FPGA. La interfície UART inclosa al kit de desenvolupament MAX 10 FPGA s'utilitza juntament amb el nucli IP d'Altera UART per proporcionar la funcionalitat de configuració remota.

Informació relacionada

Disseny de referència Files

Actualització remota del sistema amb MAX 10 FPGA Overview

Amb la funció d'actualització remota del sistema, es poden fer millores i correccions d'errors per als dispositius FPGA de manera remota. En un entorn de sistema incrustat, el microprogramari s'ha d'actualitzar amb freqüència mitjançant els diferents tipus de protocol, com ara UART, Ethernet i I2C. Quan el sistema incrustat inclou una FPGA, les actualitzacions de microprogramari poden incloure actualitzacions de la imatge de maquinari a l'FPGA.
Els dispositius FPGA MAX10 ofereixen la capacitat d'emmagatzemar fins a dues imatges de configuració que milloren encara més la funció d'actualització del sistema remot. Una de les imatges serà la imatge de seguretat que es carrega si es produeix un error a la imatge actual.

Abreviatures

Taula 1: Llista d'abreviatures

Abreviatura Descripció
Avalon-MM	Mapes de memòria Avalon
CFM	Memòria flash de configuració
GUI	Interfície gràfica d'usuari
ICB	Bit de configuració d'inicialització
MAPA/.map	Mapa de memòria File
Nios II EDS	Compatibilitat amb Nios II Embedded Design Suite
PFL	Nucli IP del carregador de flaix paral·lel
POF/.pof	Objecte programador File

• Intel Corporation. Tots els drets reservats. Intel, el logotip d'Intel, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus i els logotips de Stratix són marques comercials d'Intel Corporation o de les seves filials als EUA i/o altres països. Intel garanteix el rendiment dels seus productes FPGA i semiconductors amb les especificacions actuals d'acord amb la garantia estàndard d'Intel, però es reserva el dret de fer canvis a qualsevol producte i servei en qualsevol moment sense previ avís. Intel no assumeix cap responsabilitat derivada de l'aplicació o l'ús de qualsevol informació, producte o servei descrit aquí, tret que Intel ho acordi expressament per escrit. Es recomana als clients d'Intel que obtinguin la darrera versió de les especificacions del dispositiu abans de confiar en qualsevol informació publicada i abans de fer comandes de productes o serveis.
• Altres noms i marques es poden reclamar com a propietat d'altres.

Requisit previ

Abreviatura QSPI	Descripció Interfície perifèrica en sèrie quàdruple
RPD/.rpd	Dades de programació en brut
SBT	Eines de creació de programari
SOF/.sof	Objecte SRAM File
UART	Receptor/transmissor asíncron universal
UFM	Memòria flash d'usuari

Requisit previ

• L'aplicació d'aquest disseny de referència requereix tenir el nivell de coneixement o experiència indicat en les àrees següents:
• Coneixements pràctics dels sistemes Nios II i les eines per construir-los. Aquests sistemes i eines inclouen el programari Quartus® II, Qsys i Nios II EDS.
• Coneixement de les metodologies i eines de configuració d'Intel FPGA, com ara la configuració interna MAX 10 FPGA, la funció d'actualització remota del sistema i PFL.

Requisits

• Els següents són els requisits de maquinari i programari per al disseny de referència:
• Kit de desenvolupament MAX 10 FPGA
• Quartus II versió 15.0 amb Nios II EDS
• Un ordinador amb un controlador i una interfície UART en funcionament
• Qualsevol binari/hexadecimal file editor

Disseny de referència Files

Taula 2: Disseny Files Inclòs al disseny de referència

File Nom Imatge_fàbrica	Descripció • Disseny de maquinari Quartus II file s'emmagatzemarà a CFM0. • La imatge alternativa/imatge de fàbrica que s'utilitzarà quan es produeixi l'error a la descàrrega de la imatge de l'aplicació.
imatge_aplicació_1	• Disseny de maquinari Quartus II file per emmagatzemar-se en CFM1 i CFM2.(1) • La imatge inicial de l'aplicació carregada al dispositiu.

1. En el mode de configuració d'imatges de configuració dual, CFM1 i CFM2 es combinen en un únic emmagatzematge CFM.

File Nom imatge_aplicació_2	Descripció Disseny de maquinari Quartus II file que substitueix app_image_2 durant l'actualització remota del sistema.
Actualització_del_sistema_remot.c	Codi d'aplicació de programari Nios II que actua com a controlador per al disseny del sistema d'actualització remota.
Remote Terminal.exe	• Executable file amb una GUI. • Funciona com a terminal perquè l'amfitrió interaccioni amb el kit de desenvolupament MAX 10 FPGA. • Envia dades de programació mitjançant UART. • S'inclou el codi font d'aquest terminal.

Taula 3: Màster Files Inclòs al disseny de referència

Podeu utilitzar aquests mestres files per al disseny de referència sense compilar el disseny files.

File Nom   factory_application1.pof factory_application1.rpd	Descripció Programació Quartus II file que consisteix en la imatge de fàbrica i la imatge d'aplicació 1, que s'ha de programar en CFM0 i CFM1 i CFM2, respectivament, a les s inicials.tage.
factory_application2.pof factory_application2.rpd	• Programació Quartus II file que consta de la imatge de fàbrica i la imatge de l'aplicació 2. • La imatge de l'aplicació 2 s'extreurà més tard per substituir la imatge de l'aplicació 1 durant l'actualització remota del sistema, anomenada application_image_2.rpd a continuació.
imatge_aplicació_1.rpd	Dades de programació en brut Quartus II file que només continguin la imatge 1 de l'aplicació.
imatge_aplicació_2.rpd	Dades de programació en brut Quartus II file que només conté la imatge de l'aplicació 2.
Nios_application.pof	• Programació file que consisteix en l'aplicació de programari del processador Nios II .hex file només. • Per ser programat en flash QSPI extern.
pfl.sof	• Quartus II .sof que conté PFL. • Programat en flaix QSPI al kit de desenvolupament MAX 10 FPGA.

Disseny de referència Descripció funcional

Processador Nios II Gen2

• El processador Nios II Gen2 en el disseny de referència té les funcions següents:
• Un bus mestre que gestiona totes les operacions d'interfície amb el nucli IP d'Altera On-Chip Flash, incloent lectura, escriptura i esborrat.
• Proporciona un algorisme al programari per rebre el flux de bits de programació des d'un ordinador amfitrió i activar la reconfiguració mitjançant el nucli IP de configuració dual.
• Heu de configurar el vector de restabliment del processador en conseqüència. Això és per assegurar-se que el processador arrenqui el codi d'aplicació correcte des del flash UFM o QSPI extern.
• Nota: Si el codi de l'aplicació Nios II és gran, Intel recomana que emmagatzemeu el codi de l'aplicació al flash QSPI extern. En aquest disseny de referència, el vector de restabliment apunta al flash QSPI extern on s'emmagatzema el codi de l'aplicació Nios II.

Informació relacionada

• Tutorial de desenvolupament de maquinari Nios II Gen2
• Ofereix més informació sobre el desenvolupament del processador Nios II Gen2.

Altera On-Chip Flash IP Core

• El nucli IP d'Altera On-Chip Flash funciona com a interfície per al processador Nios II per fer una operació de lectura, escriptura o esborrament al CFM i l'UFM. El nucli IP d'Altera On-Chip Flash us permet accedir, esborrar i actualitzar el CFM amb un nou flux de bits de configuració. L'editor de paràmetres IP d'Altera On-Chip Flash mostra un rang d'adreces predeterminat per a cada sector de memòria.

Informació relacionada

• Altera On-Chip Flash IP Core
• Ofereix més informació sobre Altera On-Chip Flash IP Core.

Altera Dual Configuration IP Core

• Podeu utilitzar el nucli IP d'Altera Dual Configuration per accedir al bloc d'actualització del sistema remot en dispositius MAX 10 FPGA. El nucli IP d'Altera Dual Configuration us permet activar la reconfiguració un cop descarregada la nova imatge.

Informació relacionada

• Altera Dual Configuration IP Core
• Proporciona més informació sobre Altera Dual Configuration IP Core

Altera UART IP Core

• El nucli UART IP permet la comunicació de fluxos de caràcters en sèrie entre un sistema incrustat a MAX 10 FPGA i un dispositiu extern. Com a mestre Avalon-MM, el processador Nios II es comunica amb el nucli IP UART, que és un esclau Avalon-MM. Aquesta comunicació es fa mitjançant la lectura i escriptura de registres de control i dades.
• El nucli implementa la temporització del protocol RS-232 i proporciona les següents característiques:
• velocitat de baudis ajustable, paritat, parada i bits de dades
• senyals de control de flux RTS/CTS opcionals

Informació relacionada

• Nucli UART
• Proporciona més informació sobre UART Core.

Nucli IP del controlador Quad SPI genèric

• El nucli IP del controlador genèric Quad SPI funciona com a interfície entre MAX 10 FPGA, el flaix extern i el flaix QSPI integrat. El nucli proporciona accés al flash QSPI mitjançant operacions de lectura, escriptura i esborrat.
  Quan l'aplicació Nios II s'amplia amb més instruccions, el file mida de l'hexagonal file generada des de l'aplicació Nios II serà més gran. Més enllà d'un cert límit de mida, l'UFM no tindrà un espai suficient per emmagatzemar l'hex de l'aplicació file. Per solucionar-ho, podeu utilitzar el flaix QSPI extern disponible al kit de desenvolupament MAX 10 FPGA per emmagatzemar l'hex de l'aplicació. file.

Disseny d'aplicacions de programari Nios II EDS

• El disseny de referència inclou el codi d'aplicació de programari Nios II que controla el disseny del sistema d'actualització remota. El codi de l'aplicació de programari Nios II respon al terminal amfitrió mitjançant UART executant instruccions específiques.

Actualització de les imatges de l'aplicació de forma remota

• Després d'haver transmès un flux de bits de programació file utilitzant el terminal remot, l'aplicació de programari Nios II està dissenyada per fer el següent:

1. Configureu el registre de control principal d'Altera On-Chip Flash IP per desprotegir el sector CFM1 i 2.
2. Realitzeu l'operació d'esborrat de sectors a CFM1 i CFM2. El programari sondeja el registre d'estat del nucli IP d'Altera On-Chip Flash per assegurar-se que s'ha completat amb èxit.
3. Rebeu 4 bytes de flux de bits alhora des de stdin. L'entrada i la sortida estàndard es poden utilitzar per rebre dades directament des del terminal amfitrió i imprimir-hi la sortida. Els tipus d'opcions d'entrada i sortida estàndard es poden establir mitjançant l'Editor BSP de l'eina Nios II Eclipse Build.
4. Inverteix l'ordre dels bits per a cada byte.
   • Nota: A causa de la configuració d'Altera On-Chip Flash IP Core, cal invertir cada byte de dades abans d'escriure'ls a CFM.
5. Comenceu a escriure 4 bytes de dades alhora a CFM1 i CFM2. Aquest procés continua fins al final del flux de bits de programació.
6. Sondeja el registre d'estat de l'IP Flash d'Altera On-Chip per garantir una escriptura correcta. Demana un missatge per indicar que la transmissió s'ha completat.
   • Nota: Si l'operació d'escriptura falla, el terminal aturarà el procés d'enviament del flux de bits i generarà un missatge d'error.
7. Configura el registre de control per tornar a protegir CFM1 i CFM2 per evitar qualsevol operació d'escriptura no desitjada.

Informació relacionada

• Generació pof mitjançant la programació Convert Files encès
• Proporciona informació sobre com crear rpd files durant la programació de conversió files.

Activació de la reconfiguració de forma remota

• Després de seleccionar l'operació de reconfiguració de l'activador al terminal remot amfitrió, l'aplicació de programari Nios II farà el següent:

1. Rebeu l'ordre de l'entrada estàndard.
2. Inicieu la reconfiguració amb les dues operacions d'escriptura següents:

• Escriviu 0x03 a l'adreça de compensació de 0x01 al nucli IP de configuració dual. Aquesta operació sobreescriu el pin físic CONFIG_SEL i estableix la imatge 1 com la següent imatge de configuració d'arrencada.
• Escriviu 0x01 a l'adreça de compensació de 0x00 al nucli IP de configuració dual. Aquesta operació activa la reconfiguració de la imatge de l'aplicació a CFM1 i CFM2

Tutorial del disseny de referència

Programació generadora Files

• Heu de generar la següent programació files abans de poder utilitzar l'actualització del sistema remot al kit de desenvolupament MAX 10 FPGA:

Per a la programació QSPI:

• sof—ús el pfl.sof inclòs al disseny de referència o podeu optar per crear un .sof diferent que contingui el vostre propi disseny PFL
• pof: configuració file generat a partir d'un .hex i programat al flash QSPI.
• Per Actualització remota del sistema:
• pof: configuració file generat a partir d'un .sof i programat al flash intern.
• rpd — conté les dades del flaix intern que inclou la configuració de l'ICB, CFM0, CFM1 i UFM.
• mapa - sosté l'adreça de cada sector de memòria de la configuració de l'ICB, CFM0, CFM1 i UFM.

Generant files per a la programació QSPI

Per generar el .pof file per a la programació QSPI, realitzeu els passos següents:

1. Construeix el projecte Nios II i genera HEX file.
   • Nota: Consulteu AN730: Mètodes d'arrencada del processador Nios II en dispositius MAX 10 per obtenir informació sobre la creació del projecte Nios II i la generació d'HEX file.
2. A la File menú, feu clic a Converteix programació Files.
3. Sota Programació de sortida file, seleccioneu Objecte programador File (.pof) a la Programació file llista de tipus.
4. A la llista Mode, seleccioneu Serial passiu d'1 bit.
5. A la llista de dispositius de configuració, seleccioneu CFI_512Mb.
6. En el File quadre de nom, especifiqueu el file nom per a la programació file que voleu crear.
7. A l'entrada files per convertir la llista, elimineu la fila Opcions i dades SOF. Feu clic a Afegeix dades hexadecimals i apareixerà un quadre de diàleg Afegeix dades hexadecimales. Al quadre Afegeix dades hexadecimales, seleccioneu Adreçament absolut i inseriu el .hex file generat a partir de Nios II EDS Build Tools.
8. Després de configurar tots els paràmetres, feu clic a Genera per generar la programació relacionada file.

Informació relacionada

AN730: Mètodes d'arrencada del processador Nios II en dispositius FPGA MAX 10
Generant files per a l'actualització del sistema remot

Per generar els .pof, .map i .rpd files per actualitzar el sistema remot, realitzeu els passos següents:

1. Restaureu Factory_image, application_image_1 i application_image_2 i compileu els tres dissenys.
2. Genereu dos .pof filees descriu a la taula següent:
   • Nota: Consulteu la generació de .pof mitjançant la programació de conversió Files per als passos per generar .pof files.
3. Obriu l'app2.rpd amb qualsevol editor hexadecimal.
4. A l'editor hexadecimal, seleccioneu el bloc de dades binàries en funció del desplaçament inicial i final fent referència al .map file. El desplaçament inicial i final del dispositiu 10M50 és 0x12000 i 0xB9FFF respectivament. Copieu aquest bloc en un de nou file i deseu-lo en un .rpd diferent file. Aquest nou .rpd file només conté la imatge 2 de l'aplicació.

Generació pof mitjançant la programació Convert Files

Per convertir .sof files a .pof files, seguiu aquests passos:

1. A la File menú, feu clic a Converteix programació Files.
2. Sota Programació de sortida file, seleccioneu Objecte programador File (.pof) a la Programació file llista de tipus.
3. A la llista Mode, seleccioneu Configuració interna.
4. En el File quadre de nom, especifiqueu el file nom per a la programació file que voleu crear.
5. Per generar un mapa de memòria File (.map), activeu Crea un mapa de memòria File (Genera automàticament la sortida_file.mapa). El .map conté l'adreça del CFM i l'UFM amb la configuració ICB que heu establert mitjançant l'opció Opció/Informació d'arrencada.
6.  Per generar dades de programació en brut (.rpd), activeu Crea dades de configuració RPD (Genera sortida_file_auto.rpd).
   Amb l'ajuda de Memory Map File, podeu identificar fàcilment les dades de cada bloc funcional al fitxer .rpd file. També podeu extreure les dades flash per a eines de programació de tercers o actualitzar la configuració o les dades d'usuari mitjançant l'IP Flash d'Altera On-Chip.
7. El .sof es pot afegir mitjançant l'entrada files per convertir la llista i podeu afegir fins a dos .sof files.
   • Per a l'actualització del sistema remot, podeu conservar les dades originals de la pàgina 0 al .pof i substituir les dades de la pàgina 1 per un nou .sof file. Per fer-ho, heu d'afegir el fitxer .pof file a la pàgina 0, doncs
     afegeix la pàgina .sof i, a continuació, afegeix la nova pàgina .sof file a
8. Després de configurar tots els paràmetres, feu clic a Genera per generar la programació relacionada file.

Programació del QSPI

Per programar el codi de l'aplicació Nios II al flash QSPI, seguiu els passos següents:

1. Al kit de desenvolupament MAX 10 FPGA, canvieu el MAX10_BYPASSn a 0 per evitar el dispositiu VTAP (MAX II) integrat.
2. Connecteu el cable de descàrrega Intel FPGA (anteriorment USB Blaster) al connector JTAG capçalera.
3. A la finestra del programador, feu clic a Configuració del maquinari i seleccioneu USB Blaster.
4. A la llista Mode, seleccioneu JTAG.
5. Feu clic al botó Detecció automàtica al panell esquerre.
6. Seleccioneu el dispositiu que voleu programar i feu clic a Afegeix File.
7. Seleccioneu el pfl.sof.
8. Feu clic a Inicia per iniciar la programació.
9. Després de programar correctament, sense apagar el tauler, torneu a fer clic al botó Detecció automàtica del panell esquerre. Veureu que apareix un flaix QSPI_512Mb a la finestra del programador.
10. Seleccioneu el dispositiu QSPI i feu clic a Afegeix File.
11. Seleccioneu el .pof file generat anteriorment a partir de .hex file.
12. Feu clic a Inicia per començar a programar el flaix QSPI.

Programació de l'FPGA amb imatge inicial utilitzant JTAG

Heu de programar l'app1.pof a l'FPGA com a imatge inicial del dispositiu. Per programar l'app1.pof a l'FPGA, seguiu els passos següents:

1. A la finestra del programador, feu clic a Configuració del maquinari i seleccioneu USB Blaster.
2. A la llista Mode, seleccioneu JTAG.
3. Feu clic al botó Detecció automàtica al panell esquerre.
4. Seleccioneu el dispositiu que voleu programar i feu clic a Afegeix File.
5. Seleccioneu l'aplicació 1.pof.
6. Feu clic a Inicia per iniciar la programació.

Actualització de la imatge i activació de la reconfiguració mitjançant UART

Per configurar de forma remota el vostre kit de desenvolupament FPGA MAX10, seguiu els passos següents:

1. Nota: Abans de començar, assegureu-vos del següent:
   • el pin CONFIG_SEL del tauler està establert a 0
   • el port UART del vostre tauler està connectat a l'ordinador
   • Obriu Remote Terminal.exe i s'obre la interfície de Remote Terminal.
2. Feu clic a Configuració i apareixerà la finestra de configuració del port sèrie.
3. Establiu els paràmetres del terminal remot perquè coincideixin amb la configuració UART seleccionada al nucli IP UART de Quartus II. Un cop finalitzada la configuració, feu clic a D'acord.
4. Premeu el botó nCONFIG del kit de desenvolupament o introduïu 1 al quadre de text Envia i, a continuació, premeu Enter.
   • Apareixerà una llista d'opcions d'operació al terminal, tal com es mostra a continuació:
   • Nota: Per seleccionar una operació, introduïu el número al quadre de text Envia i, a continuació, premeu Intro.
5. Per actualitzar la imatge de l'aplicació 1 amb la imatge de l'aplicació 2, seleccioneu l'operació 2. Se us demanarà que inseriu l'adreça inicial i final de CFM1 i CFM2.
   • Nota: L'adreça que es mostra al mapa file inclou configuracions ICB, CFM i UFM però l'Altera On-Chip
   • Flash IP només pot accedir a CFM i UFM. Per tant, hi ha un desplaçament d'adreça entre l'adreça que es mostra al mapa file i la finestra de paràmetres IP d'Altera On-Chip Flash.
6. Introduïu l'adreça en funció de l'adreça especificada a la finestra de paràmetres d'Altera On-Chip Flash IP.
   • Esborrar s'iniciarà automàticament després d'introduir l'adreça final.
7. Després d'esborrar correctament, se us demanarà que introduïu la programació .rpd file per a la imatge de l'aplicació 2.
   • Per carregar la imatge, feu clic a EnviaFile i, a continuació, seleccioneu només la imatge 2 de l'aplicació que conté .rpd i feu clic a Obre.
   • Nota: A part de la imatge de l'aplicació 2, podeu utilitzar qualsevol imatge nova que vulgueu actualitzar al dispositiu.
   • El procés d'actualització s'iniciarà directament i podreu controlar el progrés a través del terminal. El menú d'operacions us demanarà Fet i ara podeu triar la següent operació.
8. Per activar la reconfiguració, seleccioneu l'operació 4. Podeu observar el comportament del LED que indica la diferent imatge carregada al dispositiu.

Imatge	Estat del LED (actiu baix)
Imatge de fàbrica	01010
Imatge de l'aplicació 1	10101
Imatge de l'aplicació 2	01110

Historial de revisions de documents

Data	Versió	Canvis
febrer 2017	2017.02.21	Rebrandat com a Intel.
Juny 2015	2015.06.15	Alliberament inicial.

Documents/Recursos

Dispositius intel MAX 10 FPGA sobre UART amb el processador Nios II [pdfGuia de l'usuari MAX 10 dispositius FPGA sobre UART amb el processador Nios II, MAX 10 dispositius FPGA, sobre UART amb el processador Nios II, sobre UART, processador Nios II UART, Nios II, processador UART

Referències

• Manual d'usuari