Naprave intel MAX 10 FPGA prek UART s procesorjem Nios II

Informacije o izdelku

Referenčna zasnova zagotavlja preprosto aplikacijo, ki izvaja osnovne funkcije oddaljene konfiguracije v sistemih, ki temeljijo na Nios II, za naprave MAX 10 FPGA. Vmesnik UART, vključen v razvojni komplet MAX 10 FPGA, se uporablja skupaj z jedrom Altera UART IP za zagotavljanje funkcionalnosti oddaljene konfiguracije. Naprave MAX10 FPGA nudijo možnost shranjevanja do dveh konfiguracijskih slik, kar dodatno izboljša funkcijo oddaljene nadgradnje sistema.

Okrajšave

Okrajšava	Opis
Avalon-MM	Avalon Memory-Mapped Configuration Flash pomnilnik
CFM	Grafični uporabniški vmesnik
ICB	Konfiguracijski bit inicializacije
MAP/.map	Zemljevid spomina File
Nios II EDS	Nios II Embedded Design Suite Podpora
PFL	Parallel Flash Loader IP jedro
POF/.pof	Objekt programerja File
QSPI	Quad serijski periferni vmesnik
RPD/.rpd	Neobdelani programski podatki
SBT	Orodja za gradnjo programske opreme
SOF/.sof	Objekt SRAM File
VOZIČEK	Univerzalni asinhroni sprejemnik/oddajnik
UFM	Uporabniški flash pomnilnik

Navodila za uporabo izdelka

Predpogoj

Uporaba tega referenčnega dizajna zahteva, da imate navedeno raven znanja ali izkušenj na naslednjih področjih:

Zahteve:

Zahteve za strojno in programsko opremo za referenčno zasnovo so naslednje:

Referenčni dizajn Files

File Ime	Opis
Factory_image	V načinu konfiguracije slik dvojne konfiguracije, CFM1 in CFM2 so združeni v eno samo shranjevanje CFM.
app_image_1	Zasnova strojne opreme Quartus II file ki nadomešča app_image_2 med oddaljeno nadgradnjo sistema.
app_image_2	Koda programske aplikacije Nios II deluje kot krmilnik za zasnova sistema nadgradnje na daljavo.
Remote_system_upgrade.c
tovarniška_aplikacija1.pof	Programiranje Quartus II file ki je sestavljen iz tovarniške slike in slika aplikacije 1, ki se programira v CFM0 in CFM1 & CFM2 oziroma pri začetnem stage.
tovarniška_aplikacija1.rpd
slika_aplikacije_1.rpd
slika_aplikacije_2.rpd
Nios_application.pof

Referenčna zasnova zagotavlja preprosto aplikacijo, ki izvaja osnovne funkcije oddaljene konfiguracije v sistemih, ki temeljijo na Nios II, za naprave MAX 10 FPGA. Vmesnik UART, vključen v razvojni komplet MAX 10 FPGA, se uporablja skupaj z jedrom Altera UART IP za zagotavljanje funkcionalnosti oddaljene konfiguracije.

Povezane informacije

Referenčni dizajn Files

Oddaljena nadgradnja sistema z MAX 10 FPGA Overview

S funkcijo nadgradnje sistema na daljavo je mogoče izboljšave in popravke napak za naprave FPGA izvesti na daljavo. V okolju vgrajenega sistema je treba vdelano programsko opremo pogosto posodabljati prek različnih vrst protokolov, kot so UART, Ethernet in I2C. Ko vgrajeni sistem vključuje FPGA, lahko posodobitve strojne programske opreme vključujejo posodobitve slike strojne opreme na FPGA.
Naprave MAX10 FPGA nudijo možnost shranjevanja do dveh konfiguracijskih slik, kar dodatno izboljša funkcijo oddaljene nadgradnje sistema. Ena od slik bo varnostna kopija, ki se naloži, če se v trenutni sliki pojavi napaka.

Okrajšave

Tabela 1: Seznam okrajšav

Okrajšava Opis
Avalon-MM	Avalon Memory-Mapped
CFM	Konfiguracijski flash pomnilnik
GUI	Grafični uporabniški vmesnik
ICB	Konfiguracijski bit inicializacije
MAP/.map	Zemljevid spomina File
Nios II EDS	Nios II Embedded Design Suite Podpora
PFL	Parallel Flash Loader IP jedro
POF/.pof	Objekt programerja File

• Intel Corporation. Vse pravice pridržane. Intel, logotip Intel, besede in logotipi Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus in Stratix so blagovne znamke družbe Intel Corporation ali njenih podružnic v ZDA in/ali drugih državah. Intel jamči za delovanje svojih izdelkov FPGA in polprevodnikov v skladu s trenutnimi specifikacijami v skladu z Intelovo standardno garancijo, vendar si pridržuje pravico do sprememb katerega koli izdelka in storitve kadar koli brez predhodnega obvestila. Intel ne prevzema nobene odgovornosti ali obveznosti, ki izhaja iz uporabe ali uporabe katere koli informacije, izdelka ali storitve, opisanih tukaj, razen če je Intel izrecno pisno privolil v to. Intelovim strankam svetujemo, da pridobijo najnovejšo različico specifikacij naprave, preden se zanesejo na kakršne koli objavljene informacije in preden oddajo naročila za izdelke ali storitve.
• Druga imena in blagovne znamke se lahko zahtevajo kot last drugih.

Predpogoj

Okrajšava QSPI	Opis Quad serijski periferni vmesnik
RPD/.rpd	Neobdelani programski podatki
SBT	Orodja za gradnjo programske opreme
SOF/.sof	Objekt SRAM File
UART	Univerzalni asinhroni sprejemnik/oddajnik
UFM	Uporabniški flash pomnilnik

Predpogoj

• Uporaba tega referenčnega dizajna zahteva, da imate navedeno raven znanja ali izkušenj na naslednjih področjih:
• Delovno poznavanje sistemov Nios II in orodij za njihovo izdelavo. Ti sistemi in orodja vključujejo programsko opremo Quartus® II, Qsys in Nios II EDS.
• Poznavanje metodologij in orodij za konfiguracijo Intel FPGA, kot je notranja konfiguracija MAX 10 FPGA, funkcija nadgradnje sistema na daljavo in PFL.

Zahteve

• Zahteve za strojno in programsko opremo za referenčno zasnovo so naslednje:
• MAX 10 FPGA razvojni komplet
• Quartus II različica 15.0 z Nios II EDS
• Računalnik z delujočim gonilnikom in vmesnikom UART
• Katera koli dvojiška/šestnajstiška file urednik

Referenčni dizajn Files

Tabela 2: Oblikovanje Files Vključeno v referenčno zasnovo

File Ime Factory_image	Opis • Oblikovanje strojne opreme Quartus II file shraniti v CFM0. • Nadomestna slika/tovarniška slika, ki se uporabi, ko pride do napake pri prenosu slike aplikacije.
app_image_1	• Oblikovanje strojne opreme Quartus II file shraniti v CFM1 in CFM2.(1) • Začetna slika aplikacije, naložena v napravi.

1. V načinu konfiguracije slik dvojne konfiguracije sta CFM1 in CFM2 združena v en sam pomnilnik CFM.

File Ime app_image_2	Opis Zasnova strojne opreme Quartus II file ki nadomesti app_image_2 med oddaljeno nadgradnjo sistema.
Remote_system_ upgrade.c	Koda programske aplikacije Nios II, ki deluje kot krmilnik za načrtovanje sistema za nadgradnjo na daljavo.
Remote Terminal.exe	• Izvedljivo file z GUI. • Deluje kot terminal za gostitelja za interakcijo z razvojnim kompletom MAX 10 FPGA. • Pošilja programske podatke prek UART. • Izvorna koda za ta terminal je vključena.

Tabela 3: Master Files Vključeno v referenčno zasnovo

Lahko uporabite te mojstre files za referenčno zasnovo brez sestavljanja zasnove files.

File Ime   tovarniška_aplikacija1.pof tovarniška_aplikacija1.rpd	Opis Programiranje Quartus II file ki je sestavljen iz tovarniške slike in slike aplikacije 1, ki ju je treba programirati v CFM0 oziroma CFM1 in CFM2 pri začetnih stage.
tovarniška_aplikacija2.pof tovarniška_aplikacija2.rpd	• Programiranje Quartus II file ki je sestavljen iz tovarniške slike in aplikacijske slike 2. • Slika aplikacije 2 bo ekstrahirana pozneje, da bo nadomestila sliko aplikacije 1 med nadgradnjo sistema na daljavo, spodaj imenovano application_image_2.rpd.
slika_aplikacije_1.rpd	Neobdelani programski podatki Quartus II file ki vsebujejo samo sliko aplikacije 1.
slika_aplikacije_2.rpd	Neobdelani programski podatki Quartus II file ki vsebuje samo sliko aplikacije 2.
Nios_application.pof	• Programiranje file ki sestoji iz programske aplikacije procesorja Nios II .hex file samo. • Za programiranje v zunanjo bliskavico QSPI.
pfl.sof	• Quartus II .sof ki vsebuje PFL. • Programiran v QSPI flash na razvojnem kompletu MAX 10 FPGA.

Referenčni načrt Funkcionalni opis

Procesor Nios II Gen2

• Procesor Nios II Gen2 v referenčni zasnovi ima naslednje funkcije:
• Vodilo vodila, ki upravlja vse operacije vmesnika z jedrom IP Altera On-Chip Flash, vključno z branjem, pisanjem in brisanjem.
• Zagotavlja algoritem v programski opremi za sprejem bitnega toka programiranja iz gostiteljskega računalnika in sproži ponovno konfiguracijo prek jedra IP z dvojno konfiguracijo.
• Ustrezno morate nastaviti vektor ponastavitve procesorja. S tem zagotovimo, da procesor zažene pravilno kodo aplikacije iz UFM ali zunanjega bliskavice QSPI.
• Opomba: Če je koda aplikacije Nios II velika, Intel priporoča, da kodo aplikacije shranite v zunanjo bliskavico QSPI. V tej referenčni zasnovi vektor ponastavitve kaže na zunanjo bliskavico QSPI, kjer je shranjena koda aplikacije Nios II.

Povezane informacije

• Vadnica za razvoj strojne opreme Nios II Gen2
• Zagotavlja več informacij o razvoju procesorja Nios II Gen2.

Altera On-Chip Flash IP Core

• Jedro Altera On-Chip Flash IP deluje kot vmesnik za procesor Nios II za branje, pisanje ali brisanje v CFM in UFM. Jedro Altera On-Chip Flash IP vam omogoča dostop, brisanje in posodobitev CFM z novim bitnim tokom konfiguracije. Urejevalnik parametrov Altera On-Chip Flash IP prikazuje vnaprej določen obseg naslovov za vsak pomnilniški sektor.

Povezane informacije

• Altera On-Chip Flash IP Core
• Zagotavlja več informacij o Altera On-Chip Flash IP Core.

Altera Dual Configuration IP Core

• Za dostop do bloka za nadgradnjo oddaljenega sistema v napravah MAX 10 FPGA lahko uporabite IP jedro dvojne konfiguracije Altera. IP jedro dvojne konfiguracije Altera vam omogoča, da sprožite ponovno konfiguracijo, ko je nova slika prenesena.

Povezane informacije

• Altera Dual Configuration IP Core
• Zagotavlja več informacij o Altera Dual Configuration IP Core

Altera UART IP Core

• Jedro UART IP omogoča komunikacijo tokov serijskih znakov med vdelanim sistemom v MAX 10 FPGA in zunanjo napravo. Kot glavni Avalon-MM procesor Nios II komunicira z jedrom UART IP, ki je podrejeni Avalon-MM. Ta komunikacija poteka z branjem in pisanjem nadzornih in podatkovnih registrov.
• Jedro izvaja časovno usklajevanje protokola RS-232 in zagotavlja naslednje funkcije:
• nastavljiva hitrost prenosa, pariteta, zaustavitev in podatkovni biti
• izbirni signali za nadzor pretoka RTS/CTS

Povezane informacije

• Jedro UART
• Zagotavlja več informacij o UART Core.

Generic Quad SPI Controller IP Core

• Generic Quad SPI Controller IP jedro deluje kot vmesnik med MAX 10 FPGA, zunanjo bliskavico in vgrajeno bliskavico QSPI. Jedro omogoča dostop do bliskavice QSPI prek operacij branja, pisanja in brisanja.
  Ko se aplikacija Nios II razširi z več navodili, se file velikost heksa file ustvarjen iz aplikacije Nios II, bo večji. Nad določeno omejitvijo velikosti UFM ne bo imel dovolj prostora za shranjevanje šestnajstiške aplikacije file. Če želite to rešiti, lahko uporabite zunanjo bliskavico QSPI, ki je na voljo v razvojnem kompletu MAX 10 FPGA, za shranjevanje šestnajstiškega programa file.

Zasnova programske aplikacije Nios II EDS

• Referenčna zasnova vključuje kodo programske aplikacije Nios II, ki nadzoruje zasnovo sistema za nadgradnjo na daljavo. Koda programske aplikacije Nios II se odziva na gostiteljski terminal prek UART z izvajanjem posebnih navodil.

Posodabljanje slik aplikacij na daljavo

• Ko ste oddali programski bitni tok file z uporabo oddaljenega terminala je programska aplikacija Nios II zasnovana za naslednje:

1. Nastavite Altera On-Chip Flash IP core Control Register tako, da razveljavi zaščito sektorja CFM1 & 2.
2. Izvedite operacijo brisanja sektorjev na CFM1 in CFM2. Programska oprema preverja statusni register jedra Altera On-Chip Flash IP, da zagotovi, da je bilo brisanje uspešno zaključeno.
3. Prejemanje 4 bajtov bitnega toka naenkrat iz stdin. Standardni vhod in izhod se lahko uporabita za sprejem podatkov neposredno iz gostiteljskega terminala in tiskanje izhoda nanj. Vrste standardnih vhodnih in izhodnih možnosti lahko nastavite prek urejevalnika BSP v orodju Nios II Eclipse Build.
4. Obrne vrstni red bitov za vsak bajt.
   • Opomba: Zaradi konfiguracije Altera On-Chip Flash IP Core je treba vsak bajt podatkov obrniti, preden ga zapišete v CFM.
5. Začnite zapisovati 4 bajte podatkov naenkrat v CFM1 in CFM2. Ta proces se nadaljuje do konca programiranja bitnega toka.
6. Anketira statusni register Altera On-Chip Flash IP, da zagotovi uspešno operacijo zapisovanja. Pozove sporočilo, da je prenos končan.
   • Opomba: Če operacija zapisovanja ne uspe, bo terminal ustavil proces pošiljanja bitnega toka in ustvaril sporočilo o napaki.
7. Nastavi nadzorni register za ponovno zaščito CFM1 in CFM2, da prepreči kakršno koli neželeno pisanje.

Povezane informacije

• pof generiranje s programiranjem pretvorbe Fileje vklopljen
• Nudi informacije o ustvarjanju rpd files med programiranjem pretvorbe files.

Sprožitev ponovne konfiguracije na daljavo

• Ko izberete operacijo sprožitve ponovne konfiguracije v gostiteljskem oddaljenem terminalu, bo programska aplikacija Nios II naredila naslednje:

1. Prejmite ukaz iz standardnega vnosa.
2. Začnite ponovno konfiguracijo z naslednjima dvema operacijama pisanja:

• Zapišite 0x03 na naslov odmika 0x01 v jedru IP dvojne konfiguracije. Ta operacija prepiše fizični pin CONFIG_SEL in nastavi sliko 1 kot naslednjo sliko zagonske konfiguracije.
• Zapišite 0x01 na naslov odmika 0x00 v jedru IP dvojne konfiguracije. Ta operacija sproži ponovno konfiguracijo v sliko aplikacije v CFM1 in CFM2

Potek referenčnega oblikovanja

Ustvarjanje programiranja Files

• Ustvariti morate naslednje programiranje filepreden lahko uporabite nadgradnjo oddaljenega sistema na razvojnem kompletu MAX 10 FPGA:

Za programiranje QSPI:

• sof—uporaba pfl.sof, ki je vključen v referenčno zasnovo, lahko pa se odločite, da ustvarite drugačen .sof, ki vsebuje vašo lastno zasnovo PFL
• pof—konfiguracija file ustvarjen iz .hex in programiran v bliskavico QSPI.
• Za oddaljena nadgradnja sistema:
• pof—konfiguracija file ustvarjen iz .sof in programiran v notranjo bliskavico.
• rpd—vsebuje podatki za notranjo bliskavico, ki vključuje nastavitve ICB, CFM0, CFM1 in UFM.
• zemljevid—drži naslov za vsak pomnilniški sektor nastavitev ICB, CFM0, CFM1 in UFM.

Ustvarjanje files za programiranje QSPI

Za ustvarjanje datoteke .pof file za programiranje QSPI izvedite naslednje korake:

1. Zgradite projekt Nios II in ustvarite HEX file.
   • Opomba: Glejte AN730: Metode zagona procesorja Nios II v napravah MAX 10 za informacije o gradnji projekta Nios II in ustvarjanju HEX file.
2. Na File kliknite Pretvori programiranje Files.
3. Pod Izhodno programiranje file, izberite Programmer Object File (.pof) v programiranju file seznam tipov.
4. Na seznamu Mode izberite 1-bit Passive Serial.
5. Na seznamu Konfiguracijska naprava izberite CFI_512Mb.
6. V File ime polje, določite file ime za programiranje file želite ustvariti.
7. V vhodu files za pretvorbo seznama odstranite Možnosti in podatkovno vrstico SOF. Kliknite Dodaj šestnajstiške podatke in prikaže se pogovorno okno Dodaj šestnajstiške podatke. V polju Add Hex Data izberite Absolute addressing in vstavite .hex file ustvarjen iz orodij za gradnjo Nios II EDS.
8. Ko so vse nastavitve nastavljene, kliknite Ustvari, da ustvarite povezano programiranje file.

Povezane informacije

AN730: Metode zagona procesorja Nios II v MAX 10 napravah FPGA
Ustvarjanje files za oddaljeno nadgradnjo sistema

Za ustvarjanje datotek .pof, .map in .rpd files za oddaljeno nadgradnjo sistema izvedite naslednje korake:

1. Obnovite Factory_image, application_image_1 in application_image_2 ter prevedite vse tri načrte.
2. Ustvari dva .pof fileje opisano v naslednji tabeli:
   • Opomba: Glejte Generiranje .pof s programiranjem za pretvorbo Files za korake pri ustvarjanju .pof files.
3. Odprite app2.rpd s katerim koli hex urejevalnikom.
4. V šestnajstinškem urejevalniku izberite binarni podatkovni blok glede na začetni in končni odmik s sklicevanjem na .map file. Začetni in končni odmik za napravo 10M50 sta 0x12000 oziroma 0xB9FFF. Kopirajte ta blok v nov file in ga shranite v drug .rpd file. Ta novi .rpd file vsebuje samo sliko aplikacije 2.

pof generiranje s programiranjem pretvorbe Files

Za pretvorbo .sof files do .pof files, sledite tem korakom:

1. Na File kliknite Pretvori programiranje Files.
2. Pod Izhodno programiranje file, izberite Programmer Object File (.pof) v programiranju file seznam tipov.
3. Na seznamu Način izberite Notranja konfiguracija.
4. V File ime polje, določite file ime za programiranje file želite ustvariti.
5. Za ustvarjanje pomnilniškega zemljevida File (.map), vklopite Create Memory Map File (Samodejno ustvari izhod_file.zemljevid). .map vsebuje naslov CFM in UFM z nastavitvijo ICB, ki ste jo nastavili prek možnosti Option/Boot Info.
6.  Če želite ustvariti neobdelane programske podatke (.rpd), vklopite Create config data RPD (Generate output_file_auto.rpd).
   S pomočjo Memory Map File, lahko preprosto prepoznate podatke za vsak funkcijski blok v .rpd file. Izvlečete lahko tudi bliskovne podatke za programska orodja tretjih oseb ali posodobite konfiguracijo ali uporabniške podatke prek Altera On-Chip Flash IP.
7. .sof je mogoče dodati z vnosom files za pretvorbo seznama in dodate lahko do dva .sof files.
   • Za namene oddaljene nadgradnje sistema lahko obdržite izvirne podatke strani 0 v .pof in zamenjate podatke strani 1 z novimi .sof file. Če želite to izvesti, morate dodati .pof file na strani 0, torej
     dodajte stran .sof, nato dodajte novo .sof file do
8. Ko so vse nastavitve nastavljene, kliknite Ustvari, da ustvarite povezano programiranje file.

Programiranje QSPI

Za programiranje aplikacijske kode Nios II v bliskavico QSPI izvedite naslednje korake:

1. Na razvojnem kompletu MAX 10 FPGA preklopite MAX10_BYPASSn na 0, da zaobidete vgrajeno napravo VTAP (MAX II).
2. Priključite kabel za prenos Intel FPGA (prej USB Blaster) na JTAG glava.
3. V oknu Programmer kliknite Hardware Setup in izberite USB Blaster.
4. Na seznamu Način izberite JTAG.
5. V levem podoknu kliknite gumb Samodejno zaznaj.
6. Izberite napravo, ki jo želite programirati, in kliknite Dodaj File.
7. Izberite pfl.sof.
8. Kliknite Start za začetek programiranja.
9. Ko je programiranje uspešno, ne da bi izklopili ploščo, znova kliknite gumb Samodejno zaznaj v levem podoknu. Videli boste bliskavico QSPI_512Mb, ki se pojavi v oknu programatorja.
10. Izberite napravo QSPI in kliknite Dodaj File.
11. Izberite .pof file ustvarjen prej iz .hex file.
12. Kliknite Start, da začnete programirati bliskavico QSPI.

Programiranje FPGA z začetno sliko z uporabo JTAG

App1.pof morate programirati v FPGA kot začetno sliko naprave. Za programiranje app1.pof v FPGA izvedite naslednje korake:

1. V oknu Programmer kliknite Hardware Setup in izberite USB Blaster.
2. Na seznamu Način izberite JTAG.
3. V levem podoknu kliknite gumb Samodejno zaznaj.
4. Izberite napravo, ki jo želite programirati, in kliknite Dodaj File.
5. Izberite app1.pof.
6. Kliknite Start za začetek programiranja.

Posodabljanje slike in proženje ponovne konfiguracije z uporabo UART

Če želite na daljavo konfigurirati svoj razvojni komplet MAX10 FPGA, izvedite naslednje korake:

1. Opomba: Preden začnete, zagotovite naslednje:
   • pin CONFIG_SEL na plošči je nastavljen na 0
   • vrata UART vaše plošče so povezana z vašim računalnikom
   • Odprite Remote Terminal.exe in odpre se vmesnik Remote Terminal.
2. Kliknite Nastavitve in prikazalo se bo okno z nastavitvami serijskih vrat.
3. Nastavite parametre oddaljenega terminala, da se ujemajo z nastavitvami UART, izbranimi v jedru Quartus II UART IP. Ko je nastavitev končana, kliknite V redu.
4. Pritisnite gumb nCONFIG na razvojnem kompletu ali vnesite 1 v besedilno polje Pošlji in nato pritisnite Enter.
   • Na terminalu se prikaže seznam izbire operacij, kot je prikazano spodaj:
   • Opomba: Če želite izbrati operacijo, vnesite številko v besedilno polje Pošlji in pritisnite Enter.
5. Če želite posodobiti sliko aplikacije 1 s sliko aplikacije 2, izberite operacijo 2. Pozvani boste, da vnesete začetni in končni naslov CFM1 in CFM2.
   • Opomba: Naslov, prikazan na zemljevidu file vključuje nastavitve ICB, CFM in UFM, vendar Altera On-Chip
   • Flash IP lahko dostopa samo do CFM in UFM. Zato obstaja zamik naslova med naslovom, prikazanim na zemljevidu file in okno parametrov Altera On-Chip Flash IP.
6. Vnesite naslov na podlagi naslova, določenega v oknu parametrov Altera On-Chip Flash IP.
   • Brisanje se bo samodejno začelo, ko vnesete končni naslov.
7. Po uspešnem brisanju boste pozvani, da vnesete programiranje .rpd file za sliko aplikacije 2.
   • Če želite naložiti sliko, kliknite PošljiFile in nato izberite .rpd, ki vsebuje samo sliko aplikacije 2, in kliknite Odpri.
   • Opomba: Razen slike aplikacije 2 lahko uporabite katero koli novo sliko, ki jo želite posodobiti v napravi.
   • Postopek posodobitve se bo začel neposredno in napredek lahko spremljate prek terminala. Operacijski meni vas bo pozval Dokončano in zdaj lahko izberete naslednjo operacijo.
8. Če želite sprožiti ponovno konfiguracijo, izberite operacijo 4. Opazujete lahko delovanje LED, ki označuje drugačno sliko, naloženo v napravo.

Slika	Stanje LED (aktivno nizko)
Tovarniška slika	01010
Slika aplikacije 1	10101
Slika aplikacije 2	01110

Zgodovina revizij dokumenta

Datum	Različica	Spremembe
februar 2017	2017.02.21	Preimenovan v Intel.
junij 2015	2015.06.15	Začetna izdaja.

Dokumenti / Viri

Naprave intel MAX 10 FPGA prek UART s procesorjem Nios II [pdf] Uporabniški priročnik MAX 10 naprav FPGA prek UART s procesorjem Nios II, MAX 10 naprav FPGA, prek UART s procesorjem Nios II, prek UART, UART procesorja Nios II, Nios II, UART procesorja

Reference

• Uporabniški priročnik