Dispositivos Intel MAX 10 FPGA sobre UART con el procesador Nios II

Información del producto

El diseño de referencia proporciona una aplicación sencilla que implementa funciones básicas de configuración remota en sistemas basados ​​en Nios II para dispositivos MAX 10 FPGA. La interfaz UART incluida en el kit de desarrollo FPGA MAX 10 se utiliza junto con el núcleo IP UART de Altera para proporcionar la funcionalidad de configuración remota. Los dispositivos MAX10 FPGA brindan la capacidad de almacenar hasta dos imágenes de configuración que mejoran aún más la función de actualización remota del sistema.

Abreviaturas

Abreviatura	Descripción
Avalon-MM	Memoria flash de configuración asignada en memoria de Avalon
CFM	Interfaz gráfica de usuario
Banco Central Internacional	Bit de configuración de inicialización
MAPA/.mapa	Mapa de memoria File
Niños II EDS	Soporte de la suite de diseño integrado Nios II
Licenciatura en Finanzas Personales	Núcleo IP del cargador flash paralelo
POF/.pof	Objeto programador File
Indicador de calidad del producto (QSPI)	Interfaz periférica serie cuádruple
RPD/.rpd	Datos de programación sin procesar
SBT	Herramientas de creación de software
SOF/.sof	Objeto SRAM File
CARRO	Receptor/transmisor asíncrono universal
Universidad Federal	Memoria flash de usuario

Instrucciones de uso del producto

Requisito previo

La aplicación de este diseño de referencia requiere que tengas el nivel indicado de conocimientos o experiencia en las siguientes áreas:

Requisitos:

Los siguientes son los requisitos de hardware y software para el diseño de referencia:

Diseño de referencia Files

File Nombre	Descripción
Imagen_de_fabrica	En modo de configuración de imágenes de configuración dual, CFM1 y CFM2 se combinan en un único almacenamiento CFM.
imagen_aplicación_1	Diseño de hardware Quartus II file que reemplaza app_image_2 durante una actualización remota del sistema.
imagen_aplicación_2	El código de aplicación del software Nios II actúa como controlador para el diseño del sistema de actualización remota.
actualización_del_sistema_remoto.c
aplicación_fábrica1.pof	Programación Quartus II file que consta de imagen de fábrica y Imagen de aplicación 1, para programar en CFM0 y CFM1 y CFM2. respectivamente en la s inicialtage.
aplicación_fábrica1.rpd
imagen_aplicación_1.rpd
imagen_aplicación_2.rpd
Nios_aplicación.pof

El diseño de referencia proporciona una aplicación sencilla que implementa funciones básicas de configuración remota en sistemas basados ​​en Nios II para dispositivos MAX 10 FPGA. La interfaz UART incluida en el kit de desarrollo FPGA MAX 10 se utiliza junto con el núcleo IP UART de Altera para proporcionar la funcionalidad de configuración remota.

Información relacionada

Diseño de referencia Files

Actualización remota del sistema con MAX 10 FPGA Overview

Con la función de actualización remota del sistema, se pueden realizar mejoras y correcciones de errores para dispositivos FPGA de forma remota. En un entorno de sistema integrado, el firmware debe actualizarse con frecuencia a través de los distintos tipos de protocolo, como UART, Ethernet e I2C. Cuando el sistema integrado incluye una FPGA, las actualizaciones de firmware pueden incluir actualizaciones de la imagen de hardware en la FPGA.
Los dispositivos MAX10 FPGA brindan la capacidad de almacenar hasta dos imágenes de configuración que mejoran aún más la función de actualización remota del sistema. Una de las imágenes será la imagen de respaldo que se carga si ocurre un error en la imagen actual.

Abreviaturas

Tabla 1: Lista de abreviaturas

Abreviatura Descripción
Avalon-MM	Mapa de memoria de Avalon
CFM	Memoria flash de configuración
Interfaz gráfica de usuario	Interfaz gráfica de usuario
Banco Central Internacional	Bit de configuración de inicialización
MAPA/.mapa	Mapa de memoria File
Niños II EDS	Soporte de la suite de diseño integrado Nios II
Licenciatura en Finanzas Personales	Núcleo IP del cargador flash paralelo
POF/.pof	Objeto programador File

• Corporación Intel. Reservados todos los derechos. Intel, el logotipo de Intel, las palabras y los logotipos de Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus y Stratix son marcas comerciales de Intel Corporation o sus subsidiarias en EE. UU. y/o en otros países. Intel garantiza el rendimiento de sus productos semiconductores y FPGA según las especificaciones actuales de acuerdo con la garantía estándar de Intel, pero se reserva el derecho de realizar cambios en cualquier producto y servicio en cualquier momento sin previo aviso. Intel no asume ninguna responsabilidad u obligación que surja de la aplicación o el uso de cualquier información, producto o servicio descrito en este documento, excepto que Intel lo acuerde expresamente por escrito. Se recomienda a los clientes de Intel que obtengan la versión más reciente de las especificaciones del dispositivo antes de confiar en cualquier información publicada y antes de realizar pedidos de productos o servicios.
• Otros nombres y marcas pueden ser reclamados como propiedad de terceros.

Requisito previo

Abreviatura Indicador de calidad del producto (QSPI)	Descripción Interfaz periférica serie cuádruple
RPD/.rpd	Datos de programación sin procesar
SBT	Herramientas de creación de software
SOF/.sof	Objeto SRAM File
Unidad de control unidireccional (UART)	Receptor/transmisor asíncrono universal
Universidad Federal	Memoria flash de usuario

Requisito previo

• La aplicación de este diseño de referencia requiere que tengas el nivel indicado de conocimientos o experiencia en las siguientes áreas:
• Conocimiento práctico de los sistemas Nios II y las herramientas para construirlos. Estos sistemas y herramientas incluyen el software Quartus® II, Qsys y Nios II EDS.
• Conocimiento de las metodologías y herramientas de configuración de Intel FPGA, como la configuración interna de MAX 10 FPGA, la función de actualización remota del sistema y PFL.

Requisitos

• Los siguientes son los requisitos de hardware y software para el diseño de referencia:
• Kit de desarrollo FPGA MAX 10
• Quartus II versión 15.0 con Nios II EDS
• Una computadora con una interfaz y un controlador UART que funcionen
• Cualquier binario/hexadecimal file editor

Diseño de referencia Files

Tabla 2: Diseño Files Incluido en el diseño de referencia

File Nombre Imagen_de_fabrica	Descripción • Diseño de hardware Quartus II file para ser almacenado en CFM0. • La imagen alternativa/imagen de fábrica que se utilizará cuando se produzca el error en la descarga de la imagen de la aplicación.
imagen_aplicación_1	• Diseño de hardware Quartus II file para ser almacenado en CFM1 y CFM2.(1) • La imagen de la aplicación inicial cargada en el dispositivo.

1. En el modo de configuración de imágenes de configuración dual, CFM1 y CFM2 se combinan en un único almacenamiento CFM.

File Nombre imagen_aplicación_2	Descripción Diseño de hardware Quartus II file que reemplaza app_image_2 durante la actualización remota del sistema.
actualización_del_sistema_remoto.c	Código de aplicación de software Nios II que actúa como controlador para el diseño del sistema de actualización remota.
Terminal remoto.exe	• Ejecutable file con una GUI. • Funciona como terminal para que el host interactúe con el kit de desarrollo MAX 10 FPGA. • Envía datos de programación a través de UART. • Se incluye código fuente para este terminal.

Tabla 3: Maestro Files Incluido en el diseño de referencia

Puedes usar estos maestros files para el diseño de referencia sin compilar el diseño files.

File Nombre   aplicación_fábrica1.pof aplicación_fábrica1.rpd	Descripción Programación Quartus II file que consta de la imagen de fábrica y la imagen de aplicación 1, que se programarán en CFM0 y CFM1 y CFM2 respectivamente en la configuración inicial.tage.
aplicación_fábrica2.pof aplicación_fábrica2.rpd	• Programación Quartus II file que consta de imagen de fábrica e imagen de aplicación 2. • La imagen de la aplicación 2 se extraerá más adelante para reemplazar la imagen de la aplicación 1 durante la actualización remota del sistema, denominada aplicación_imagen_2.rpd a continuación.
imagen_aplicación_1.rpd	Datos de programación sin procesar de Quartus II file que contienen la imagen de la aplicación 1 únicamente.
imagen_aplicación_2.rpd	Datos de programación sin procesar de Quartus II file que contiene solo la imagen de la aplicación 2.
Nios_aplicación.pof	• Programación file que consta de la aplicación de software del procesador Nios II.hex file solo. • Para ser programado en flash QSPI externo.
pfl.sof	• Cuarto II .sof que contiene PFL. • Programado en flash QSPI en el kit de desarrollo FPGA MAX 10.

Diseño de referencia Descripción funcional

Procesador Nios II Gen2

• El procesador Nios II Gen2 en el diseño de referencia tiene las siguientes funciones:
• Un bus maestro que maneja todas las operaciones de interfaz con el núcleo Altera On-Chip Flash IP, incluidas lectura, escritura y borrado.
• Proporciona un algoritmo en software para recibir el flujo de bits de programación desde una computadora host y activar la reconfiguración a través del núcleo IP de configuración dual.
• Debe configurar el vector de reinicio del procesador en consecuencia. Esto es para garantizar que el procesador inicie el código de aplicación correcto desde UFM o una memoria flash QSPI externa.
• Nota: Si el código de la aplicación Nios II es grande, Intel recomienda almacenar el código de la aplicación en la memoria flash QSPI externa. En este diseño de referencia, el vector de reinicio apunta al flash QSPI externo donde se almacena el código de la aplicación Nios II.

Información relacionada

• Tutorial de desarrollo de hardware de Nios II Gen2
• Proporciona más información sobre el desarrollo del procesador Nios II Gen2.

Núcleo IP flash en chip Altera

• El núcleo Altera On-Chip Flash IP funciona como una interfaz para que el procesador Nios II realice una operación de lectura, escritura o borrado en el CFM y UFM. El núcleo Altera On-Chip Flash IP le permite acceder, borrar y actualizar el CFM con un nuevo flujo de bits de configuración. El editor de parámetros IP Flash en chip de Altera muestra un rango de direcciones predeterminado para cada sector de memoria.

Información relacionada

• Núcleo IP flash en chip Altera
• Proporciona más información sobre Altera On-Chip Flash IP Core.

Núcleo IP de configuración dual Altera

• Puede utilizar el núcleo IP de configuración dual de Altera para acceder al bloque de actualización del sistema remoto en dispositivos MAX 10 FPGA. El núcleo IP de configuración dual de Altera le permite activar la reconfiguración una vez que se haya descargado la nueva imagen.

Información relacionada

• Núcleo IP de configuración dual Altera
• Proporciona más información sobre Altera Dual Configuration IP Core

Núcleo IP UART de Altera

• El núcleo UART IP permite la comunicación de flujos de caracteres en serie entre un sistema integrado en MAX 10 FPGA y un dispositivo externo. Como maestro Avalon-MM, el procesador Nios II se comunica con el núcleo IP UART, que es un esclavo Avalon-MM. Esta comunicación se realiza mediante lectura y escritura de registros de control y datos.
• El núcleo implementa la temporización del protocolo RS-232 y proporciona las siguientes características:
• Velocidad de baudios, paridad, parada y bits de datos ajustables.
• Señales de control de flujo RTS/CTS opcionales.

Información relacionada

• Núcleo UART
• Proporciona más información sobre UART Core.

Núcleo IP del controlador SPI cuádruple genérico

• El núcleo IP del controlador Generic Quad SPI funciona como una interfaz entre MAX 10 FPGA, el flash externo y el flash QSPI integrado. El núcleo proporciona acceso a la memoria flash QSPI mediante operaciones de lectura, escritura y borrado.
  Cuando la aplicación Nios II se expande con más instrucciones, el file tamaño del hexágono file generado desde la aplicación Nios II será mayor. Más allá de un cierto límite de tamaño, la UFM no tendrá espacio suficiente para almacenar el hexadecimal de la aplicación. file. Para resolver esto, puede utilizar el flash QSPI externo disponible en el kit de desarrollo FPGA MAX 10 para almacenar el hexadecimal de la aplicación. file.

Diseño de aplicaciones de software Nios II EDS

• El diseño de referencia incluye el código de aplicación de software Nios II que controla el diseño del sistema de actualización remota. El código de la aplicación de software Nios II responde al terminal host a través de UART ejecutando instrucciones específicas.

Actualización de imágenes de aplicaciones de forma remota

• Después de haber transmitido un flujo de bits de programación file Usando la Terminal Remota, la aplicación de software Nios II está diseñada para hacer lo siguiente:

1. Configure el registro de control central IP Flash en el chip de Altera para desproteger el sector CFM1 y 2.
2. Realice la operación de borrado de sector en CFM1 y CFM2. El software sondea el registro de estado del núcleo IP Flash en el chip de Altera para garantizar que se haya completado el borrado correctamente.
3. Reciba 4 bytes de flujo de bits a la vez desde stdin. La entrada y salida estándar se pueden utilizar para recibir datos directamente desde el terminal host e imprimir la salida en él. Los tipos de opciones de entrada y salida estándar se pueden configurar a través del editor BSP en la herramienta Nios II Eclipse Build.
4. Invierte el orden de los bits de cada byte.
   • Nota: Debido a la configuración de Altera On-Chip Flash IP Core, cada byte de datos debe revertirse antes de escribirlo en CFM.
5. Comience a escribir 4 bytes de datos a la vez en CFM1 y CFM2. Este proceso continúa hasta el final del flujo de bits de programación.
6. Sondea el registro de estado de Altera On-Chip Flash IP para garantizar una operación de escritura exitosa. Muestra un mensaje para indicar que la transmisión se ha completado.
   • Nota: Si la operación de escritura falla, el terminal detendrá el proceso de envío del flujo de bits y generará un mensaje de error.
7. Configura el Registro de control para volver a proteger CFM1 y CFM2 para evitar cualquier operación de escritura no deseada.

Información relacionada

• Generación de pof mediante programación Convert Files en
• Proporciona información sobre la creación de rpd. files durante la programación de conversión files.

Activar la reconfiguración de forma remota

• Después de seleccionar la operación de reconfiguración del activador en la terminal remota del host, la aplicación de software Nios II hará lo siguiente:

1. Reciba el comando desde la entrada estándar.
2. Inicie la reconfiguración con las dos operaciones de escritura siguientes:

• Escriba 0x03 en la dirección de desplazamiento de 0x01 en el núcleo IP de configuración dual. Esta operación sobrescribe el pin físico CONFIG_SEL y establece la Imagen 1 como la siguiente imagen de configuración de inicio.
• Escriba 0x01 en la dirección de desplazamiento de 0x00 en el núcleo IP de configuración dual. Esta operación desencadena la reconfiguración de la imagen de la aplicación en CFM1 y CFM2.

Tutorial de diseño de referencia

Generando programación Files

• Tienes que generar la siguiente programación. files antes de poder utilizar la actualización remota del sistema en el kit de desarrollo MAX 10 FPGA:

Para programación QSPI:

• suave—uso el pfl.sof incluido en el diseño de referencia o puede optar por crear un .sof diferente que contenga su propio diseño PFL
• pof—configuración file generado a partir de un .hex y programado en el flash QSPI.
• Para Actualización remota del sistema:
• pof—configuración file generado a partir de un .sof y programado en el flash interno.
• rpd—contiene los datos para el flash interno que incluyen configuraciones ICB, CFM0, CFM1 y UFM.
• mapa—sostiene la dirección para cada sector de memoria de la configuración de ICB, CFM0, CFM1 y UFM.

Generando files para programación QSPI

Para generar el .pof file para la programación QSPI, realice los siguientes pasos:

1. Construye el proyecto Nios II y genera HEX file.
   • Nota: Consulte AN730: Métodos de arranque del procesador Nios II en dispositivos MAX 10 para obtener información sobre cómo crear el proyecto Nios II y generar HEX. file.
2. En el File menú, haga clic en Convertir programación Files.
3. En Programación de salida file, seleccione Objeto programador File (.pof) en la Programación file lista de tipos.
4. En la lista Modo, seleccione Serie pasiva de 1 bit.
5. En la lista de dispositivos de configuración, seleccione CFI_512Mb.
6. En el File cuadro de nombre, especifique el file nombre para la programacion file quieres crear.
7. En la entrada files para convertir la lista, elimine las opciones y la fila de datos SOF. Haga clic en Agregar datos hexadecimales y aparecerá un cuadro de diálogo Agregar datos hexadecimales. En el cuadro Agregar datos hexadecimales, seleccione Direccionamiento absoluto e inserte el archivo .hex. file generado a partir de Nios II EDS Build Tools.
8. Una vez establecidas todas las configuraciones, haga clic en Generar para generar programación relacionada. file.

Información relacionada

AN730: Métodos de arranque del procesador Nios II en dispositivos FPGA MAX 10
Generando files para actualización remota del sistema

Para generar el .pof, .map y .rpd filePara realizar una actualización remota del sistema, realice los siguientes pasos:

1. Restaure Factory_image, application_image_1 y application_image_2, y compile los tres diseños.
2. Genera dos .pof fileSe describe en la siguiente tabla:
   • Nota: Consulte la generación de .pof mediante la programación de conversión Files para conocer los pasos para generar .pof files.
3. Abra app2.rpd usando cualquier editor hexadecimal.
4. En el editor hexadecimal, seleccione el bloque de datos binarios según el desplazamiento inicial y final consultando el .map file. El desplazamiento inicial y final para el dispositivo 10M50 es 0x12000 y 0xB9FFF respectivamente. Copia este bloque a un nuevo file y guardarlo en un .rpd diferente file. Este nuevo .rpd file Contiene solo la imagen 2 de la aplicación.

Generación de pof mediante programación Convert Files

Para convertir .sof files en .pof files, sigue estos pasos:

1. En el File menú, haga clic en Convertir programación Files.
2. En Programación de salida file, seleccione Objeto programador File (.pof) en la Programación file lista de tipos.
3. En la lista Modo, seleccione Configuración interna.
4. En el File cuadro de nombre, especifique el file nombre para la programacion file quieres crear.
5. Para generar un mapa de memoria File (.map), active Crear mapa de memoria File (Generar salida automáticamente_file.mapa). El .map contiene la dirección del CFM y UFM con la configuración ICB que configuró a través de la opción Opción/Información de arranque.
6.  Para generar datos de programación sin procesar (.rpd), active Crear datos de configuración RPD (Generar salida_file_auto.rpd).
   Con la ayuda del mapa de memoria File, puede identificar fácilmente los datos de cada bloque funcional en el .rpd file. También puede extraer los datos flash para herramientas de programación de terceros o actualizar la configuración o los datos del usuario a través de Altera On-Chip Flash IP.
7. El .sof se puede agregar a través de Entrada files para convertir la lista y puedes agregar hasta dos .sof files.
   • Para fines de actualización remota del sistema, puede conservar los datos de la página 0 original en el .pof y reemplazar los datos de la página 1 con el nuevo .sof. file. Para realizar esto, debe agregar el .pof file en la página 0, entonces
     agregue la página .sof, luego agregue el nuevo .sof file a
8. Una vez establecidas todas las configuraciones, haga clic en Generar para generar programación relacionada. file.

Programando el QSPI

Para programar el código de la aplicación Nios II en la memoria flash QSPI, realice los siguientes pasos:

1. En el kit de desarrollo FPGA MAX 10, cambie MAX10_BYPASSn a 0 para omitir el dispositivo VTAP (MAX II) integrado.
2. Conecte el cable de descarga Intel FPGA (anteriormente USB Blaster) al JTAG encabezamiento.
3. En la ventana del Programador, haga clic en Configuración de hardware y seleccione USB Blaster.
4. En la lista Modo, seleccione JTAG.
5. Haga clic en el botón Detección automática en el panel izquierdo.
6. Seleccione el dispositivo a programar y haga clic en Agregar File.
7. Seleccione el pfl.sof.
8. Haga clic en Iniciar para comenzar a programar.
9. Después de que la programación sea exitosa, sin apagar la placa, haga clic nuevamente en el botón Detección automática en el panel izquierdo. Verá aparecer un flash QSPI_512Mb en la ventana del programador.
10. Seleccione el dispositivo QSPI y haga clic en Agregar File.
11. Seleccione el .pof file generado previamente desde .hex file.
12. Haga clic en Iniciar para comenzar a programar la memoria flash QSPI.

Programando la FPGA con Imagen Inicial usando JTAG

Debe programar app1.pof en la FPGA como imagen inicial del dispositivo. Para programar app1.pof en la FPGA, realice los siguientes pasos:

1. En la ventana del Programador, haga clic en Configuración de hardware y seleccione USB Blaster.
2. En la lista Modo, seleccione JTAG.
3. Haga clic en el botón Detección automática en el panel izquierdo.
4. Seleccione el dispositivo a programar y haga clic en Agregar File.
5. Seleccione app1.pof.
6. Haga clic en Iniciar para comenzar a programar.

Actualización de imagen y activación de reconfiguración mediante UART

Para configurar de forma remota su kit de desarrollo FPGA MAX10, realice los siguientes pasos:

1. Nota: Antes de comenzar, asegúrese de lo siguiente:
   • el pin CONFIG_SEL en el tablero está establecido en 0
   • El puerto UART de su placa está conectado a su computadora.
   • Abra Remote Terminal.exe y se abrirá la interfaz de Remote Terminal.
2. Haga clic en Configuración y aparecerá la ventana de configuración del puerto serie.
3. Configure los parámetros del terminal remoto para que coincidan con la configuración de UART seleccionada en el núcleo IP Quartus II UART. Una vez completada la configuración, haga clic en Aceptar.
4. Presione el botón nCONFIG en el kit de desarrollo o ingrese 1 en el cuadro de texto Enviar y luego presione Enter.
   • Aparecerá una lista de opciones de operación en el terminal, como se muestra a continuación:
   • Nota: Para seleccionar una operación, ingrese el número en el cuadro de texto Enviar y luego presione Enter.
5. Para actualizar la imagen de la aplicación 1 con la imagen de la aplicación 2, seleccione la operación 2. Se le pedirá que inserte la dirección inicial y final de CFM1 y CFM2.
   • Nota: La dirección que aparece en el mapa. file incluye configuraciones ICB, CFM y UFM, pero Altera On-Chip
   • Flash IP solo puede acceder a CFM y UFM. Por lo tanto, hay un desplazamiento de dirección entre la dirección que se muestra en el mapa file y ventana de parámetros Altera On-Chip Flash IP.
6. Introduzca la dirección según la dirección especificada en la ventana de parámetros IP de Flash en el chip de Altera.
   • El borrado comenzará automáticamente después de ingresar la dirección final.
7. Después de que el borrado sea exitoso, se le pedirá que ingrese el archivo .rpd de programación. file para la imagen de la aplicación 2.
   • Para cargar la imagen, haga clic en EnviarFile y luego seleccione el .rpd que contiene solo la imagen 2 de la aplicación y haga clic en Abrir.
   • Nota: Además de la imagen 2 de la aplicación, puede utilizar cualquier imagen nueva que desee actualizar en el dispositivo.
   • El proceso de actualización comenzará directamente y podrás monitorear el progreso a través del terminal. El menú de operaciones indicará Listo y ahora podrá elegir la siguiente operación.
8. Para activar la reconfiguración, seleccione la operación 4. Puede observar el comportamiento del LED que indica las diferentes imágenes cargadas en el dispositivo.

Imagen	Estado del LED (activo bajo)
Imagen de fábrica	01010
Imagen de aplicación 1	10101
Imagen de aplicación 2	01110

Historial de revisión del documento

Fecha	Versión	Cambios
Febrero de 2017	2017.02.21	Renombrado como Intel.
Junio ​​de 2015	2015.06.15	Lanzamiento inicial.

Documentos / Recursos

Dispositivos Intel MAX 10 FPGA sobre UART con el procesador Nios II [pdf] Guía del usuario Dispositivos MAX 10 FPGA sobre UART con el procesador Nios II, Dispositivos MAX 10 FPGA, sobre UART con el procesador Nios II, Sobre UART, Procesador UART Nios II, Nios II, Procesador UART

Referencias

• Manual de usuario