Perangkat intel MAX 10 FPGA Melalui UART dengan Prosesor Nios II

Informasi Produk

Desain referensi menyediakan aplikasi sederhana yang mengimplementasikan fitur konfigurasi jarak jauh dasar dalam sistem berbasis Nios II untuk perangkat MAX 10 FPGA. Antarmuka UART yang disertakan dalam Kit Pengembangan MAX 10 FPGA digunakan bersama dengan inti IP Altera UART untuk menyediakan fungsionalitas konfigurasi jarak jauh. Perangkat MAX10 FPGA menyediakan kemampuan untuk menyimpan hingga dua gambar konfigurasi yang selanjutnya meningkatkan fitur peningkatan sistem jarak jauh.

Singkatan

Singkatan	Keterangan
Avalon-MM	Memori Flash Konfigurasi yang Dipetakan Memori Avalon
CFM	Antarmuka pengguna grafis
ICB	Bit Konfigurasi Inisialisasi
PETA/.peta	Peta Memori File
Nios II EDS	Dukungan Suite Desain Tertanam Nios II
PFL	Inti IP Loader Flash Paralel
POF/.pof	Objek Pemrogram File
QSPI	Antarmuka periferal serial quad
RPD/.rpd	Data pemrograman mentah
SBT	Alat Pembuatan Perangkat Lunak
SOF/.sof	Objek SRAM File
KERANJANG	Penerima/pemancar asinkron universal
Universitas Islam Negeri (UMN)	Memori flash pengguna

Petunjuk Penggunaan Produk

Prasyarat

Penerapan desain referensi ini mengharuskan Anda memiliki tingkat pengetahuan atau pengalaman yang ditunjukkan dalam bidang-bidang berikut:

Persyaratan:

Berikut ini adalah persyaratan perangkat keras dan perangkat lunak untuk desain referensi:

Desain Referensi Files

File Nama	Keterangan
Gambar_pabrik	Dalam mode konfigurasi gambar konfigurasi ganda, CFM1 dan CFM2 digabungkan menjadi satu penyimpanan CFM.
aplikasi_gambar_1	Desain perangkat keras Quartus II file yang menggantikan app_image_2 selama peningkatan sistem jarak jauh.
aplikasi_gambar_2	Kode aplikasi perangkat lunak Nios II bertindak sebagai pengontrol desain sistem pemutakhiran jarak jauh.
Remote_system_upgrade.c
pabrik_aplikasi1.pof	Pemrograman Quartus II file yang terdiri dari gambar pabrik dan gambar aplikasi 1, untuk diprogram ke dalam CFM0 dan CFM1 & CFM2 masing-masing di awal stage.
pabrik_aplikasi1.rpd
aplikasi_gambar_1.rpd
aplikasi_gambar_2.rpd
Nios_application.pof

Desain referensi menyediakan aplikasi sederhana yang mengimplementasikan fitur konfigurasi jarak jauh dasar dalam sistem berbasis Nios II untuk perangkat MAX 10 FPGA. Antarmuka UART yang disertakan dalam MAX 10 FPGA Development Kit digunakan bersama dengan inti IP UART Altera untuk menyediakan fungsionalitas konfigurasi jarak jauh.

Informasi Terkait

Desain Referensi Files

Peningkatan Sistem Jarak Jauh dengan MAX 10 FPGA Berakhirview

Dengan fitur peningkatan sistem jarak jauh, penyempurnaan dan perbaikan bug untuk perangkat FPGA dapat dilakukan dari jarak jauh. Dalam lingkungan sistem tertanam, firmware perlu sering diperbarui melalui berbagai jenis protokol, seperti UART, Ethernet, dan I2C. Ketika sistem tertanam menyertakan FPGA, pembaruan firmware dapat mencakup pembaruan citra perangkat keras pada FPGA.
Perangkat MAX10 FPGA memberikan kemampuan untuk menyimpan hingga dua gambar konfigurasi yang selanjutnya meningkatkan fitur peningkatan sistem jarak jauh. Salah satu gambar akan menjadi gambar cadangan yang dimuat jika terjadi kesalahan pada gambar saat ini.

Singkatan

Tabel 1: Daftar Singkatan

Deskripsi Singkatan
Avalon-MM	Peta Memori Avalon
CFM	Konfigurasi memori flash
Antarmuka Pengguna (GUI)	Antarmuka pengguna grafis
ICB	Bit Konfigurasi Inisialisasi
PETA/.peta	Peta Memori File
Nios II EDS	Dukungan Suite Desain Tertanam Nios II
PFL	Inti IP Loader Flash Paralel
POF/.pof	Objek Pemrogram File

• Perusahaan Intel. Seluruh hak cipta. Intel, logo Intel, kata-kata dan logo Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus dan Stratix adalah merek dagang dari Intel Corporation atau anak perusahaannya di AS dan/atau negara lain. Intel menjamin performa produk FPGA dan semikonduktornya sesuai spesifikasi saat ini sesuai dengan garansi standar Intel, tetapi berhak mengubah produk dan layanan apa pun kapan saja tanpa pemberitahuan. Intel tidak bertanggung jawab atau berkewajiban yang timbul dari aplikasi atau penggunaan informasi, produk, atau layanan apa pun yang dijelaskan di sini kecuali secara tegas disetujui secara tertulis oleh Intel. Pelanggan Intel disarankan untuk mendapatkan versi terbaru dari spesifikasi perangkat sebelum mengandalkan informasi yang dipublikasikan dan sebelum memesan produk atau layanan.
• Nama dan merek lain dapat diklaim sebagai milik orang lain.

Prasyarat

Singkatan QSPI	Keterangan Antarmuka periferal serial quad
RPD/.rpd	Data pemrograman mentah
SBT	Alat Pembuatan Perangkat Lunak
SOF/.sof	Objek SRAM File
Bahasa Indonesia: UART	Penerima/pemancar asinkron universal
Universitas Islam Negeri (UMN)	Memori flash pengguna

Prasyarat

• Penerapan desain referensi ini mengharuskan Anda memiliki tingkat pengetahuan atau pengalaman yang ditunjukkan dalam bidang-bidang berikut:
• Pengetahuan tentang sistem Nios II dan alat untuk membangunnya. Sistem dan alat ini mencakup perangkat lunak Quartus® II, Qsys, dan Nios II EDS.
• Pengetahuan tentang metodologi dan alat konfigurasi Intel FPGA, seperti konfigurasi internal MAX 10 FPGA, fitur peningkatan sistem jarak jauh, dan PFL.

Persyaratan

• Berikut ini adalah persyaratan perangkat keras dan perangkat lunak untuk desain referensi:
• Kit pengembangan FPGA maksimal 10
• Quartus II versi 15.0 dengan Nios II EDS
• Komputer dengan driver dan antarmuka UART yang berfungsi
• Biner/heksadesimal apa pun file editor

Desain Referensi Files

Tabel 2: Desain Files Termasuk dalam Desain Referensi

File Nama Gambar_pabrik	Keterangan • Desain perangkat keras Quartus II file untuk disimpan di CFM0. • Gambar fallback/gambar pabrik yang akan digunakan bila terjadi kesalahan pada pengunduhan gambar aplikasi.
aplikasi_gambar_1	• Desain perangkat keras Quartus II file untuk disimpan di CFM1 dan CFM2.(1) • Gambar aplikasi awal dimuat di perangkat.

1. Dalam mode konfigurasi gambar konfigurasi ganda, CFM1 dan CFM2 digabungkan ke penyimpanan CFM tunggal.

File Nama aplikasi_gambar_2	Keterangan Desain perangkat keras Quartus II file yang menggantikan app_image_2 selama pemutakhiran sistem jarak jauh.
Peningkatan_sistem_jarak jauh.c	Kode aplikasi perangkat lunak Nios II bertindak sebagai pengontrol untuk desain sistem pemutakhiran jarak jauh.
Terminal Jarak Jauh.exe	• Dapat dieksekusi file dengan GUI. • Berfungsi sebagai terminal bagi host untuk berinteraksi dengan kit pengembangan MAX 10 FPGA. • Mengirimkan data pemrograman melalui UART. • Kode sumber untuk terminal ini disertakan.

Tabel 3: Guru Files Termasuk dalam Desain Referensi

Anda dapat menggunakan master ini files untuk desain referensi tanpa menyusun desain files.

File Nama   pabrik_aplikasi1.pof pabrik_aplikasi1.rpd	Keterangan Pemrograman Quartus II file yang terdiri dari gambar pabrik dan gambar aplikasi 1, untuk diprogram masing-masing menjadi CFM0 dan CFM1 & CFM2 pada detik awaltage.
pabrik_aplikasi2.pof pabrik_aplikasi2.rpd	• Pemrograman Quartus II file yang terdiri dari gambar pabrik dan gambar aplikasi 2. • Gambar aplikasi 2 nantinya akan diekstraksi untuk menggantikan gambar aplikasi 1 selama pemutakhiran sistem jarak jauh, bernama application_ image_2.rpd di bawah.
aplikasi_gambar_1.rpd	Data pemrograman mentah Quartus II file yang berisi gambar aplikasi 1 saja.
aplikasi_gambar_2.rpd	Data pemrograman mentah Quartus II file yang berisi gambar aplikasi 2 saja.
Nios_application.pof	• Pemrograman file yang terdiri dari aplikasi perangkat lunak prosesor Nios II .hex file hanya. • Untuk diprogram ke dalam flash QSPI eksternal.
pfl.sof	• Kuartus II .sof mengandung PFL. • Diprogram ke dalam flash QSPI pada kit Pengembangan MAX 10 FPGA.

Desain Referensi Deskripsi Fungsional

Prosesor Nios II Gen2

• Prosesor Nios II Gen2 pada desain referensi memiliki fungsi sebagai berikut:
• Master bus yang menangani semua operasi antarmuka dengan inti IP Flash Altera On-Chip termasuk membaca, menulis, dan menghapus.
• Menyediakan algoritme dalam perangkat lunak untuk menerima aliran bit pemrograman dari komputer host dan memicu konfigurasi ulang melalui inti IP Konfigurasi Ganda.
• Anda perlu mengatur ulang vektor prosesor yang sesuai. Ini untuk memastikan prosesor mem-boot kode aplikasi yang benar dari UFM atau flash QSPI eksternal.
• Catatan: Jika kode aplikasi Nios II berukuran besar, Intel menyarankan Anda menyimpan kode aplikasi di flash QSPI eksternal. Dalam desain referensi ini, vektor reset menunjuk ke flash QSPI eksternal tempat kode aplikasi Nios II disimpan.

Informasi Terkait

• Tutorial Pengembangan Perangkat Keras Nios II Gen2
• Memberikan informasi lebih lanjut tentang pengembangan Prosesor Nios II Gen2.

Inti IP Flash Pada Chip Altera

• Altera On-Chip Flash IP core berfungsi sebagai antarmuka prosesor Nios II untuk melakukan operasi baca, tulis atau hapus ke CFM dan UFM. Altera On-Chip Flash IP core memungkinkan Anda untuk mengakses, menghapus, dan memperbarui CFM dengan aliran bit konfigurasi baru. Editor parameter Altera On-Chip Flash IP menampilkan rentang alamat yang telah ditentukan sebelumnya untuk setiap sektor memori.

Informasi Terkait

• Inti IP Flash Pada Chip Altera
• Memberikan informasi lebih lanjut tentang Altera On-Chip Flash IP Core.

Altera Dual Konfigurasi IP Core

• Anda dapat menggunakan inti IP Konfigurasi Ganda Altera untuk mengakses blok pemutakhiran sistem jarak jauh di perangkat MAX 10 FPGA. Inti IP Konfigurasi Ganda Altera memungkinkan Anda memicu konfigurasi ulang setelah gambar baru diunduh.

Informasi Terkait

• Altera Dual Konfigurasi IP Core
• Memberikan informasi lebih lanjut tentang Altera Dual Configuration IP Core

Altera IP UART Inti

• Inti IP UART memungkinkan komunikasi aliran karakter serial antara sistem tertanam di MAX 10 FPGA dan perangkat eksternal. Sebagai master Avalon-MM, prosesor Nios II berkomunikasi dengan inti IP UART, yang merupakan budak Avalon-MM. Komunikasi ini dilakukan dengan membaca dan menulis kontrol dan register data.
• Inti mengimplementasikan pengaturan waktu protokol RS-232 dan menyediakan fitur-fitur berikut:
• baud rate, paritas, stop, dan bit data yang dapat disesuaikan
• sinyal kontrol aliran RTS/CTS opsional

Informasi Terkait

• Inti UART
• Memberikan informasi lebih lanjut tentang UART Core.

Inti IP Pengontrol Quad SPI Generik

• Inti IP Pengontrol Quad SPI Generik berfungsi sebagai antarmuka antara MAX 10 FPGA, flash eksternal, dan flash QSPI terpasang. Inti menyediakan akses ke flash QSPI melalui operasi baca, tulis, dan hapus.
  Ketika aplikasi Nios II diperluas dengan lebih banyak instruksi, itu file ukuran heks file dihasilkan dari aplikasi Nios II akan lebih besar. Di luar batas ukuran tertentu, UFM tidak akan memiliki ruang yang cukup untuk menyimpan aplikasi hex file. Untuk mengatasi ini, Anda dapat menggunakan flash QSPI eksternal yang tersedia pada kit Pengembangan MAX 10 FPGA untuk menyimpan hex aplikasi file.

Perancangan Aplikasi Perangkat Lunak EDS Nios II

• Desain referensi mencakup kode aplikasi perangkat lunak Nios II yang mengontrol desain sistem pemutakhiran jarak jauh. Respons kode aplikasi perangkat lunak Nios II ke terminal host melalui UART dengan mengeksekusi instruksi spesifik.

Memperbarui Gambar Aplikasi dari Jarak Jauh

• Setelah Anda mengirimkan aliran bit pemrograman file menggunakan Terminal Jarak Jauh, aplikasi perangkat lunak Nios II dirancang untuk melakukan hal berikut:

1. Atur Daftar Kontrol inti IP Flash Altera On-Chip untuk menghapus perlindungan sektor CFM1 & 2.
2. Lakukan operasi penghapusan sektor pada CFM1 dan CFM2. Perangkat lunak ini melakukan polling daftar status inti IP Flash Altera On-Chip untuk memastikan penghapusan berhasil telah selesai.
3. Terima 4 byte aliran bit sekaligus dari stdin. Input dan output standar dapat digunakan untuk menerima data langsung dari terminal host dan mencetak output ke dalamnya. Jenis opsi input dan output standar dapat diatur melalui Editor BSP di alat Nios II Eclipse Build.
4. Membalikkan urutan bit untuk setiap byte.
   • Catatan: Karena konfigurasi Altera On-Chip Flash IP Core, setiap byte data perlu dibalik sebelum ditulis ke CFM.
5. Mulailah menulis 4 byte data sekaligus ke dalam CFM1 dan CFM2. Proses ini berlanjut hingga akhir aliran bit pemrograman.
6. Mengumpulkan daftar status IP Flash Altera On-Chip untuk memastikan operasi penulisan berhasil. Meminta pesan untuk menunjukkan transmisi selesai.
   • Catatan: Jika operasi penulisan gagal, terminal akan menghentikan proses pengiriman aliran bit dan menghasilkan pesan kesalahan.
7. Mengatur Daftar Kontrol untuk melindungi kembali CFM1 dan CFM2 untuk mencegah operasi penulisan yang tidak diinginkan.

Informasi Terkait

• pof Generasi melalui Pemrograman Konversi Filesedang aktif
• Memberikan informasi tentang pembuatan rpd files selama program konversi files.

Memicu Konfigurasi Ulang dari Jarak Jauh

• Setelah Anda memilih operasi konfigurasi ulang pemicu di Terminal Jarak Jauh host, aplikasi perangkat lunak Nios II akan melakukan hal berikut:

1. Terima perintah dari input standar.
2. Mulai konfigurasi ulang dengan dua operasi penulisan berikut:

• Tulis 0x03 ke alamat offset 0x01 di inti IP Konfigurasi Ganda. Operasi ini menimpa pin fisik CONFIG_SEL dan menetapkan Gambar 1 sebagai gambar konfigurasi boot berikutnya.
• Tulis 0x01 ke alamat offset 0x00 di inti IP Konfigurasi Ganda. Operasi ini memicu konfigurasi ulang ke gambar aplikasi di CFM1 dan CFM2

Panduan Desain Referensi

Menghasilkan Pemrograman Files

• Anda harus menghasilkan pemrograman berikut files sebelum dapat menggunakan pemutakhiran sistem jarak jauh pada kit Pengembangan MAX 10 FPGA:

Untuk Pemrograman QSPI:

• lunak—gunakan pfl.sof disertakan dalam desain referensi atau Anda dapat memilih untuk membuat .sof berbeda yang berisi desain PFL Anda sendiri
• pof—konfigurasi file dihasilkan dari .hex dan diprogram ke dalam flash QSPI.
• Untuk Peningkatan Sistem jarak jauh:
• pof—konfigurasi file dihasilkan dari .sof dan diprogram ke dalam flash internal.
• rpd—berisi data untuk flash internal yang meliputi setting ICB, CFM0, CFM1 dan UFM.
• peta—ditahan alamat untuk setiap sektor memori pengaturan ICB, CFM0, CFM1 dan UFM.

Menghasilkan files untuk Pemrograman QSPI

Untuk menghasilkan .pof file untuk pemrograman QSPI, lakukan langkah-langkah berikut:

1. Bangun Proyek Nios II dan hasilkan HEX file.
   • Catatan: Lihat AN730: Metode Booting Prosesor Nios II di Perangkat MAX 10 untuk informasi tentang membangun proyek Nios II dan menghasilkan HEX file.
2. Pada File menu, klik Konversi Pemrograman Files.
3. Di bawah Pemrograman keluaran file, pilih Objek Pemrogram File (.pof) dalam Pemrograman file ketik daftar.
4. Dalam daftar Mode, pilih Serial Pasif 1-bit.
5. Dalam daftar Perangkat konfigurasi, pilih CFI_512Mb.
6. Di dalam File kotak nama, tentukan file nama untuk pemrograman file Anda ingin membuat.
7. Di Masukan files untuk mengonversi daftar, hapus baris data Opsi dan SOF. Klik Tambahkan Data Hex dan kotak dialog Tambahkan Data Hex muncul. Di kotak Tambahkan Data Hex, pilih Pengalamatan absolut dan masukkan .hex file dihasilkan dari Nios II EDS Build Tools.
8. Setelah semua pengaturan diatur, klik Generate untuk menghasilkan pemrograman terkait file.

Informasi Terkait

AN730: Metode Booting Prosesor Nios II di Perangkat MAX 10 FPGA
Menghasilkan files untuk Peningkatan Sistem Jarak Jauh

Untuk menghasilkan .pof, .map dan .rpd files untuk upgrade sistem jarak jauh, lakukan langkah-langkah berikut:

1. Pulihkan Factory_image, application_image_1 dan application_image_2, dan kompilasi ketiga desain.
2. Hasilkan dua .pof files dijelaskan dalam tabel berikut:
   • Catatan: Rujuk Pembuatan .pof melalui Pemrograman Konversi Files untuk langkah-langkah membuat .pof files.
3. Buka app2.rpd menggunakan hex editor apa saja.
4. Di hex editor, pilih blok data biner berdasarkan offset awal dan akhir dengan mengacu pada .map file. Offset awal dan akhir untuk perangkat 10M50 masing-masing adalah 0x12000 dan 0xB9FFF. Salin blok ini ke yang baru file dan simpan di .rpd yang berbeda file. .rpd baru ini file berisi gambar aplikasi 2 saja.

pof Generasi melalui Pemrograman Konversi Files

Untuk mengonversi .sof files ke .pof files, ikuti langkah-langkah berikut:

1. Pada File menu, klik Konversi Pemrograman Files.
2. Di bawah Pemrograman keluaran file, pilih Objek Pemrogram File (.pof) dalam Pemrograman file ketik daftar.
3. Dalam daftar Mode, pilih Konfigurasi Internal.
4. Di dalam File kotak nama, tentukan file nama untuk pemrograman file Anda ingin membuat.
5. Untuk menghasilkan Peta Memori File (.map), aktifkan Buat Peta Memori File (Hasilkan keluaran secara otomatis_file.peta). .map berisi alamat CFM dan UFM dengan setting ICB yang Anda atur melalui opsi Option/Boot Info.
6.  Untuk menghasilkan Data Pemrograman Mentah (.rpd), aktifkan Buat data konfigurasi RPD (Hasilkan output_file_auto.rpd).
   Dengan bantuan Peta Memori File, Anda dapat dengan mudah mengidentifikasi data untuk setiap blok fungsional di .rpd file. Anda juga dapat mengekstrak data flash untuk alat pemrograman pihak ketiga atau memperbarui konfigurasi atau data pengguna melalui Altera On-Chip Flash IP.
7. .sof dapat ditambahkan melalui Input files untuk mengonversi daftar dan Anda dapat menambahkan hingga dua .sof files.
   • Untuk tujuan pemutakhiran sistem jarak jauh, Anda dapat mempertahankan data halaman 0 asli di .pof, dan mengganti data halaman 1 dengan .sof baru file. Untuk melakukan ini, Anda perlu menambahkan .pof file di halaman 0, lalu
     tambahkan halaman .sof, lalu tambahkan .sof baru file ke
8. Setelah semua pengaturan diatur, klik Generate untuk menghasilkan pemrograman terkait file.

Pemrograman QSPI

Untuk memprogram kode aplikasi Nios II ke dalam flash QSPI, lakukan langkah-langkah berikut:

1. Pada MAX 10 FPGA Development Kit, alihkan MAX10_BYPASSn ke 0 untuk melewati perangkat VTAP (MAX II) on-board.
2. Hubungkan Kabel Unduhan Intel FPGA (sebelumnya USB Blaster) ke JTAG kepala.
3. Di jendela Programmer, klik Hardware Setup dan pilih USB Blaster.
4. Dalam daftar Mode, pilih JTAG.
5. Klik tombol Deteksi Otomatis di panel kiri.
6. Pilih perangkat yang akan diprogram, dan klik Tambah File.
7. Pilih pfl.sof.
8. Klik Mulai untuk memulai pemrograman.
9. Setelah pemrograman berhasil, tanpa mematikan papan, klik lagi tombol Deteksi Otomatis di panel kiri. Anda akan melihat flash QSPI_512Mb muncul di jendela programmer.
10. Pilih perangkat QSPI, dan klik Tambah File.
11. Pilih .pof file dihasilkan sebelumnya dari .hex file.
12. Klik Mulai untuk mulai memprogram flash QSPI.

Memprogram FPGA dengan Gambar Awal menggunakan JTAG

Anda harus memprogram app1.pof ke dalam FPGA sebagai gambar awal perangkat. Untuk memprogram app1.pof ke dalam FPGA, lakukan langkah-langkah berikut:

1. Di jendela Programmer, klik Hardware Setup dan pilih USB Blaster.
2. Dalam daftar Mode, pilih JTAG.
3. Klik tombol Deteksi Otomatis di panel kiri.
4. Pilih perangkat yang akan diprogram, dan klik Tambah File.
5. Pilih app1.pof.
6. Klik Mulai untuk memulai pemrograman.

Memperbarui Gambar dan Memicu Konfigurasi Ulang menggunakan UART

Untuk mengonfigurasi kit pengembangan FPGA MAX10 Anda dari jarak jauh, lakukan langkah-langkah berikut:

1. Catatan: Sebelum Anda mulai, pastikan hal berikut:
   • pin CONFIG_SEL di papan diatur ke 0
   • port UART board Anda terhubung ke komputer Anda
   • Buka Remote Terminal.exe dan antarmuka Terminal Jarak Jauh terbuka.
2. Klik Pengaturan dan jendela Pengaturan port serial akan muncul.
3. Atur parameter terminal jarak jauh agar sesuai dengan pengaturan UART yang dipilih di inti IP UART Quartus II. Setelah pengaturan selesai, klik OK.
4. Tekan tombol nCONFIG pada kit pengembangan atau masukkan 1 di kotak teks Kirim, lalu tekan Enter.
   • Daftar pilihan operasi akan muncul di terminal, seperti yang ditunjukkan di bawah ini:
   • Catatan: Untuk memilih operasi, masukkan nomor di kotak teks Kirim, lalu tekan Enter.
5. Untuk memperbarui gambar aplikasi 1 dengan gambar aplikasi 2, pilih operasi 2. Anda akan diminta untuk memasukkan alamat awal dan akhir CFM1 dan CFM2.
   • Catatan: Alamat yang ditunjukkan pada peta file termasuk pengaturan ICB, CFM dan UFM tetapi Altera On-Chip
   • Flash IP hanya dapat mengakses CFM dan UFM. Oleh karena itu, ada offset alamat antara alamat yang ditampilkan di peta file dan jendela parameter Altera On-Chip Flash IP.
6. Masukkan alamat berdasarkan alamat yang ditentukan oleh jendela parameter IP Flash Altera On-Chip.
   • Hapus akan dimulai secara otomatis setelah Anda memasukkan alamat akhir.
7. Setelah penghapusan berhasil, Anda akan diminta memasukkan pemrograman .rpd file untuk gambar aplikasi 2.
   • Untuk mengunggah gambar, klik KirimFile , lalu pilih .rpd yang hanya berisi gambar aplikasi 2 dan klik Buka.
   • Catatan: Selain gambar aplikasi 2, Anda dapat menggunakan gambar baru apa pun yang ingin Anda perbarui ke dalam perangkat.
   • Proses pembaruan akan langsung dimulai dan Anda dapat memantau kemajuannya melalui terminal. Menu operasi akan meminta Selesai dan Anda sekarang dapat memilih operasi berikutnya.
8. Untuk memicu konfigurasi ulang, pilih operasi 4. Anda dapat mengamati perilaku LED yang menunjukkan gambar berbeda yang dimuat ke perangkat.

Gambar	Status LED (Aktif Rendah)
Gambar Pabrik	01010
Gambar Aplikasi 1	10101
Gambar Aplikasi 2	01110

Riwayat Revisi Dokumen

Tanggal	Versi	Perubahan
Februari 2017	2017.02.21	Berganti nama menjadi Intel.
Juni 2015	2015.06.15	Rilis awal.

Dokumen / Sumber Daya

Perangkat intel MAX 10 FPGA Melalui UART dengan Prosesor Nios II [Bahasa Indonesia:] Panduan Pengguna Perangkat MAX 10 FPGA Lebih dari UART dengan Prosesor Nios II, Perangkat MAX 10 FPGA, Lebih Dari UART dengan Prosesor Nios II, Lebih Dari UART, Prosesor Nios II UART, Nios II, Prosesor UART

Referensi

• Panduan Pengguna