Прылады intel MAX 10 FPGA праз UART з працэсарам Nios II

Інфармацыя аб прадукце

Эталонны дызайн забяспечвае простае прыкладанне, якое рэалізуе асноўныя функцыі дыстанцыйнай канфігурацыі ў сістэмах на базе Nios II для прылад MAX 10 FPGA. Інтэрфейс UART, які ўваходзіць у камплект распрацоўкі MAX 10 FPGA, выкарыстоўваецца разам з ядром Altera UART IP для забеспячэння функцыянальнасці аддаленай канфігурацыі. Прылады MAX10 FPGA забяспечваюць магчымасць захоўвання да двух вобразаў канфігурацыі, што яшчэ больш паляпшае функцыю аддаленага абнаўлення сістэмы.

Скарачэнні

Абрэвіятура	Апісанне
Авалон-ММ	Флэш-памяць Avalon Memory-Mapped Configuration
CFM	Графічны інтэрфейс карыстальніка
ICB	Біт канфігурацыі ініцыялізацыі
КАРТА/.map	Карта памяці File
Nios II EDS	Падтрымка Nios II Embedded Design Suite
ПФЛ	Ядро Parallel Flash Loader IP
POF/.pof	Аб'ект праграміста File
QSPI	Quad паслядоўны перыферыйны інтэрфейс
RPD/.rpd	Неапрацаваныя даныя праграмавання
SBT	Інструменты зборкі праграмнага забеспячэння
SOF/.sof	Аб'ект SRAM File
ВАЗІК	Універсальны асінхронны прыёмнік/перадатчык
УФМ	Флэш-памяць карыстальніка

Інструкцыя па ўжыванні прадукту

Абавязковая ўмова

Прымяненне гэтага эталоннага дызайну патрабуе ад вас указанага ўзроўню ведаў або вопыту ў наступных галінах:

Патрабаванні:

Ніжэй прыведзены патрабаванні да абсталявання і праграмнага забеспячэння для эталоннага дызайну:

Эталонны дызайн Files

File Імя	Апісанне
Завадскі_малюнак	У рэжыме канфігурацыі малюнкаў падвойнай канфігурацыі CFM1 і CFM2 аб'ядноўваюцца ў адно сховішча CFM.
дадатак_выява_1	Дызайн абсталявання Quartus II file які замяняе app_image_2 падчас аддаленага абнаўлення сістэмы.
дадатак_выява_2	Код праграмнага забеспячэння Nios II дзейнічае як кантролер для дызайн сістэмы дыстанцыйнага абнаўлення.
Remote_system_upgrade.c
завод_дадатак1.поф	Праграмаванне Quartus II file які складаецца з фабрычнага малюнка і малюнак прыкладання 1, які будзе запраграмаваны ў CFM0 і CFM1 & CFM2 адпаведна на пачатковым сtage.
фабрычнае_прыкладанне1.rpd
вобраз_прыкладання_1.rpd
вобраз_прыкладання_2.rpd
Nios_application.pof

Эталонны дызайн забяспечвае простае прыкладанне, якое рэалізуе асноўныя функцыі дыстанцыйнай канфігурацыі ў сістэмах на базе Nios II для прылад MAX 10 FPGA. Інтэрфейс UART, які ўваходзіць у камплект распрацоўкі MAX 10 FPGA, выкарыстоўваецца разам з ядром Altera UART IP для забеспячэння функцыянальнасці аддаленай канфігурацыі.

Звязаная інфармацыя

Эталонны дызайн Files

Аддаленае абнаўленне сістэмы з MAX 10 FPGA Overview

Дзякуючы функцыі аддаленага абнаўлення сістэмы ўдасканаленні і выпраўленні памылак для прылад FPGA можна рабіць выдалена. У асяроддзі ўбудаванай сістэмы ўбудаванае праграмнае забеспячэнне неабходна часта абнаўляць праз розныя тыпы пратаколаў, такія як UART, Ethernet і I2C. Калі ўбудаваная сістэма ўключае ў сябе FPGA, абнаўленні ўбудаванага праграмнага забеспячэння могуць уключаць абнаўленні вобраза апаратнага забеспячэння на FPGA.
Прылады MAX10 FPGA забяспечваюць магчымасць захоўвання да двух вобразаў канфігурацыі, што яшчэ больш паляпшае функцыю аддаленага абнаўлення сістэмы. Адзін з відарысаў будзе рэзервовым відарысам, які загружаецца, калі ў бягучым відарысе ўзнікае памылка.

Скарачэнні

Табліца 1: Спіс скарачэнняў

Абрэвіятура Апісанне
Авалон-ММ	Avalon Memory-Mapped
CFM	Флэш-памяць канфігурацыі
GUI	Графічны інтэрфейс карыстальніка
ICB	Біт канфігурацыі ініцыялізацыі
КАРТА/.map	Карта памяці File
Nios II EDS	Падтрымка Nios II Embedded Design Suite
ПФЛ	Ядро Parallel Flash Loader IP
POF/.pof	Аб'ект праграміста File

• Карпарацыя Intel. Усе правы ахоўваюцца. Intel, лагатып Intel, словы і лагатыпы Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus і Stratix з'яўляюцца гандлёвымі маркамі карпарацыі Intel або яе даччыных кампаній у ЗША і/ці іншых краінах. Intel гарантуе прадукцыйнасць сваёй FPGA і паўправадніковай прадукцыі ў адпаведнасці з бягучымі спецыфікацыямі ў адпаведнасці са стандартнай гарантыяй Intel, але пакідае за сабой права ўносіць змены ў любыя прадукты і паслугі ў любы час без папярэдняга паведамлення. Intel не нясе ніякай адказнасці або абавязацельстваў, якія вынікаюць з прымянення або выкарыстання любой інфармацыі, прадукту або паслугі, апісаных тут, за выключэннем выпадкаў, прама ўзгодненых Intel у пісьмовай форме. Кліентам Intel рэкамендуецца атрымаць апошнюю версію спецыфікацый прылады, перш чым спадзявацца на любую апублікаваную інфармацыю і перад размяшчэннем заказаў на прадукты ці паслугі.
• Іншыя назвы і брэнды могуць быць заяўлены як уласнасць іншых.

Абавязковая ўмова

Абрэвіятура QSPI	Апісанне Quad паслядоўны перыферыйны інтэрфейс
RPD/.rpd	Неапрацаваныя даныя праграмавання
SBT	Інструменты зборкі праграмнага забеспячэння
SOF/.sof	Аб'ект SRAM File
UART	Універсальны асінхронны прыёмнік/перадатчык
УФМ	Флэш-памяць карыстальніка

Абавязковая ўмова

• Прымяненне гэтага эталоннага дызайну патрабуе ад вас указанага ўзроўню ведаў або вопыту ў наступных галінах:
• Практычнае веданне сістэм Nios II і інструментаў для іх стварэння. Гэтыя сістэмы і інструменты ўключаюць праграмнае забеспячэнне Quartus® II, Qsys і Nios II EDS.
• Веданне метадалогій і інструментаў канфігурацыі Intel FPGA, такіх як унутраная канфігурацыя MAX 10 FPGA, функцыя аддаленага абнаўлення сістэмы і PFL.

Патрабаванні

• Ніжэй прыведзены патрабаванні да абсталявання і праграмнага забеспячэння для эталоннага дызайну:
• Набор распрацоўшчыка MAX 10 FPGA
• Quartus II версія 15.0 з Nios II EDS
• Кампутар з працоўным драйверам і інтэрфейсам UART
• Любы двайковы/шаснаццатковы file рэдактар

Эталонны дызайн Files

Табліца 2: Дызайн Files Уключаны ў эталонны дызайн

File Імя Завадскі_малюнак	Апісанне • Дызайн абсталявання Quartus II file захоўвацца ў CFM0. • Рэзервовы вобраз/завадскі вобраз, які будзе выкарыстоўвацца пры ўзнікненні памылкі пры загрузцы вобраза прыкладання.
дадатак_выява_1	• Дызайн абсталявання Quartus II file для захоўвання ў CFM1 і CFM2.(1) • Першапачатковы вобраз прыкладання, загружаны ў прыладу.

1. У рэжыме канфігурацыі малюнкаў падвойнай канфігурацыі CFM1 і CFM2 аб'ядноўваюцца ў адно сховішча CFM.

File Імя дадатак_выява_2	Апісанне Дызайн абсталявання Quartus II file які замяняе app_image_2 падчас аддаленага абнаўлення сістэмы.
Remote_system_ upgrade.c	Код праграмнага забеспячэння Nios II, які дзейнічае як кантролер для распрацоўкі сістэмы дыстанцыйнага абнаўлення.
Аддалены тэрмінал.exe	• Выкананы файл file з графічным інтэрфейсам. • Выконвае функцыі тэрмінала для ўзаемадзеяння хоста з камплектам распрацоўніка MAX 10 FPGA. • Адпраўляе дадзеныя праграмавання праз UART. • Зыходны код для гэтага тэрмінала ўключаны.

Табліца 3: Майстар Files Уключаны ў эталонны дызайн

Вы можаце выкарыстоўваць гэтыя майстры files для эталоннага дызайну без кампіляцыі дызайну files.

File Імя   factory_application1.pof factory_application1.rpd	Апісанне Праграмаванне Quartus II file які складаецца з фабрычнага вобраза і вобраза прыкладання 1, якія будуць запраграмаваны ў CFM0 і CFM1 і CFM2 адпаведна ў пачатковых stage.
factory_application2.pof factory_application2.rpd	• Праграмаванне Quartus II file які складаецца з выявы завода і выявы прыкладання 2. • Вобраз прыкладання 2 будзе выняты пазней, каб замяніць вобраз прыкладання 1 падчас аддаленага абнаўлення сістэмы, названы ніжэй application_ image_2.rpd.
вобраз_прыкладання_1.rpd	Неапрацаваныя даныя праграмавання Quartus II file якія змяшчаюць толькі выяву прыкладання 1.
вобраз_прыкладання_2.rpd	Неапрацаваныя даныя праграмавання Quartus II file які змяшчае толькі выяву прыкладання 2.
Nios_application.pof	• Праграмаванне file які складаецца з праграмнага прыкладання для працэсара Nios II .hex file толькі. • Для праграмавання ў знешнюю ўспышку QSPI.
пфл.соф	• Квартус II .sof які змяшчае ПФЛ. • Запраграмаваны ў флэш-памяці QSPI на камплекце для распрацоўкі MAX 10 FPGA.

Эталонны дызайн Функцыянальнае апісанне

Працэсар Nios II Gen2

• Працэсар Nios II Gen2 у эталонным дызайне мае наступныя функцыі:
• Майстар шыны, які апрацоўвае ўсе аперацыі інтэрфейсу з IP-ядром Altera On-Chip Flash, уключаючы чытанне, запіс і сціранне.
• Прадастаўляе алгарытм у праграмным забеспячэнні для атрымання бітавага патоку праграмавання ад галоўнага камп'ютара і запуску рэканфігурацыі праз IP-ядро падвойнай канфігурацыі.
• Адпаведна трэба ўсталяваць вектар скіду працэсара. Гэта робіцца для таго, каб працэсар загружаў правільны код прыкладання з UFM або знешняй флэш-памяці QSPI.
• Заўвага: Калі код прыкладання Nios II вялікі, Intel рэкамендуе захоўваць код прыкладання ў знешняй флэш-памяці QSPI. У гэтым эталонным дызайне вектар скіду паказвае на знешнюю ўспышку QSPI, дзе захоўваецца код прыкладання Nios II.

Звязаная інфармацыя

• Падручнік па распрацоўцы абсталявання Nios II Gen2
• Дае дадатковую інфармацыю аб распрацоўцы працэсара Nios II Gen2.

Altera On-Chip Flash IP Core

• Ядро Altera On-Chip Flash IP функцыянуе як інтэрфейс для працэсара Nios II для выканання аперацый чытання, запісу або сцірання ў CFM і UFM. IP-ядро Altera On-Chip Flash дазваляе вам атрымліваць доступ, сціраць і абнаўляць CFM новым бітавым патокам канфігурацыі. Рэдактар ​​IP-параметраў Altera On-Chip Flash паказвае загадзя вызначаны дыяпазон адрасоў для кожнага сектара памяці.

Звязаная інфармацыя

• Altera On-Chip Flash IP Core
• Дае дадатковую інфармацыю аб Altera On-Chip Flash IP Core.

Altera Dual Configuration IP Core

• Вы можаце выкарыстоўваць IP-ядро падвойнай канфігурацыі Altera для доступу да блока абнаўлення аддаленай сістэмы ў прыладах MAX 10 FPGA. Ядро Altera Dual Configuration IP дазваляе запускаць паўторную канфігурацыю пасля загрузкі новага малюнка.

Звязаная інфармацыя

• Altera Dual Configuration IP Core
• Дае дадатковую інфармацыю аб Altera Dual Configuration IP Core

Altera UART IP Core

• Ядро UART IP дазваляе перадаваць паслядоўныя патокі сімвалаў паміж убудаванай сістэмай у MAX 10 FPGA і знешняй прыладай. У якасці майстра Avalon-MM працэсар Nios II звязваецца з IP-ядром UART, якое з'яўляецца падпарадкаваным Avalon-MM. Гэтая сувязь ажыццяўляецца шляхам кіравання чытаннем і запісам і рэгістраў даных.
• Ядро рэалізуе таймінг пратаколу RS-232 і забяспечвае наступныя функцыі:
• рэгуляваная хуткасць перадачы дадзеных, цотнасць, прыпынак і біты дадзеных
• дадатковыя сігналы кіравання патокам RTS/CTS

Звязаная інфармацыя

• Ядро UART
• Дае дадатковую інфармацыю аб UART Core.

Універсальны кантролер Quad SPI IP Core

• IP-ядро Generic Quad SPI Controller функцыянуе як інтэрфейс паміж MAX 10 FPGA, знешняй успышкай і ўбудаванай успышкай QSPI. Ядро забяспечвае доступ да флэш-памяці QSPI праз аперацыі чытання, запісу і сцірання.
  Калі дадатак Nios II пашыраецца дадатковымі інструкцыямі, то file памер шасцігранніка file згенераваны з прыкладання Nios II будзе большым. За межамі пэўнага ліміту памеру UFM не будзе мець дастаткова месца для захоўвання шасціграннай праграмы file. Каб вырашыць гэтую праблему, вы можаце выкарыстоўваць знешнюю ўспышку QSPI, даступную ў камплекце для распрацоўкі MAX 10 FPGA, для захоўвання шаснаццатковай праграмы file.

Дызайн праграмнага забеспячэння Nios II EDS

• Эталонны дызайн уключае код прыкладнога праграмнага забеспячэння Nios II, які кіруе дызайнам сістэмы дыстанцыйнага абнаўлення. Праграмны код Nios II адказвае на хост-тэрмінал праз UART, выконваючы пэўныя інструкцыі.

Аддаленае абнаўленне малюнкаў прыкладання

• Пасля перадачы бітавага патоку праграмавання file з дапамогай аддаленага тэрмінала праграмнае прыкладанне Nios II распрацавана для наступных дзеянняў:

1. Усталюйце Altera On-Chip IP core Control Register для зняцця абароны сектараў CFM1 і 2.
2. Выканайце аперацыю сцірання сектара на CFM1 і CFM2. Праграмнае забеспячэнне апытвае рэестр стану IP-ядра Altera On-Chip Flash, каб пераканацца, што сціранне было выканана.
3. Атрымлівайце 4 байты бітавага патоку за раз ад stdin. Стандартны ўвод і вывад могуць быць выкарыстаны для атрымання дадзеных непасрэдна з хост-тэрмінала і раздрукоўкі вываду на іх. Тыпы стандартных варыянтаў уводу і вываду можна задаць праз рэдактар ​​BSP у інструменце зборкі Nios II Eclipse.
4. Змяняе парадак бітаў для кожнага байта.
   • Заўвага: З-за канфігурацыі Altera On-Chip Flash IP Core кожны байт дадзеных павінен быць перавернуты перад запісам у CFM.
5. Пачніце запісваць 4 байты даных адначасова ў CFM1 і CFM2. Гэты працэс працягваецца да канца праграмавання бітавага патоку.
6. Апытвае рэестр стану IP-адрасоў Altera On-Chip Flash для забеспячэння паспяховай аперацыі запісу. Прапануе паведамленне аб завяршэнні перадачы.
   • Заўвага: Калі аперацыя запісу не атрымоўваецца, тэрмінал спыніць працэс адпраўкі бітавага патоку і згенеруе паведамленне пра памылку.
7. Усталёўвае кантрольны рэгістр для паўторнай абароны CFM1 і CFM2 для прадухілення любой непажаданай аперацыі запісу.

Звязаная інфармацыя

• Генерацыя pof праз праграмаванне канвертавання Fileз
• Дае інфармацыю аб стварэнні rpd files падчас праграмавання пераўтварэння files.

Запуск рэканфігурацыі дыстанцыйна

• Пасля таго, як вы выберыце аперацыю рэканфігурацыі трыгера ў аддаленым тэрмінале хаста, праграма Nios II зробіць наступнае:

1. Атрымаць каманду са стандартнага ўводу.
2. Пачніце рэканфігурацыю з наступных дзвюх аперацый запісу:

• Запішыце 0x03 у адрас зрушэння 0x01 у IP-ядры падвойнай канфігурацыі. Гэтая аперацыя перазапісвае фізічны кантакт CONFIG_SEL і ўсталёўвае выяву 1 у якасці наступнай выявы канфігурацыі загрузкі.
• Запішыце 0x01 у адрас зрушэння 0x00 у IP-ядры падвойнай канфігурацыі. Гэта аперацыя запускае рэканфігурацыю вобраза прыкладання ў CFM1 і CFM2

Пакрокавае кіраўніцтва па эталонным дызайне

Генераванне праграм Files

• Вы павінны стварыць наступнае праграмаванне files, перш чым атрымаць магчымасць выкарыстоўваць выдаленае абнаўленне сістэмы на камплекце для распрацоўкі MAX 10 FPGA:

Для праграмавання QSPI:

• sof—выкарыстоўваць pfl.sof уключаны ў эталонны дызайн або вы можаце стварыць іншы .sof з вашым уласным дызайнам PFL
• pof—канфігурацыя file згенераваны з .hex і запраграмаваны ў флэш-памяці QSPI.
• Для аддаленае абнаўленне сістэмы:
• pof—канфігурацыя file згенераваны з .sof і запраграмаваны ва ўнутраную ўспышку.
• rpd—змяшчае дадзеныя для ўнутранай флэш-памяці, якія ўключаюць налады ICB, CFM0, CFM1 і UFM.
• карта—трымае адрас для кожнага сектара памяці налад ICB, CFM0, CFM1 і UFM.

Генеруючы files для праграмавання QSPI

Каб стварыць файл .pof file для праграмавання QSPI выканайце наступныя дзеянні:

1. Стварыце праект Nios II і згенеруйце HEX file.
   • Заўвага: Звярніцеся да AN730: Метады загрузкі працэсара Nios II у прыладах MAX 10 для атрымання інфармацыі аб стварэнні праекта Nios II і генерацыі HEX file.
2. На ст File меню, націсніце Convert Programming Files.
3. У раздзеле «Праграмаванне вываду». file, абярыце Аб'ект праграміста File (.pof) у праграмаванні file спіс тыпаў.
4. У спісе Mode выберыце 1-bit Passive Serial.
5. У спісе прылад канфігурацыі абярыце CFI_512Mb.
6. У ст File поле імя, укажыце file назва для праграмавання file вы хочаце стварыць.
7. Ва Уваход files для пераўтварэння спісу выдаліце ​​радок дадзеных Options і SOF. Націсніце «Дадаць шаснаццатковыя даныя», і з'явіцца дыялогавае акно «Дадаць шаснаццатковыя даныя». У полі «Дадаць шаснаццатковыя дадзеныя» выберыце «Абсалютная адрасацыя» і ўстаўце .hex file створаны з інструментаў зборкі Nios II EDS.
8. Пасля ўстаноўкі ўсіх налад націсніце "Стварыць", каб стварыць адпаведнае праграмаванне file.

Звязаная інфармацыя

AN730: Метады загрузкі працэсара Nios II у прыладах MAX 10 FPGA
Генеруючы files для аддаленага абнаўлення сістэмы

Для стварэння файлаў .pof, .map і .rpd files для аддаленага абнаўлення сістэмы выканайце наступныя дзеянні:

1. Аднавіце Factory_image, application_image_1 і application_image_2 і скампілюйце ўсе тры дызайны.
2. Стварыце два .pof fileапісаны ў наступнай табліцы:
   • Заўвага: Глядзіце генерацыю .pof праз праграмаванне канвертавання Files для этапаў генерацыі .pof files.
3. Адкрыйце app2.rpd з дапамогай любога шаснаццатковага рэдактара.
4. У шаснаццатковым рэдактары выберыце двайковы блок даных на аснове пачатковага і канцавога зрушэння, спасылаючыся на .map file. Пачатковае і канчатковае зрушэнне для прылады 10M50 роўна 0x12000 і 0xB9FFF адпаведна. Скапіруйце гэты блок у новы file і захавайце яго ў іншым .rpd file. Гэты новы .rpd file змяшчае толькі малюнак прыкладання 2.

Генерацыя pof праз праграмаванне канвертавання Files

Каб пераўтварыць .sof fileз да .поф files, выканайце наступныя дзеянні:

1. На ст File меню, націсніце Convert Programming Files.
2. У раздзеле «Праграмаванне вываду». file, абярыце Аб'ект праграміста File (.pof) у праграмаванні file спіс тыпаў.
3. У спісе «Рэжым» выберыце «Унутраная канфігурацыя».
4. У ст File поле імя, укажыце file назва для праграмавання file вы хочаце стварыць.
5. Для стварэння карты памяці File (.map), уключыце «Стварыць карту памяці». File (Аўтаматычная генерацыя вываду_file.map). .map утрымлівае адрасы CFM і UFM з параметрам ICB, які вы задалі праз опцыю Option/Boot Info.
6.  Каб згенераваць неапрацаваныя даныя праграмавання (.rpd), уключыце Стварыць даныя канфігурацыі RPD (Стварыць вывад_file_auto.rpd).
   З дапамогай карты памяці File, вы можаце лёгка вызначыць даныя для кожнага функцыянальнага блока ў .rpd file. Вы таксама можаце атрымаць флэш-дадзеныя для інструментаў праграмавання іншых вытворцаў або абнавіць канфігурацыю або карыстальніцкія дадзеныя праз Altera On-Chip Flash IP.
7. .sof можна дадаць праз Input files для пераўтварэння спісу, і вы можаце дадаць да двух .sof files.
   • У мэтах аддаленага абнаўлення сістэмы вы можаце захаваць зыходныя даныя старонкі 0 у .pof і замяніць даныя старонкі 1 новымі данымі .sof file. Каб зрабіць гэта, вам трэба дадаць .pof file на старонцы 0, тады
     дадаць старонку .sof, затым дадаць новы .sof file каб
8. Пасля ўстаноўкі ўсіх налад націсніце "Стварыць", каб стварыць адпаведнае праграмаванне file.

Праграмаванне QSPI

Каб запраграмаваць код прыкладання Nios II ва ўспышку QSPI, выканайце наступныя дзеянні:

1. На камплекце распрацоўніка MAX 10 FPGA пераключыце MAX10_BYPASSn на 0, каб абыйсці ўбудаваную прыладу VTAP (MAX II).
2. Падключыце кабель загрузкі Intel FPGA (раней USB Blaster) да JTAG загаловак.
3. У акне праграміста націсніце «Апаратная ўстаноўка» і выберыце «USB Blaster».
4. У спісе Рэжым выберыце JTAG.
5. Націсніце кнопку «Аўтаматычнае вызначэнне» на левай панэлі.
6. Выберыце прыладу, якую трэба запраграмаваць, і націсніце «Дадаць». File.
7. Выберыце pfl.sof.
8. Націсніце "Пуск", каб пачаць праграмаванне.
9. Пасля паспяховага праграмавання, не выключаючы плату, зноў націсніце кнопку «Аўтаматычнае вызначэнне» на левай панэлі. Вы ўбачыце, што ў акне праграміста з'явіцца ўспышка QSPI_512Mb.
10. Выберыце прыладу QSPI і націсніце «Дадаць». File.
11. Выберыце файл .pof file згенераваны раней з .hex file.
12. Націсніце "Пуск", каб пачаць праграмаванне ўспышкі QSPI.

Праграмаванне FPGA з пачатковым малюнкам з дапамогай JTAG

Вы павінны запраграмаваць app1.pof у FPGA як пачатковы вобраз прылады. Каб запраграмаваць app1.pof у FPGA, выканайце наступныя дзеянні:

1. У акне праграміста націсніце «Апаратная ўстаноўка» і выберыце «USB Blaster».
2. У спісе Рэжым выберыце JTAG.
3. Націсніце кнопку «Аўтаматычнае вызначэнне» на левай панэлі.
4. Выберыце прыладу, якую трэба запраграмаваць, і націсніце «Дадаць». File.
5. Выберыце app1.pof.
6. Націсніце "Пуск", каб пачаць праграмаванне.

Абнаўленне выявы і запуск рэканфігурацыі з дапамогай UART

Каб выдалена наладзіць камплект распрацоўніка MAX10 FPGA, выканайце наступныя дзеянні:

1. Заўвага: Перш чым пачаць, пераканайцеся ў наступным:
   • штыфт CONFIG_SEL на плаце ўсталяваны ў 0
   • порт UART вашай платы падлучаны да вашага кампутара
   • Адкрыйце Remote Terminal.exe, і адкрыецца інтэрфейс аддаленага тэрмінала.
2. Націсніце Налады, і з'явіцца акно налад паслядоўнага порта.
3. Усталюйце параметры аддаленага тэрмінала ў адпаведнасці з параметрамі UART, выбранымі ў ядры Quartus II UART IP. Пасля завяршэння налады націсніце OK.
4. Націсніце кнопку nCONFIG на камплекце распрацоўніка або ўвядзіце 1 у тэкставым полі «Адправіць», а затым націсніце «Увод».
   • Спіс выбару аперацый з'явіцца на тэрмінале, як паказана ніжэй:
   • Заўвага: Каб выбраць аперацыю, увядзіце нумар у тэкставым полі Адправіць і націсніце Enter.
5. Каб абнавіць вобраз прыкладання 1 выявай прыкладання 2, абярыце аперацыю 2. Вам будзе прапанавана ўставіць пачатковы і канчатковы адрас CFM1 і CFM2.
   • Заўвага: Адрас паказаны на карце file уключае налады ICB, CFM і UFM, але Altera On-Chip
   • Flash IP можа атрымаць доступ толькі да CFM і UFM. Такім чынам, існуе зрушэнне адраса паміж адрасам, паказаным на карце file і акно IP-параметраў Altera On-Chip Flash.
6. Увядзіце адрас на аснове адраса, указанага ў акне параметраў Altera On-Chip Flash IP.
   • Сціранне пачнецца аўтаматычна пасля ўводу канчатковага адраса.
7. Пасля паспяховага сцірання вам будзе прапанавана ўвесці programming .rpd file для прыкладання малюнак 2.
   • Каб загрузіць малюнак, націсніце АдправіцьFile кнопку, затым выберыце .rpd, які змяшчае толькі выяву прыкладання 2, і націсніце Адкрыць.
   • Заўвага: Акрамя відарыса прыкладання 2, вы можаце выкарыстоўваць любы новы вобраз, які хочаце абнавіць у прыладзе.
   • Працэс абнаўлення пачнецца непасрэдна, і вы зможаце сачыць за ходам праз тэрмінал. У меню аперацый з'явіцца паведамленне "Гатова", і вы можаце выбраць наступную аперацыю.
8. Каб запусціць рэканфігурацыю, выберыце аперацыю 4. Вы можаце назіраць за паводзінамі святлодыёда, які паказвае іншую выяву, загружаную ў прыладу.

Малюнак	Стан святлодыёда (актыўны нізкі)
Выява фабрыкі	01010
Выява прыкладання 1	10101
Выява прыкладання 2	01110

Гісторыя версій дакумента

Дата	Версія	Змены
Люты 2017 года	2017.02.21	Рэбрэндынг Intel.
Чэрвень 2015 г	2015.06.15	Першапачатковы выпуск.

Дакументы / Рэсурсы

Прылады intel MAX 10 FPGA праз UART з працэсарам Nios II [pdfКіраўніцтва карыстальніка MAX 10 прылад FPGA праз UART з працэсарам Nios II, MAX 10 прылад FPGA, праз UART з працэсарам Nios II, праз UART, UART працэсара Nios II, Nios II, UART працэсара

Спасылкі

• Кіраўніцтва карыстальніка