intel AN 775 Naghimo og Initial I/O Timing Data

AN 775: Pagmugna og Initial I/O Timing Data alang sa Intel FPGAs

Makahimo ka og inisyal nga I/O timing data alang sa Intel FPGA device gamit ang Intel® Quartus® Prime software GUI o Tcl commands. Ang inisyal nga I/O timing data mapuslanon alang sa sayo nga pin planning ug PCB design. Makahimo ka og inisyal nga datos sa timing alang sa mosunod nga may kalabutan nga timing parameters aron ma-adjust ang design timing budget kung ikonsiderar ang I/O standards ug pin placement.

Talaan 1. I/O Timing Parameters 

Parameter sa Timing	Deskripsyon
Input setup time (tSU) Input hold time (tH)	tSU = input pin sa pag-input sa rehistro sa data delay + input register micro setup nga oras - input pin sa input sa rehistro sa orasan sa paglangan tH = - input pin sa input register data delay + input register micro hold time + input pin sa input register clock delay
Oras sa paglangan sa output (tCO)	tCO = + clock pad sa output register delay + output register clock-to-output delay + output register sa output pin delay

Intel Corporation. Tanang katungod gigahin. Ang Intel, ang logo sa Intel, ug uban pang mga marka sa Intel mao ang mga marka sa pamatigayon sa Intel Corporation o mga subsidiary niini. Gigarantiya sa Intel ang paghimo sa iyang mga produkto nga FPGA ug semiconductor sa kasamtangang mga espesipikasyon subay sa standard warranty sa Intel, apan adunay katungod sa paghimog mga pagbag-o sa bisan unsang produkto ug serbisyo bisan unsang orasa nga wala’y pahibalo. Ang Intel walay responsibilidad o tulubagon nga naggikan sa aplikasyon o paggamit sa bisan unsang impormasyon, produkto, o serbisyo nga gihulagway dinhi gawas sa dayag nga giuyonan sa pagsulat sa Intel. Gitambagan ang mga kostumer sa Intel nga makuha ang pinakabag-o nga bersyon sa mga detalye sa aparato sa dili pa magsalig sa bisan unsang gipatik nga kasayuran ug sa dili pa magbutang mga order alang sa mga produkto o serbisyo.
*Ang ubang mga ngalan ug mga tatak mahimong maangkon nga gipanag-iya sa uban.

Ang paghimo og pasiunang impormasyon sa timing sa I/O naglakip sa mosunod nga mga lakang:

• Lakang 1: Pag-synthesize og Flip-flop para sa Target nga Intel FPGA Device sa panid 4
• Lakang 2: Ipasabot ang I/O Standard ug Pin Locations sa pahina 5
• Lakang 3: Ipiho ang Kondisyon sa Operating Device sa panid 6
• Lakang 4: View I/O Timing sa Datasheet Report sa pahina 6

Lakang 1: Pag-synthesize og Flip-flop para sa Target nga Intel FPGA Device

Sunda kini nga mga lakang sa paghubit ug pag-synthesize sa minimum nga flip-flop logic aron makamugna og inisyal nga I/O timing data:

1. Paghimo og bag-ong proyekto sa Intel Quartus Prime Pro Edition software version 19.3.
2. I-klik ang Mga Assignment ➤ Device, ipiho ang imong target device Pamilya ug usa ka Target device. Kay exampunya, pilia ang AGFA014R24 Intel Agilex™ FPGA.
3. Pag-klik File ➤ Bag-o ug paghimo ug Block Diagram/Schematic File.
4. Aron makadugang sa mga sangkap sa eskematiko, i-klik ang Symbol Tool button.
   
5. Ubos sa Ngalan, type DFF, ug dayon i-klik OK. I-klik ang Block Editor aron isulod ang simbolo sa DFF.
6. Balika ang 4 sa panid 4 hangtod 5 sa panid 5 aron makadugang ug Input_data input pin, Clock input pin, ug Output_data output pin.
7. Aron makonektar ang mga pin sa DFF, i-klik ang Orthogonal Node Tool nga buton, ug dayon pagdrowing og mga linya sa wire tali sa pin ug DFF nga simbolo.
   
8. Aron ma-synthesize ang DFF, i-klik ang Processing ➤ Start ➤ Start Analysis & Synthesis. Ang Synthesis nagmugna sa minimum nga disenyo sa netlist nga gikinahanglan aron makakuha og I/O timing Data.

Lakang 2: Tinoa ang I/O Standard ug Pin Locations

Ang espesipikong mga lokasyon sa pin ug I/O standard nga imong gi-assign sa device pins makaapekto sa timing parameter values. Sunda kini nga mga lakang aron ma-assign ang pin I/O standard ug mga limitasyon sa lokasyon:

1. I-klik ang Mga Assignment ➤ Pin Planner.
2. I-assign ang lokasyon sa pin ug ang standard nga mga limitasyon sa I/O sumala sa imong disenyo
   mga detalye. Isulod ang Node Name, Direction, Location, ug I/O Standard values ​​para sa mga pin sa disenyo sa All Pins spreadsheet. Sa laing paagi, i-drag ang mga ngalan sa node ngadto sa Pin Planner package view.

   
3. Aron ma-compile ang disenyo, i-klik ang Processing ➤ Start Compilation. Ang Compiler nagmugna og impormasyon sa timing sa I/O atol sa bug-os nga paghugpong.

May Kalabutan nga Impormasyon

• Kahulugan sa mga Sumbanan sa I/O
•  Pagdumala sa Device I/O Pins

Lakang 3: Ipiho ang Kondisyon sa Operating Device

Sunda kini nga mga lakang aron ma-update ang timing netlist ug itakda ang mga kondisyon sa pag-operate alang sa pag-analisa sa oras pagkahuman sa hingpit nga paghugpong:

1. I-klik ang Tools ➤ Timing Analyzer.
2. Sa Task pane, i-double click ang Update Timing Netlist. Ang timing netlist updates uban sa bug-os nga compilation timing impormasyon nga account alang sa pin constraints nga imong gihimo.
   
3. Ubos sa Set Operating Conditions, pagpili og usa sa available nga timing models, sama sa Slow vid3 100C Model o Fast vid3 100C Model.

   

Lakang 4: View I/O Timing sa Datasheet Report

Paghimo sa Datasheet Report sa Timing Analyzer sa view ang mga bili sa timing parameter.

1. Sa Timing Analyzer, i-klik ang Reports ➤ Datasheet ➤ Report Datasheet.
2. I-klik ang OK.

   
   Ang Setup Times, Hold Times, ug Clock to Output Times nga mga taho makita ubos sa Datasheet Report folder sa Report pane.

3. I-klik ang matag report sa view ang Rise and Fall parameter values.
4. Para sa konserbatibo nga timing approach, ipiho ang pinakataas nga absolute value

Example 1. Pagtino sa I/O Timing Parameter gikan sa Datasheet Report 

Sa mosunod nga example Setup Times report, ang panahon sa tinghunlak mas dako kay sa panahon sa pagsaka, busa tSU=tfall.

Sa mosunod nga example Hold Times report, ang hingpit nga bili sa panahon sa pagkapukan mas dako pa kay sa hingpit nga bili sa panahon sa pagsaka, busa tH=tfall.

Sa mosunod nga example Clock to Output Times report, ang hingpit nga bili sa panahon sa pagkapukan mas dako kay sa hingpit nga bili sa oras sa pagsaka, busa tCO=tfall.

May Kalabutan nga Impormasyon

• Timing Analyzer Quick-Start Tutoria
• Giya sa Gumagamit sa Intel Quartus Prime Pro Edition: Timing Analyzer
• Unsaon Pag-video: Pasiuna sa Timing Analyzer

Gisulat nga I/O Timing Data Generation

Mahimo nimong gamiton ang Tcl script aron makamugna og I/O timing nga impormasyon nga adunay o wala gamit ang Intel Quartus Prime software user interface. Ang scripted approach nagmugna og textbased I/O timing parameter data alang sa gisuportahan nga I/O standards.

Nota: Ang scripted nga paagi anaa lamang sa Linux* nga mga plataporma.
Sunda kini nga mga lakang aron makamugna og impormasyon sa timing sa I/O nga nagpakita sa daghang mga sumbanan sa I/O alang sa Intel Agilex, Intel Stratix® 10, ug Intel Arria® 10 nga mga himan:

1. I-download ang angay nga Intel Quartus Prime project archive file para sa imong target device nga pamilya:
   • Intel Agilex device— https://www.intel.com/content/dam/www/programmable/us/en/others/literature/an/io_timing_agilex_latest.qar
   • Intel Stratix 10 nga mga himan— https://www.intel.com/content/dam/www/programmable/us/en/others/literature/an/io_timing_stratix10.qar
   • Intel Arria 10 device— https://www.intel.com/content/dam/www/programmable/us/en/others/literature/an/io_timing_arria10.qar
2. Aron ibalik ang .qar project archive, ilunsad ang Intel Quartus Prime Pro Edition software ug i-klik ang Project ➤ Iuli ang Archived Project. Sa laing paagi, padagana ang mosunod nga command line nga katumbas nga walay paglansad sa GUI:
   

   quartus_sh --restore file>

   Ang io_timing__gipahiuli Ang direktoryo karon naglangkob sa qdb subfolder ug lainlain files.

3. Aron mapadagan ang script gamit ang Intel Quartus Prime Timing Analyzer, padagana ang mosunod nga sugo:
   

   quartus_sta –t .tcl

   Paghulat sa pagkompleto. Ang pagpatuman sa script mahimong magkinahanglan ug 8 ka oras o labaw pa tungod kay ang matag pagbag-o sa I/O standard o pin nga lokasyon nanginahanglan pag-usab sa disenyo.
4. Sa view ang timing parameter values, ablihi ang namugna nga teksto files sa timing_files, nga adunay mga ngalan sama sa timing_tsuthtco___.txt.
   timing_tsuthtco_ _ _ .txt.

May Kalabutan nga Impormasyon

• Pag-script sa Command Line
• ::QUARTUS::STA Tcl Package

AN 775: Pagmugna sa Inisyal nga I/O Timing Data nga Kasaysayan sa Pagbag-o sa Dokumento

Bersyon sa Dokumento	Intel Quartus Prime nga Bersyon	Mga kausaban
2019.12.08	19.3	Gibag-o nga titulo aron ipakita ang sulud. Gidugang nga suporta alang sa Intel Stratix 10 ug Intel Agilex FPGAs. Gidugang ang mga numero sa lakang aron modagayday. Gidugang nga timing parameter diagrams. Gi-update nga mga screenshot aron ipakita ang pinakabag-o nga bersyon. Gi-update nga mga link sa may kalabutan nga mga dokumento. Gipadapat ang pinakabag-o nga pagngalan sa produkto ug mga kombensiyon sa estilo.
2016.10.31	16.1	Unang pagpagawas sa publiko.

Mga Dokumento / Mga Kapanguhaan

intel AN 775 Naghimo og Initial I/O Timing Data [pdf] Giya sa Gumagamit AN 775 Pagmugna og Initial IO Timing Data, AN 775, Pagmugna og Initial IO Timing Data, Initial IO Timing Data, Timing Data

Mga pakisayran

• Manwal sa Gumagamit