ALTERA DDR2 SDRAM 控制器
重要訊息
具有 ALTMEMPHY IP 的 Altera® DDR、DDR2 和 DDR3 SDRAM 控制器提供了與業界標準 DDR、DDR2 和 DDR3 SDRAM 的簡化介面。 ALTMEMPHY 巨集功能是記憶體控制器和記憶體裝置之間的接口，並對記憶體執行讀寫操作。具有 ALTMEMPHY IP 的 DDR、DDR2 和 DDR3 SDRAM 控制器與 Altera ALTMEMPHY 巨集功能配合使用。
具有 ALTMEMPHY IP 和 ALTMEMPHY 巨集功能的 DDR 和 DDR2 SDRAM 控制器提供全速率或半速率 DDR 和 DDR2 SDRAM 介面。具有 ALTMEMPHY IP 的 DDR、DDR3 和 DDR3 SDRAM 控制器提供高效能控制器 II (HPC II)，提供高效率和進階功能。圖 2–3 顯示了一個系統級圖，包括 examp頂級 file 具有 ALTMEMPHY IP 的 DDR、DDR2 或 DDR3 SDRAM 控制器為您建立。
圖 15-1。系統級圖
圖 15–1 註：
(1) 當您選擇「外部實例化 DLL」時，延遲鎖定環 (DLL) 將在 ALTMEMPHY 巨集功能外部實例化。
MegaWizard™ 外掛程式管理器產生一個 examp頂級 file，由前任組成amp檔案驅動程式以及您的 DDR、DDR2 或 DDR3 SDRAM 高效能控制器自訂變體。控制器實例化 ALTMEMPHY 巨集功能的實例，而該實例又實例化鎖相環 (PLL) 和 DLL。您也可以在 ALTMEMPHY 巨集功能外部實例化 DLL，以在 ALTMEMPHY 巨集功能的多個實例之間共用 DLL。您無法在 ALTMEMPHY 巨集功能的多個實例之間共用 PLL，但可以在這些多個實例之間共用一些 PLL 時脈輸出。
© 2012 Altera 公司。版權所有。 ALTERA、ARRIA、CYCLONE、HARDCOPY、MAX、MEGACORE、NIOS、QUARTUS 和 STRATIX 文字和標誌是 Altera 公司的商標，並在美國專利商標局和其他國家註冊。所有其他被標識為商標或服務標記的文字和標誌均為其各自所有者的財產，如下所述 www.altera.com/common/legal.html. Altera 保證其半導體產品的性能符合 Altera 標准保證的當前規範，但保留隨時更改任何產品和服務的權利，恕不另行通知。 Altera 不承擔因應用或使用此處描述的任何信息、產品或服務而產生的任何責任或義務，除非 Altera 明確書面同意。 建議 Altera 客戶在依賴任何已發布的信息和訂購產品或服務之前獲取最新版本的器件規範。
前任amp頂級 file 是一種功能齊全的設計，您可以在硬體中進行模擬、綜合和使用。前任ample驅動程式是一個自測模組，它向控制器發出讀寫命令並檢查讀取的資料以產生通過或失敗以及測試完成訊號。
ALTMEMPHY 巨集功能可建立儲存裝置和儲存控制器之間的資料路徑。此巨集功能可作為獨立產品使用，也可與 Altera 高效能儲存控制器結合使用。
當將 ALTMEMPHY 巨集功能用作獨立產品時，請與自訂控制器或第三方控制器一起使用。
對於新設計，Altera 建議使用基於 UniPHY 的外部記憶體接口，例如具有 UniPHY 的 DDR2 和 DDR3 SDRAM 控制器、具有 UniPHY 的 QDR II 和 QDR II+ SRAM 控制器或具有 UniPHY 的 RLDRAM II 控制器。
發布訊息
表 15–1 提供了有關此版本帶有 ALTMEMPHY IP 的 DDR3 SDRAM 控制器的資訊。
桌子 15-1。發布訊息
| 物品 | 描述 |
| 版本 | 11.1 |
| 發布日期 | 2011年XNUMX月 |
| 訂購代碼 | IP-SDRAM/HPDDR (DDR SDRAM HPC) IP-SDRAM/HPDDR2 (DDR2 SDRAM HPC) IP-HPMCII (HPC II) |
| 產品編號 | 00BE（DDR記憶體） 00BF（DDR2記憶體） 00C2（DDR3記憶體） 00CO（ALTMEMPHY 巨集功能） |
| 供應商ID | 6AF7 |
Altera 驗證 Quartus® II 軟體的目前版本是否編譯了每個 MegaCore 函數的先前版本。 MegaCore IP 庫發行說明和勘誤表報告了此驗證的任何例外情況。 Altera 不會驗證早於一個版本的 MegaCore 函數版本的編譯。有關特定 Quartus II 版本中 DDR、DDR2 或 DDR3 SDRAM 高效能控制器和 ALTMEMPHY 巨集功能問題的信息，請參閱 Quartus II 軟體發行說明。
設備系列支持
表 15–2 定義了 Altera IP 核心的裝置支援等級。
表 15–2。 Altera IP 核心元件支援級別
| FPGA 器件系列 | 硬拷貝設備系列 |
| 初步支持—IP 核已通過此裝置系列的初步時序模型進行驗證。 IP 核符合所有功能要求，但可能仍在對裝置系列進行時序分析。它可以謹慎地用於生產設計。 | 硬拷貝伴侶—IP 核透過硬拷貝配套裝置的初步時序模型進行驗證。 IP 核符合所有功能要求，但可能仍在對 HardCopy 裝置系列進行時序分析。它可以謹慎地用於生產設計。 |
| 最後支持—IP 核已通過此裝置系列的最終時序模型進行驗證。此IP核符合此裝置系列的所有功能和時序要求，可用於生產設計。 | 硬拷貝編譯—IP 核已通過 HardCopy 元件系列的最終時序模型進行驗證。此IP核符合此裝置系列的所有功能和時序要求，可用於生產設計。 |
表 15–3 顯示了具有 ALTMEMPHY IP 的 DDR、DDR2 和 DDR3 SDRAM 控制器為 Altera 裝置系列提供的支援等級。
表 15–3。設備系列支持
| 設備系列 | 協定 | |
| DDR 和 DDR2 | DDR3 | |
| Arria® GX | 最終的 | 不支援 |
| 阿里亞II GX | 最終的 | 最終的 |
| Cyclone® III | 最終的 | 不支援 |
| 旋風 III LS | 最終的 | 不支援 |
| 旋風IV E | 最終的 | 不支援 |
| 旋風 IV GX | 最終的 | 不支援 |
| 硬拷貝II | 請參閱 Altera 的 What's New in Altera IP 頁面 web地點。 | 不支援 |
| Stratix® II | 最終的 | 不支援 |
| Stratix II GX | 最終的 | 不支援 |
| 其他設備系列 | 不支援 | 不支援 |
特徵
ALTMEMPHY 巨集功能
表 15-4 總結了 ALTMEMPHY 巨集功能的主要功能支援。
表 15–4。 ALTMEMPHY 巨集功能特性支持
| 特徵 | DDR 和 DDR2 | DDR3 |
| 在所有支援的裝置上支援 Altera PHY 介面 (AFI)。 | ✓ | ✓ |
| 自動初始校準消除了複雜的讀取資料計時計算。 | ✓ | ✓ |
| 卷tage 和溫度 (VT) 追蹤可確保 DDR、DDR2 和 DDR3 SDRAM 介面的最大穩定性能。 | ✓ | ✓ |
| 獨立的資料路徑，可獨立於關鍵時序路徑連接至 Altera 控制器或第三方控制器。 | ✓ | ✓ |
| 全速率介面 | ✓ | — |
| 半速率介面 | ✓ | ✓ |
| 易於使用的參數編輯器 | ✓ | ✓ |
此外，ALTMEMPHY 巨集功能無需調平即可支援 DDR3 SDRAM 元件：
- ALTMEMPHY 巨集功能支援 DDR3 SDRAM 元件，無需為使用時脈、位址和命令匯流排的 T 拓樸的 Arria II GX 元件進行調平：
- 支援多片選。
- 對於單晶片選擇，沒有平整 fMAX 的 DDR3 SDRAM PHY 為 400 MHz。
- 不支援 ×4 DDR3 SDRAM DIMM 或元件的資料屏蔽 (DM) 引腳，因此在使用 ×4 裝置時，請為 FPGA 驅動 DM 引腳選擇否。
- ALTMEMPHY 巨集功能僅支援半速率 DDR3 SDRAM 介面。
高性能控制器II
表 15–5 總結了 DDR、DDR2 和 DDR3 SDRAM HPC II 的主要功能支援。
表 15–5。功能支援（第 1 部分，共 2 部分）
| 特徵 | DDR 和 DDR2 | DDR3 |
| 半速率控制器 | ✓ | ✓ |
| 支援 AFI ALTMEMPHY | ✓ | ✓ |
| 支援 Avalon® 記憶體映射 (Avalon-MM) 本地接口 | ✓ | ✓ |
表 15–5。功能支援（第 2 部分，共 2 部分）
| 特徵 | DDR 和 DDR2 | DDR3 |
| 可設定的命令前瞻儲存區管理，具有依序讀取和寫入功能 | ✓ | ✓ |
| 附加延遲 | ✓ | ✓ |
| 支援任意 Avalon 突發長度 | ✓ | ✓ |
| 內建靈活的記憶體突發適配器 | ✓ | ✓ |
| 可配置的本地到記憶體位址映射 | ✓ | ✓ |
| 大小和模式暫存器設定以及記憶體時序的可選運行時配置 | ✓ | ✓ |
| 部分陣列自刷新 (PASR) | ✓ | ✓ |
| 支援業界標準 DDR3 SDRAM 設備 | ✓ | ✓ |
| 可選支援自刷新命令 | ✓ | ✓ |
| 可選支援用戶控制的斷電命令 | ✓ | ✓ |
| 可選支援具有可編程超時的自動斷電命令 | ✓ | ✓ |
| 可選支援自動預充電讀取和自動預充電寫入命令 | ✓ | ✓ |
| 對使用者控制器刷新的可選支持 | ✓ | ✓ |
| SOPC Builder Flow 中可選的多控制器時鐘共享 | ✓ | ✓ |
| 整合糾錯編碼 (ECC) 功能 72 位元 | ✓ | ✓ |
| 整合 ECC 功能，16、24 和 40 位元 | ✓ | ✓ |
| 支援部分字寫入，並具有可選的自動糾錯功能 | ✓ | ✓ |
| SOPC Builder 就緒 | ||
| 支援 OpenCore Plus 評估 | ✓ | ✓ |
| 用於 Altera 支援的 VHDL 和 Verilog HDL 模擬器的 IP 功能模擬模型 | ✓ | ✓ |
表 15-5 的註：
- HPC II 支援大於或等於 tRCD-1 的附加延遲值（以時脈週期單位 (tCK) 為單位）。
- 具有調平功能的 DDR3 SDRAM 不支援此功能。
不支持的功能
表 15–6 總結了 Altera 基於 ALTMEMPHY 的外部記憶體介面不支援的功能。
表 15–6。不支援的功能
| 記憶體協議 | 不支援的功能 |
| DDR 和 DDR2 SDRAM | 時序模擬 |
| 突發長度2 | |
| 當 DM 引腳停用時，ECC 和非 ECC 模式下的部分突發和未對齊突發 | |
| DDR3記憶體 | 時序模擬 |
| 當 DM 引腳停用時，ECC 和非 ECC 模式下的部分突發和未對齊突發 | |
| Stratix III 和 Stratix IV | |
| 記憶體支援 | |
| 全速率介面 |
兆核驗證
Altera 使用業界標準 Denali 模型執行廣泛的隨機、定向測試和功能測試覆蓋範圍，以確保具有 ALTMEMPHY IP 的 DDR、DDR2 和 DDR3 SDRAM 控制器的功能。
資源利用
本節提供了受支援元件系列的具有 ALTMEMPHY 的外部記憶體控制器的典型資源利用率資訊。此資訊僅供參考；要獲得精確的資源利用率數據，您應該產生 IP 核並參考 Quartus II 軟體產生的報告。
表 15–7 顯示了 ALTMEMPHY 巨集功能和 Arria II GX 裝置的 DDR3 高效能控制器 II 的資源利用率資料。
表 15-7。 Arria II GX 裝置中的資源利用（第 1 部分，共 2 部分）
| 協定 | 記憶 寬度（位） | 組合 ALUTS | 邏輯 暫存器 | 記憶體 ALUT | M9K 積木 | M144K 積木 | MEMOR y（位） |
| 控制器 | |||||||
| DDR3
(半價) |
8 | 1,883 | 1,505 | 10 | 2 | 0 | 4,352 |
| 16 | 1,893 | 1,505 | 10 | 4 | 0 | 8,704 | |
| 64 | 1,946 | 1,521 | 18 | 15 | 0 | 34,560 | |
| 72 | 1,950 | 1,505 | 10 | 17 | 0 | 39,168 | |
表 15-7。 Arria II GX 裝置中的資源利用（第 2 部分，共 2 部分）
| 協定 | 記憶 寬度（位） | 組合 ALUTS | 邏輯 暫存器 | 記憶體 ALUT | M9K 積木 | M144K 積木 | MEMOR y（位） |
| 控制器+物理層 | |||||||
| DDR3
(半價) |
8 | 3,389 | 2,760 | 12 | 4 | 0 | 4,672 |
| 16 | 3,457 | 2,856 | 12 | 7 | 0 | 9,280 | |
| 64 | 3,793 | 3,696 | 20 | 24 | 0 | 36,672 | |
| 72 | 3,878 | 3,818 | 12 | 26 | 0 | 41,536 | |
表 15–8 顯示了 DDR2 高效能控制器和控制器加 PHY 的資源利用率數據，適用於 Arria II GX 裝置的半速率和全速率配置。
表 15-8。 Arria II GX 裝置中的 DDR2 資源利用
| 協定 | 記憶 寬度（位） | 組合 ALUTS | 邏輯 暫存器 | 記憶體 ALUT | M9K 積木 | M144K 積木 | 記憶 （位） |
| 控制器 | |||||||
| DDR2
(半價) |
8 | 1,971 | 1,547 | 10 | 2 | 0 | 4,352 |
| 16 | 1,973 | 1,547 | 10 | 4 | 0 | 8,704 | |
| 64 | 2,028 | 1,563 | 18 | 15 | 0 | 34,560 | |
| 72 | 2,044 | 1,547 | 10 | 17 | 0 | 39,168 | |
| DDR2
（全價） |
8 | 2,007 | 1,565 | 10 | 2 | 0 | 2,176 |
| 16 | 2,013 | 1,565 | 10 | 2 | 0 | 4,352 | |
| 64 | 2,022 | 1,565 | 10 | 8 | 0 | 17,408 | |
| 72 | 2,025 | 1,565 | 10 | 9 | 0 | 19,584 | |
| 控制器+物理層 | |||||||
| DDR2
(半價) |
8 | 3,481 | 2,722 | 12 | 4 | 0 | 4,672 |
| 16 | 3,545 | 2,862 | 12 | 7 | 0 | 9,280 | |
| 64 | 3,891 | 3,704 | 20 | 24 | 0 | 36,672 | |
| 72 | 3,984 | 3,827 | 12 | 26 | 0 | 41,536 | |
| DDR2
（全價） |
8 | 3,337 | 2,568 | 29 | 2 | 0 | 2,176 |
| 16 | 3,356 | 2,558 | 11 | 4 | 0 | 4,928 | |
| 64 | 3,423 | 2,836 | 31 | 12 | 0 | 19,200 | |
| 72 | 3,445 | 2,827 | 11 | 14 | 0 | 21,952 | |
表 15–9 顯示了 DDR2 高效能控制器和控制器加 PHY 的資源利用率數據，適用於 Cyclone III 裝置的半速率和全速率配置。
表 15-9。 Cyclone III 裝置中的 DDR2 資源利用
| 協定 | 記憶 寬度（位） | 邏輯 暫存器 | 邏輯單元 | M9K 塊 | 記憶 （位） |
| 控制器 | |||||
| DDR2
(半價) |
8 | 1,513 | 3,015 | 4 | 4,464 |
| 16 | 1,513 | 3,034 | 6 | 8,816 | |
| 64 | 1,513 | 3,082 | 18 | 34,928 | |
| 72 | 1,513 | 3,076 | 19 | 39,280 | |
| DDR2
（全價） |
8 | 1,531 | 3,059 | 4 | 2,288 |
| 16 | 1,531 | 3,108 | 4 | 4,464 | |
| 64 | 1,531 | 3,134 | 10 | 17,520 | |
| 72 | 1,531 | 3,119 | 11 | 19,696 | |
| 控制器+物理層 | |||||
| DDR2
(半價) |
8 | 2,737 | 5,131 | 6 | 4,784 |
| 16 | 2,915 | 5,351 | 9 | 9,392 | |
| 64 | 3,969 | 6,564 | 27 | 37,040 | |
| 72 | 4,143 | 6,786 | 28 | 41,648 | |
| DDR2
（全價） |
8 | 2,418 | 4,763 | 6 | 2,576 |
| 16 | 2,499 | 4,919 | 6 | 5,008 | |
| 64 | 2,957 | 5,505 | 15 | 19,600 | |
| 72 | 3,034 | 5,608 | 16 | 22,032 | |
系統需求
具有 ALTMEMPHY IP 的 DDR3 SDRAM 控制器是 MegaCore IP 庫的一部分，該庫與 Quartus II 軟體一起分發，並可從 Altera 下載 web地點， www.altera.com.
有關係統需求和安裝說明，請參閱 Altera 軟體安裝和授權。
安裝和許可
圖 15–2 顯示了安裝具有 ALTMEMPHY IP 的 DDR3 SDRAM 控制器後的目錄結構，其中是安裝目錄。 Windows 上的預設安裝目錄是 c:\altera\ ;在 Linux 上是 /opt/altera 。
圖 15-2。目錄結構
只有當您對其功能和性能完全滿意並希望將設計投入生產時，才需要 MegaCore 功能的許可證。
要使用 DDR3 SDRAM HPC，您可以申請許可證 file 來自阿特拉 web 站點位於 www.altera.com/licensing 並將其安裝到您的電腦上。當您請求許可證時 file, Altera 透過電子郵件向您發送許可證.dat file。如果您無法上網，請聯絡您當地的代表。
若要使用 DDR3 SDRAM HPC II，請聯絡您當地的銷售代表以訂購授權。
免費評估
Altera 的 OpenCore Plus 評估功能僅適用於 DDR3 SDRAM HPC。透過 OpenCore Plus 評估功能，您可以執行以下操作：
- 模擬宏功能的行為（Altera MegaCore 功能或 AMPPSM 巨集功能）在您的系統中。
- 驗證您的設計的功能，並快速輕鬆地評估其尺寸和速度。
- 生成限時器件編程 file適用於包含 MegaCore 功能的設計。
- 對設備進行編程並在硬體中驗證您的設計。
只有當您對其功能和性能完全滿意並希望將設計投入生產時，才需要購買巨集功能的許可證。
OpenCore Plus 逾時行為
OpenCore Plus 硬體評估可支援以下兩種操作模式：
- 不受限制——設計運行時間有限
- 繫留 — 需要在您的開發板和主機之間建立連線。如果設計中的所有巨集功能都支援系留模式，則裝置可以運行更長時間或無限期運行
當達到最嚴格的評估時間時，設備中的所有巨集功能都會同時逾時。如果設計中有多個巨集功能，則特定巨集功能的逾時行為可能會被其他巨集功能的逾時行為所掩蓋。
對於 MegaCore 功能，無限制逾時為 1 小時；系留超時值是不確定的。
在硬體評估時間到期且 local_ready 輸出變低後，您的設計將停止運作。
文件修訂歷史
表 15–10 列出了本文檔的修訂歷史記錄。
表 15-10。文件修訂歷史
| 日期 | 版本 | 變化 |
| 2012年XNUMX月 | 1.2 | 將章節編號從 13 改為 15。 |
| 2012 年 XNUMX 月 | 1.1 | 添加了反饋圖標。 |
| 2011年XNUMX月 | 1.0 | DDR、DDR2 和 DDR3 的合併版本資訊、裝置系列支援、功能清單和不支援的功能清單。 |
文件/資源
 |
ALTERA DDR2 SDRAM 控制器 [pdf] 指示 DDR2 SDRAM 控制器、DDR2、SDRAM 控制器、控制器 |
