Controllers ALTERA DDR2 SDRAM
Informazione impurtante
I Controllers Altera® DDR, DDR2 è DDR3 SDRAM cù ALTMEMPHY IP furnisce interfacce simplificate à DDR, DDR2 è DDR3 SDRAM standard di l'industria. A megafunzione ALTMEMPHY hè una interfaccia trà un controller di memoria è i dispositi di memoria, è esegue operazioni di lettura è scrittura à a memoria. I Controllers DDR, DDR2 è DDR3 SDRAM cù ALTMEMPHY IP travaglianu in cunghjunzione cù a megafunzione Altera ALTMEMPHY.
I Controllers DDR è DDR2 SDRAM cù ALTMEMPHY IP è ALTMEMPHY megafunzione offrenu interfacce DDR è DDR2 SDRAM full-rate o half-rate. U Controller DDR3 SDRAM cù ALTMEMPHY IP è ALTMEMPHY megafunzione supportanu interfacce DDR3 SDRAM in modalità half-rate. I Controllers DDR, DDR2 è DDR3 SDRAM cù ALTMEMPHY IP offrenu u controller d'alta prestazione II (HPC II), chì furnisce alta efficienza è funzioni avanzate. A Figura 15-1 mostra un diagramma à livellu di u sistema chì include l'exampu primu livellu file chì u DDR, DDR2, o DDR3 SDRAM Controller cù ALTMEMPHY IP crea per voi.
Figura 15-1. Diagramma à livellu di u sistema
Nota à a Figura 15-1:
(1) Quandu sceglite Instanziate DLL Esternamente, u ciclu di ritardu (DLL) hè instanziatu fora di a megafunzione ALTMEMPHY.
U MegaWizard™ Plug-In Manager genera un exampu primu livellu file, custituitu da un example driver, è u vostru DDR, DDR2, o DDR3 SDRAM variazione persunalizata di u controller d'altu rendiment. U controller instantiate una istanza di a megafunzione ALTMEMPHY chì, à u turnu, istanzia un loop in fase-locked (PLL) è DLL. Pudete ancu instantiate a DLL fora di a megafunzione ALTMEMPHY per sparte a DLL trà parechje istanze di a megafunzione ALTMEMPHY. Ùn pudete micca sparte un PLL trà parechje istanze di a megafunzione ALTMEMPHY, ma pudete sparte alcune di l'output di u clock PLL trà queste parechje istanze.
© 2012 Altera Corporation. Tutti i diritti riservati. ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS è STRATIX e parolle è i loghi sò marchi di Altera Corporation è registrati in l'Uffiziu di Brevetti è Marchi di i Stati Uniti è in altri paesi. Tutte e altre parolle è loghi identificati cum'è marchi o marchi di serviziu sò a pruprietà di i so rispettivi titulari cum'è deskrittu in www.altera.com/common/legal.html. Altera garantisce a prestazione di i so prudutti semiconduttori à e specificazioni attuali in cunfurmità cù a garanzia standard di Altera, ma si riserva u dirittu di fà cambiamenti à qualsiasi prudutti è servizii in ogni mumentu senza avvisu. Altera ùn assume alcuna rispunsabilità o responsabilità derivante da l'applicazione o l'usu di qualsiasi informazione, pruduttu o serviziu descritti quì, salvu cum'è espressamente accunsentutu in scrittura da Altera. I clienti di Altera sò cunsigliati per ottene l'ultima versione di e specificazioni di u dispositivu prima di confià in ogni infurmazione publicata è prima di fà ordini per prudutti o servizii.
L'exampu primu livellu file hè un disignu cumpletamente funziunale chì pudete simule, sintetizà è aduprà in hardware. L'exampu driver hè un modulu d'autotesta chì emette cumandamenti di lettura è scrittura à u controller è cuntrolla i dati di lettura per pruduce u passaghju o fallu, è pruvà i segnali cumpleti.
A megafunzione ALTMEMPHY crea u datapath trà u dispusitivu di memoria è u controller di memoria. A megafunzione hè dispunibule cum'è un pruduttu stand-alone o pò esse aduprata in cunghjunzione cù u controller di memoria d'alta prestazione Altera.
Quandu si usa a megafunzione ALTMEMPHY cum'è un pruduttu stand-alone, aduprate cù cuntrolli persunalizati o di terzu.
Per i novi disinni, Altera ricumanda di utilizà una interfaccia di memoria esterna basata in UniPHY, cum'è i cuntrolli SDRAM DDR2 è DDR3 cù UniPHY, QDR II è QDR II + controller SRAM cù UniPHY, o controller RLDRAM II cù UniPHY.
L'infurmazione di liberazione
A Tabella 15-1 furnisce infurmazioni nantu à questa versione di u Controller DDR3 SDRAM cù ALTMEMPHY IP.
Table 15-1. L'infurmazione di liberazione
| Articulu | Descrizzione |
| Versione | 11.1 |
| Data di liberazione | nuvembre 2011 |
| Codici d'urdinamentu | IP-SDRAM/HPDDR (DDR SDRAM HPC) IP-SDRAM/HPDDR2 (DDR2 SDRAM HPC) IP-HPMCII (HPC II) |
| ID di u produttu | 00BE (DDR SDRAM) 00BF (DDR2 SDRAM) 00C2 (SDRAM DDR3) 00CO (Megafunzione ALTMEMPHY) |
| ID di u venditore | 6AF7 |
Altera verifica chì a versione attuale di u software Quartus® II compila a versione precedente di ogni funzione MegaCore. U MegaCore IP Library Release Notes è Errata signalanu ogni eccezzioni à sta verificazione. Altera ùn verifica micca a compilazione cù e versioni di funzione MegaCore più vechje di una versione. Per infurmazione nantu à i prublemi nantu à u DDR, DDR2, o DDR3 SDRAM controller high-performance è a megafunzione ALTMEMPHY in una versione particulari di Quartus II, riferite à e Note di Rilascio di Software Quartus II.
Supportu Famiglia Dispositivu
A Tabella 15–2 definisce i livelli di supportu di u dispositivu per i core IP Altera.
Table 15-2. Altera IP Core Livelli di Supportu di Dispositivi
| Famiglie di Dispositivi FPGA | Famiglie di Dispositivi HardCopy |
| Supportu preliminariu-U core IP hè verificatu cù mudelli di timing preliminari per questa famiglia di dispositivi. U core IP risponde à tutti i requisiti funziunali, ma puderia ancu esse sottumessi à l'analisi di u timing per a famiglia di u dispositivu. Pò esse usatu in disinni di produzzione cun prudenza. | Cumpagnia HardCopy-U core IP hè verificatu cù mudelli di timing preliminari per u dispositivu di Cumpagnia Hard Copy. U core IP risponde à tutti i requisiti funziunali, ma puderia ancu esse sottumessi à l'analisi di u tempu per a famiglia di dispositivi HardCopy. Pò esse usatu in disinni di produzzione cun prudenza. |
| Support finale-U core IP hè verificatu cù mudelli di timing finali per questa famiglia di dispositivi. U core IP risponde à tutti i requisiti funziunali è di timing per a famiglia di u dispositivu è pò esse usatu in disinni di produzzione. | Compilation HardCopy-U core IP hè verificatu cù mudelli di timing finali per a famiglia di dispositivi HardCopy. U core IP risponde à tutti i requisiti funziunali è di timing per a famiglia di u dispositivu è pò esse usatu in disinni di produzzione. |
A Tabella 15-3 mostra u livellu di supportu offertu da i Controllers DDR, DDR2 è DDR3 SDRAM cù ALTMEMPHY IP per e famiglie di dispositivi Altera.
Table 15-3. Supportu Famiglia Dispositivu
| Famiglia di Dispositivi | Protocolu | |
| DDR è DDR2 | DDR3 | |
| Arria® GX | Finale | Nisun sustegnu |
| Arria II GX | Finale | Finale |
| Cyclone® III | Finale | Nisun sustegnu |
| Ciclone III LS | Finale | Nisun sustegnu |
| Ciclone IV E | Finale | Nisun sustegnu |
| Ciclone IV GX | Finale | Nisun sustegnu |
| Copia cartacea II | Vede a pagina Novità in Altera IP di l'Altera websitu. | Nisun sustegnu |
| Stratix® II | Finale | Nisun sustegnu |
| Stratix II GX | Finale | Nisun sustegnu |
| Altre famiglie di dispositivi | Nisun sustegnu | Nisun sustegnu |
Features
ALTMEMPHY Megafunzione
A Tabella 15-4 riassume u supportu di funzioni chjave per a megafunzione ALTMEMPHY.
Table 15-4. ALTMEMPHY Megafunction Feature Support
| Feature | DDR è DDR2 | DDR3 |
| Supportu per l'interfaccia Altera PHY (AFI) in tutti i dispositi supportati. | ✓ | ✓ |
| Calibrazione iniziale automatizata eliminendu i calculi complicati di tempu di lettura di dati. | ✓ | ✓ |
| VoltagU seguimentu di e temperatura (VT) chì garantisce u massimu rendimentu stabile per l'interfacce DDR, DDR2 è DDR3 SDRAM. | ✓ | ✓ |
| Percorsu di dati autonomu chì face una cunnessione cù un controller Altera o un controller di terzu indipendente da i percorsi di timing criticu. | ✓ | ✓ |
| Interfaccia full-rate | ✓ | — |
| Interfaccia a meza tariffa | ✓ | ✓ |
| Editore di paràmetri faciule d'utilizà | ✓ | ✓ |
Inoltre, a megafunzione ALTMEMPHY supporta cumpunenti DDR3 SDRAM senza leveling:
- A megafunzione ALTMEMPHY supporta cumpunenti DDR3 SDRAM senza leveling per i dispositi Arria II GX chì utilizanu T-topology per clock, address, and command bus:
- Supporta selezzione di chip multipli.
- U DDR3 SDRAM PHY senza leveling fMAX hè 400 MHz per selezzione di chip unicu.
- Nisun supportu per i pins di maschera di dati (DM) per × 4 DDR3 SDRAM DIMM o cumpunenti, cusì selezziunate No per Drive DM pins da FPGA quandu utilizate × 4 dispusitivi.
- A megafunzione ALTMEMPHY supporta solu interfacce DDR3 SDRAM a mezza tariffa.
Controller High Performance II
A Tabella 15–5 riassume u supportu di funzioni chjave per u DDR, DDR2 è DDR3 SDRAM HPC II.
Table 15-5. Supportu di funzioni (Parte 1 di 2)
| Feature | DDR è DDR2 | DDR3 |
| Controller à mità di tariffa | ✓ | ✓ |
| Supportu per AFI ALTMEMPHY | ✓ | ✓ |
| Supportu per l'interfaccia locale Avalon® Memory Mapped (Avalon-MM). | ✓ | ✓ |
Table 15-5. Supportu di funzioni (Parte 2 di 2)
| Feature | DDR è DDR2 | DDR3 |
| Gestione bancaria di cumanda cunfigurabile in anticipu cù letture è scrittura in ordine | ✓ | ✓ |
| Latenza additiva | ✓ | ✓ |
| Supportu per a lunghezza di burst Avalon arbitraria | ✓ | ✓ |
| Adattatore di burst di memoria flessibile integratu | ✓ | ✓ |
| Mappings d'indirizzu Local-à-Memoria configurabili | ✓ | ✓ |
| Configurazione opzionale di run-time di paràmetri di registru di dimensione è modalità, è timing di memoria | ✓ | ✓ |
| Auto-refrescante parziale di array (PASR) | ✓ | ✓ |
| Supportu per i dispositi DDR3 SDRAM standard di l'industria | ✓ | ✓ |
| Supportu facultativu per u cumandamentu d'autorefrescante | ✓ | ✓ |
| Supportu opzionale per u cumandamentu di u putere cuntrullatu da l'utilizatori | ✓ | ✓ |
| Supportu facultativu per u cumandamentu automaticu di spegnimentu cù time-out programable | ✓ | ✓ |
| Supportu opzionale per i cumandamenti di lettura di precarica automatica è scrittura di precarica automatica | ✓ | ✓ |
| Supportu opzionale per rinfriscà u cuntrollu di l'utilizatori | ✓ | ✓ |
| Condivisione opzionale di clock multicontroller in SOPC Builder Flow | ✓ | ✓ |
| Funzione integrata di codificazione di correzione d'errore (ECC) 72-bit | ✓ | ✓ |
| Funzione ECC integrata, 16, 24 è 40-bit | ✓ | ✓ |
| Supportu per a scrittura parziale di parolle cù correzione automatica opzionale d'errore | ✓ | ✓ |
| SOPC Builder pronto | ||
| Supportu per a valutazione OpenCore Plus | ✓ | ✓ |
| Modelli di simulazione funzionale IP per l'usu in u simulatore VHDL è Verilog HDL supportatu da Altera | ✓ | ✓ |
Note à a Tabella 15-5:
- HPC II supporta i valori di latenza additivi più grande o uguali à tRCD-1, in unità di clock cycle (tCK).
- Questa funzione ùn hè micca supportata cù DDR3 SDRAM cù leveling.
Funzioni senza supportu
A Tabella 15–6 riassume e funzioni non supportate per l'interfaccia di memoria esterna basata in ALTMEMPHY di Altera.
Table 15-6. Funzioni senza supportu
| Protocolu di memoria | Caratteristica Unsuppoted |
| DDR è DDR2 SDRAM | Simulazione di u timing |
| Lunghezza di burst di 2 | |
| Burst parziale è unaligned burst in modalità ECC è non ECC quandu i pin DM sò disattivati | |
| SDRAM DDR3 | Simulazione di u timing |
| Burst parziale è unaligned burst in modalità ECC è non ECC quandu i pin DM sò disattivati | |
| Stratix III è Stratix IV | |
| Supportu DIMM | |
| Interfacce full-rate |
Verificazione MegaCore
Altera esegue una vasta prova casuale, diretta cù una copertura di teste funzionale utilizendu mudelli Denali standard di l'industria per assicurà a funziunalità di i Controller DDR, DDR2 è DDR3 SDRAM cù ALTMEMPHY IP.
Utilizazione di risorse
Questa sezione furnisce infurmazione tipica di l'utilizazione di risorse per i controller di memoria esterni cù ALTMEMPHY per e famiglie di dispositivi supportati. Questa infurmazione hè furnita cum'è una guida solu; per dati precisi di l'utilizazione di risorse, duvete generà u vostru core IP è riferite à i rapporti generati da u software Quartus II.
A Tabella 15-7 mostra i dati di l'utilizazione di risorse per a megafunzione ALTMEMPHY, è u controller DDR3 d'altu rendiment II per i dispositi Arria II GX.
Table 15-7. Utilizazione di Risorse in i Dispositivi Arria II GX (Parte 1 di 2)
| Protocolu | Memoria Larghezza (bits) | Cumbinazioni ALUTS | Lògica I registri | Mem ALUT | M9K Blocchi | M144K Blocchi | Memoriu y (bits) |
| Controller | |||||||
| DDR3
(a metà tariffa) |
8 | 1,883 | 1,505 | 10 | 2 | 0 | 4,352 |
| 16 | 1,893 | 1,505 | 10 | 4 | 0 | 8,704 | |
| 64 | 1,946 | 1,521 | 18 | 15 | 0 | 34,560 | |
| 72 | 1,950 | 1,505 | 10 | 17 | 0 | 39,168 | |
Table 15-7. Utilizazione di Risorse in i Dispositivi Arria II GX (Parte 2 di 2)
| Protocolu | Memoria Larghezza (bits) | Cumbinazioni ALUTS | Lògica I registri | Mem ALUT | M9K Blocchi | M144K Blocchi | Memoriu y (bits) |
| Controller + PHY | |||||||
| DDR3
(a metà tariffa) |
8 | 3,389 | 2,760 | 12 | 4 | 0 | 4,672 |
| 16 | 3,457 | 2,856 | 12 | 7 | 0 | 9,280 | |
| 64 | 3,793 | 3,696 | 20 | 24 | 0 | 36,672 | |
| 72 | 3,878 | 3,818 | 12 | 26 | 0 | 41,536 | |
A Tabella 15-8 mostra i dati di l'utilizazione di e risorse per u controller DDR2 è u controller d'altu rendiment più PHY, per cunfigurazioni à mità di tariffa è full-rate per i dispositi Arria II GX.
Table 15-8. Utilizazione di risorse DDR2 in i Dispositivi Arria II GX
| Protocolu | Memoria Larghezza (bits) | Cumbinazioni ALUTS | Lògica I registri | Mem ALUT | M9K Blocchi | M144K Blocchi | Memoria (biti) |
| Controller | |||||||
| DDR2
(a metà tariffa) |
8 | 1,971 | 1,547 | 10 | 2 | 0 | 4,352 |
| 16 | 1,973 | 1,547 | 10 | 4 | 0 | 8,704 | |
| 64 | 2,028 | 1,563 | 18 | 15 | 0 | 34,560 | |
| 72 | 2,044 | 1,547 | 10 | 17 | 0 | 39,168 | |
| DDR2
(tariffa piena) |
8 | 2,007 | 1,565 | 10 | 2 | 0 | 2,176 |
| 16 | 2,013 | 1,565 | 10 | 2 | 0 | 4,352 | |
| 64 | 2,022 | 1,565 | 10 | 8 | 0 | 17,408 | |
| 72 | 2,025 | 1,565 | 10 | 9 | 0 | 19,584 | |
| Controller + PHY | |||||||
| DDR2
(a metà tariffa) |
8 | 3,481 | 2,722 | 12 | 4 | 0 | 4,672 |
| 16 | 3,545 | 2,862 | 12 | 7 | 0 | 9,280 | |
| 64 | 3,891 | 3,704 | 20 | 24 | 0 | 36,672 | |
| 72 | 3,984 | 3,827 | 12 | 26 | 0 | 41,536 | |
| DDR2
(tariffa piena) |
8 | 3,337 | 2,568 | 29 | 2 | 0 | 2,176 |
| 16 | 3,356 | 2,558 | 11 | 4 | 0 | 4,928 | |
| 64 | 3,423 | 2,836 | 31 | 12 | 0 | 19,200 | |
| 72 | 3,445 | 2,827 | 11 | 14 | 0 | 21,952 | |
A Tabella 15-9 mostra i dati di l'utilizazione di e risorse per u controller DDR2 è u controller d'altu rendiment più PHY, per cunfigurazioni à mità di tariffa è full-rate per i dispositi Cyclone III.
Table 15-9. Utilizazione di risorse DDR2 in i dispositi Cyclone III
| Protocolu | Memoria Larghezza (bits) | Lògica I registri | Cellule logiche | Blocchi M9K | Memoria (biti) |
| Controller | |||||
| DDR2
(a metà tariffa) |
8 | 1,513 | 3,015 | 4 | 4,464 |
| 16 | 1,513 | 3,034 | 6 | 8,816 | |
| 64 | 1,513 | 3,082 | 18 | 34,928 | |
| 72 | 1,513 | 3,076 | 19 | 39,280 | |
| DDR2
(tariffa piena) |
8 | 1,531 | 3,059 | 4 | 2,288 |
| 16 | 1,531 | 3,108 | 4 | 4,464 | |
| 64 | 1,531 | 3,134 | 10 | 17,520 | |
| 72 | 1,531 | 3,119 | 11 | 19,696 | |
| Controller + PHY | |||||
| DDR2
(a metà tariffa) |
8 | 2,737 | 5,131 | 6 | 4,784 |
| 16 | 2,915 | 5,351 | 9 | 9,392 | |
| 64 | 3,969 | 6,564 | 27 | 37,040 | |
| 72 | 4,143 | 6,786 | 28 | 41,648 | |
| DDR2
(tariffa piena) |
8 | 2,418 | 4,763 | 6 | 2,576 |
| 16 | 2,499 | 4,919 | 6 | 5,008 | |
| 64 | 2,957 | 5,505 | 15 | 19,600 | |
| 72 | 3,034 | 5,608 | 16 | 22,032 | |
Requisiti di u sistema
U Controller DDR3 SDRAM cù ALTMEMPHY IP hè una parte di a Biblioteca IP MegaCore, chì hè distribuitu cù u software Quartus II è scaricabile da l'Altera. websitu, www.altera.com.
Per i requisiti di u sistema è l'istruzzioni di installazione, riferite à Installazione è Licenza di u Software Altera.
Installazione è Licenza
A Figura 15-2 mostra a struttura di u cartulare dopu avè installatu u Controller DDR3 SDRAM cù ALTMEMPHY IP, induve hè u cartulare di stallazione. U cartulare di installazione predeterminatu in Windows hè c:\altera\ ; in Linux hè / opt / altera .
Figura 15-2. Struttura di u repertoriu
Avete bisognu di una licenza per a funzione MegaCore solu quandu site cumplettamente cuntentu cù a so funziunalità è u so rendiment, è vulete piglià u vostru disignu à a produzzione.
Per utilizà a DDR3 SDRAM HPC, pudete dumandà una licenza file da l'Altera web situ à www.altera.com/licensing è stallà lu in u vostru urdinatore. Quandu dumandate una licenza file, Altera vi e-mail un license.dat file. Se ùn avete micca accessu à Internet, cuntattate u vostru rappresentante lucale.
Per utilizà a DDR3 SDRAM HPC II, cuntattate u vostru rappresentante di vendita lucali per urdinà una licenza.
Valutazione libera
A funzione di valutazione OpenCore Plus di Altera hè applicabile solu à u DDR3 SDRAM HPC. Cù a funzione di valutazione OpenCore Plus, pudete fà e seguenti azzioni:
- Simula u cumpurtamentu di una megafunzione (funzione Altera MegaCore o AMPmegafunzione PSM) in u vostru sistema.
- Verificate a funziunalità di u vostru disignu, è ancu evaluà a so dimensione è a velocità rapidamente è facilmente.
- Generate prugrammazione di u dispositivu in u tempu files per disinni chì includenu funzioni MegaCore.
- Prugrammu un dispositivu è verificate u vostru disignu in hardware.
Avete bisognu di cumprà una licenza per a megafunzione solu quandu site cumplettamente cuntentu cù a so funziunalità è u so rendiment, è vulete piglià u vostru disignu à a produzzione.
OpenCore Plus Time-Out Behavior
A valutazione di hardware OpenCore Plus pò sustene i seguenti dui modi di funziunamentu:
- Untethered - u disignu funziona per un tempu limitatu
- Tethered-necessita una cunnessione trà u vostru bordu è u computer host. Se u modu tethered hè supportatu da tutte e megafunzioni in un disignu, u dispusitivu pò operare per un tempu più longu o indefinitu.
Tutte e megafunzioni in un dispositivu time-out simultaneamente quandu u tempu di valutazione più restrittivu hè ghjuntu. Se ci hè più di una megafunzione in un disignu, u cumpurtamentu di time-out di una megafunzione specifica pò esse mascherata da u cumpurtamentu di time-out di l'altri megafunzioni.
Per e funzioni MegaCore, u time-out untethered hè di 1 ora; u valore di time-out tethered hè indefinitu.
U vostru disignu smette di travaglià dopu chì u tempu di valutazione di hardware scade è a pruduzzioni local_ready hè bassa.
Storia di Revisione di Documenti
U Tabella 15–10 elenca a storia di rivisione per stu documentu.
Table 15-10. Storia di Revisione di Documenti
| Data | Versione | Cambiamenti |
| nuvembre 2012 | 1.2 | Cambiatu u numeru di capitulu da 13 à 15. |
| ghjugnu 2012 | 1.1 | Aggiunta icona di feedback. |
| nuvembre 2011 | 1.0 | L'infurmazione cumminata di a versione, u supportu di a famiglia di i dispositi, a lista di e funzioni è a lista di e funzioni senza supportu per DDR, DDR2 è DDR3. |
Documenti / Risorse
 |
Controllers ALTERA DDR2 SDRAM [pdf] Istruzzioni DDR2 SDRAM Controllers, DDR2, SDRAM Controllers, Controllers |
