Controladors ALTERA DDR2 SDRAM
Informació important
Els controladors Altera® DDR, DDR2 i DDR3 SDRAM amb ALTMEMPHY IP proporcionen interfícies simplificades a DDR, DDR2 i DDR3 SDRAM estàndard del sector. La megafunció ALTMEMPHY és una interfície entre un controlador de memòria i els dispositius de memòria, i realitza operacions de lectura i escriptura a la memòria. Els controladors DDR, DDR2 i DDR3 SDRAM amb ALTMEMPHY IP funcionen conjuntament amb la megafunció Altera ALTMEMPHY.
Els controladors DDR i DDR2 SDRAM amb megafunció ALTMEMPHY IP i ALTMEMPHY ofereixen interfícies DDR i DDR2 SDRAM de velocitat completa o mitjana. El controlador DDR3 SDRAM amb megafunció ALTMEMPHY IP i ALTMEMPHY admet interfícies DDR3 SDRAM en mode de velocitat mitjana. Els controladors DDR, DDR2 i DDR3 SDRAM amb ALTMEMPHY IP ofereixen el controlador d'alt rendiment II (HPC II), que ofereix una alta eficiència i funcions avançades. La figura 15-1 mostra un diagrama a nivell de sistema que inclou l'exampel nivell superior file que el controlador DDR, DDR2 o DDR3 SDRAM amb ALTMEMPHY IP us crea.
Figura 15-1. Diagrama a nivell de sistema
Nota a la figura 15–1:
(1) Quan trieu Instanciar DLL externament, s'instancia el bucle bloquejat amb retard (DLL) fora de la megafunció ALTMEMPHY.
El Gestor de connectors MegaWizard™ genera un exampel nivell superior file, format per un example controlador i la variació personalitzada del controlador d'alt rendiment DDR, DDR2 o DDR3 SDRAM. El controlador crea una instància de la megafunció ALTMEMPHY que, al seu torn, crea un bucle bloquejat en fase (PLL) i DLL. També podeu crear una instancia de la DLL fora de la megafunció ALTMEMPHY per compartir la DLL entre diverses instàncies de la megafunció ALTMEMPHY. No podeu compartir un PLL entre diverses instàncies de la megafunció ALTMEMPHY, però podeu compartir algunes de les sortides del rellotge PLL entre aquestes múltiples instàncies.
© 2012 Altera Corporation. Tots els drets reservats. Les paraules i logotips ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS i STRATIX són marques comercials d'Altera Corporation i registrades a l'Oficina de Patents i Marques dels EUA i en altres països. La resta de paraules i logotips identificats com a marques comercials o marques de servei són propietat dels seus respectius titulars, tal com es descriu a www.altera.com/common/legal.html. Altera garanteix el rendiment dels seus productes semiconductors amb les especificacions actuals d'acord amb la garantia estàndard d'Altera, però es reserva el dret de fer canvis a qualsevol producte i servei en qualsevol moment sense previ avís. Altera no assumeix cap responsabilitat derivada de l'aplicació o l'ús de qualsevol informació, producte o servei aquí descrit, excepte que Altera ho acordi expressament per escrit. Es recomana als clients d'Altera que obtinguin la darrera versió de les especificacions del dispositiu abans de confiar en qualsevol informació publicada i abans de fer comandes de productes o serveis.
L'exampel nivell superior file és un disseny totalment funcional que podeu simular, sintetitzar i utilitzar en maquinari. L'exampel controlador és un mòdul d'autoprova que emet ordres de lectura i escriptura al controlador i comprova les dades de lectura per produir l'aprovat o el fracàs, i prova els senyals complets.
La megafunció ALTMEMPHY crea el camí de dades entre el dispositiu de memòria i el controlador de memòria. La megafunció està disponible com a producte autònom o es pot utilitzar juntament amb el controlador de memòria d'alt rendiment Altera.
Quan utilitzeu la megafunció ALTMEMPHY com a producte autònom, utilitzeu-lo amb controladors personalitzats o de tercers.
Per als nous dissenys, Altera recomana utilitzar una interfície de memòria externa basada en UniPHY, com ara els controladors SDRAM DDR2 i DDR3 amb UniPHY, els controladors QDR II i QDR II+ SRAM amb UniPHY o el controlador RLDRAM II amb UniPHY.
Informació de publicació
La taula 15–1 proporciona informació sobre aquesta versió del controlador DDR3 SDRAM amb ALTMEMPHY IP.
Taula 15–1. Informació de publicació
| Item | Descripció |
| Versió | 11.1 |
| Data de llançament | novembre de 2011 |
| Codis de comanda | IP-SDRAM/HPDDR (DDR SDRAM HPC) IP-SDRAM/HPDDR2 (DDR2 SDRAM HPC) IP-HPMCII (HPC II) |
| ID de producte | 00BE (SDRAM DDR) 00BF (SDRAM DDR2) 00C2 (SDRAM DDR3) 00CO (megafunció ALTMEMPHY) |
| Identificador de proveïdor | 6AF7 |
Altera verifica que la versió actual del programari Quartus® II compila la versió anterior de cada funció MegaCore. Les notes de versió de la biblioteca IP MegaCore i les errates informen de qualsevol excepció a aquesta verificació. Altera no verifica la compilació amb versions de funcions MegaCore anteriors a una versió. Per obtenir informació sobre problemes amb el controlador d'alt rendiment DDR, DDR2 o DDR3 SDRAM i la megafunció ALTMEMPHY en una versió concreta de Quartus II, consulteu les Notes de la versió del programari Quartus II.
Suport familiar de dispositius
La taula 15–2 defineix els nivells de suport del dispositiu per als nuclis IP d'Altera.
Taula 15–2. Altera nivells de suport de dispositius IP Core
| Famílies de dispositius FPGA | Famílies de dispositius de còpia en paper |
| Suport previ—El nucli IP es verifica amb models de temporització preliminars per a aquesta família de dispositius. El nucli IP compleix tots els requisits funcionals, però encara pot estar sotmès a una anàlisi de temps per a la família de dispositius. Es pot utilitzar en dissenys de producció amb precaució. | HardCopy Companion—El nucli IP es verifica amb models de temporització preliminars per al dispositiu de còpia en paper. El nucli IP compleix tots els requisits funcionals, però és possible que encara estigui en procés d'anàlisi de temps per a la família de dispositius HardCopy. Es pot utilitzar en dissenys de producció amb precaució. |
| Suport final—El nucli IP es verifica amb els models de cronometratge finals per a aquesta família de dispositius. El nucli IP compleix tots els requisits funcionals i de temporització de la família de dispositius i es pot utilitzar en dissenys de producció. | Recopilació de còpies en paper—El nucli IP es verifica amb els models de cronometratge finals per a la família de dispositius HardCopy. El nucli IP compleix tots els requisits funcionals i de temporització de la família de dispositius i es pot utilitzar en dissenys de producció. |
La taula 15–3 mostra el nivell de suport que ofereixen els controladors SDRAM DDR, DDR2 i DDR3 amb ALTMEMPHY IP per a famílies de dispositius Altera.
Taula 15–3. Suport familiar de dispositius
| Família de dispositius | Protocol | |
| DDR i DDR2 | DDR3 | |
| Arria® GX | Final | Sense suport |
| Arria II GX | Final | Final |
| Cyclone® III | Final | Sense suport |
| Cicló III LS | Final | Sense suport |
| cicló IV E | Final | Sense suport |
| Cicló IV GX | Final | Sense suport |
| Còpia impresa II | Consulteu la pàgina Novetats d'Altera IP d'Altera weblloc. | Sense suport |
| Stratix® II | Final | Sense suport |
| Stratix II GX | Final | Sense suport |
| Altres famílies de dispositius | Sense suport | Sense suport |
Característiques
ALTMEMFIA Megafunció
La taula 15–4 resumeix el suport de les funcions clau per a la megafunció ALTMEMPHY.
Taula 15–4. ALTMEMPHY Suport a les funcions de megafunció
| Característica | DDR i DDR2 | DDR3 |
| Suport per a la interfície Altera PHY (AFI) en tots els dispositius compatibles. | ✓ | ✓ |
| Calibració inicial automatitzada eliminant els càlculs complicats del temps de lectura de dades. | ✓ | ✓ |
| Voltage i seguiment de temperatura (VT) que garanteix el màxim rendiment estable per a interfícies DDR, DDR2 i DDR3 SDRAM. | ✓ | ✓ |
| Ruta de dades autònoma que fa que la connexió amb un controlador Altera o un controlador de tercers sigui independent de les rutes de temps crítiques. | ✓ | ✓ |
| Interfície de tarifa completa | ✓ | — |
| Interfície de mitja tarifa | ✓ | ✓ |
| Editor de paràmetres fàcil d'utilitzar | ✓ | ✓ |
A més, la megafunció ALTMEMPHY admet components DDR3 SDRAM sense anivellament:
- La megafunció ALTMEMPHY admet components DDR3 SDRAM sense anivellament per als dispositius Arria II GX que utilitzen la topologia T per al rellotge, l'adreça i el bus de comandaments:
- Admet múltiples selecció de xip.
- La DDR3 SDRAM PHY sense anivellament fMAX és de 400 MHz per a la selecció d'un sol xip.
- No hi ha suport per a pins de màscara de dades (DM) per a 4 DIMM DDR3 SDRAM o components, així que seleccioneu No per a pins Drive DM de FPGA quan utilitzeu dispositius ×4.
- La megafunció ALTMEMPHY només admet interfícies DDR3 SDRAM de mitjana velocitat.
Controlador d'alt rendiment II
La taula 15–5 resumeix el suport de les funcions clau per a DDR, DDR2 i DDR3 SDRAM HPC II.
Taula 15–5. Suport de funcions (part 1 de 2)
| Característica | DDR i DDR2 | DDR3 |
| Controlador de mitja tarifa | ✓ | ✓ |
| Suport per a AFI ALTMEMPHY | ✓ | ✓ |
| Suport per a la interfície local Avalon®Memory Mapped (Avalon-MM). | ✓ | ✓ |
Taula 15–5. Suport de funcions (part 2 de 2)
| Característica | DDR i DDR2 | DDR3 |
| Gestió de bancs de comanda anticipada configurable amb lectures i escriptures en ordre | ✓ | ✓ |
| Latència additiva | ✓ | ✓ |
| Suport per a una durada de ràfega arbitrària d'Avalon | ✓ | ✓ |
| Adaptador de ràfega de memòria flexible integrat | ✓ | ✓ |
| Asignacions d'adreces de local a memòria configurables | ✓ | ✓ |
| Configuració en temps d'execució opcional de la configuració del registre de mida i mode, i temps de memòria | ✓ | ✓ |
| Actualització automàtica de matriu parcial (PASR) | ✓ | ✓ |
| Suport per a dispositius DDR3 SDRAM estàndard del sector | ✓ | ✓ |
| Suport opcional per a l'ordre d'actualització automàtica | ✓ | ✓ |
| Suport opcional per a la comanda d'apagada controlada per l'usuari | ✓ | ✓ |
| Suport opcional per a l'ordre d'apagada automàtica amb temps d'espera programable | ✓ | ✓ |
| Suport opcional per a les ordres de lectura de precàrrega automàtica i d'escriptura de precàrrega automàtica | ✓ | ✓ |
| Suport opcional per a l'actualització del controlador d'usuari | ✓ | ✓ |
| Compartició opcional del rellotge de múltiples controladors a SOPC Builder Flow | ✓ | ✓ |
| Funció integrada de codificació de correcció d'errors (ECC) de 72 bits | ✓ | ✓ |
| Funció ECC integrada, 16, 24 i 40 bits | ✓ | ✓ |
| Suport per a l'escriptura de paraules parcials amb correcció automàtica d'errors opcional | ✓ | ✓ |
| SOPC Builder llest | ||
| Suport per a l'avaluació d'OpenCore Plus | ✓ | ✓ |
| Models de simulació funcional IP per utilitzar-los en el simulador VHDL i Verilog HDL compatible amb Altera | ✓ | ✓ |
Notes a la taula 15–5:
- HPC II admet valors de latència additius superiors o iguals a tRCD-1, en unitat de cicle de rellotge (tCK).
- Aquesta funció no és compatible amb DDR3 SDRAM amb anivellació.
Funcions no compatibles
La taula 15–6 resumeix les funcions no compatibles per a les interfícies de memòria externa basades en ALTMEMPHY d'Altera.
Taula 15–6. Funcions no compatibles
| Protocol de memòria | Característica no acceptada |
| DDR i DDR2 SDRAM | Simulació del temps |
| Durada de la ràfega de 2 | |
| Ràfega parcial i ràfega no alineada en mode ECC i no ECC quan els pins DM estan desactivats | |
| SDRAM DDR3 | Simulació del temps |
| Ràfega parcial i ràfega no alineada en mode ECC i no ECC quan els pins DM estan desactivats | |
| Estratix III i Estratix IV | |
| Suport DIMM | |
| Interfícies de velocitat completa |
Verificació MegaCore
Altera realitza extenses proves dirigides i aleatòries amb una cobertura de proves funcionals utilitzant models Denali estàndard del sector per garantir la funcionalitat dels controladors SDRAM DDR, DDR2 i DDR3 amb ALTMEMPHY IP.
Ús dels recursos
Aquesta secció proporciona informació típica d'utilització de recursos per als controladors de memòria externa amb ALTMEMPHY per a famílies de dispositius compatibles. Aquesta informació només es proporciona com a orientació; per obtenir dades precises d'utilització dels recursos, hauríeu de generar el vostre nucli IP i consultar els informes generats pel programari Quartus II.
La taula 15–7 mostra les dades d'utilització de recursos per a la megafunció ALTMEMPHY i el controlador DDR3 d'alt rendiment II per als dispositius Arria II GX.
Taula 15–7. Ús de recursos en dispositius Arria II GX (part 1 de 2)
| Protocol | Memòria Amplada (bits) | Combinacional ALUTS | Lògica Registres | Mem ALUTs | M9K Blocs | M144K Blocs | Memor y (bits) |
| Controlador | |||||||
| DDR3
(mitja tarifa) |
8 | 1,883 | 1,505 | 10 | 2 | 0 | 4,352 |
| 16 | 1,893 | 1,505 | 10 | 4 | 0 | 8,704 | |
| 64 | 1,946 | 1,521 | 18 | 15 | 0 | 34,560 | |
| 72 | 1,950 | 1,505 | 10 | 17 | 0 | 39,168 | |
Taula 15–7. Ús de recursos en dispositius Arria II GX (part 2 de 2)
| Protocol | Memòria Amplada (bits) | Combinacional ALUTS | Lògica Registres | Mem ALUTs | M9K Blocs | M144K Blocs | Memor y (bits) |
| Controlador+PHY | |||||||
| DDR3
(mitja tarifa) |
8 | 3,389 | 2,760 | 12 | 4 | 0 | 4,672 |
| 16 | 3,457 | 2,856 | 12 | 7 | 0 | 9,280 | |
| 64 | 3,793 | 3,696 | 20 | 24 | 0 | 36,672 | |
| 72 | 3,878 | 3,818 | 12 | 26 | 0 | 41,536 | |
La taula 15–8 mostra les dades d'utilització de recursos per al controlador i el controlador DDR2 d'alt rendiment més PHY, per a configuracions de velocitat mitjana i completa per a dispositius Arria II GX.
Taula 15–8. Ús de recursos DDR2 en dispositius Arria II GX
| Protocol | Memòria Amplada (bits) | Combinacional ALUTS | Lògica Registres | Mem ALUTs | M9K Blocs | M144K Blocs | Memòria (Bits) |
| Controlador | |||||||
| DDR2
(mitja tarifa) |
8 | 1,971 | 1,547 | 10 | 2 | 0 | 4,352 |
| 16 | 1,973 | 1,547 | 10 | 4 | 0 | 8,704 | |
| 64 | 2,028 | 1,563 | 18 | 15 | 0 | 34,560 | |
| 72 | 2,044 | 1,547 | 10 | 17 | 0 | 39,168 | |
| DDR2
(tarifa completa) |
8 | 2,007 | 1,565 | 10 | 2 | 0 | 2,176 |
| 16 | 2,013 | 1,565 | 10 | 2 | 0 | 4,352 | |
| 64 | 2,022 | 1,565 | 10 | 8 | 0 | 17,408 | |
| 72 | 2,025 | 1,565 | 10 | 9 | 0 | 19,584 | |
| Controlador+PHY | |||||||
| DDR2
(mitja tarifa) |
8 | 3,481 | 2,722 | 12 | 4 | 0 | 4,672 |
| 16 | 3,545 | 2,862 | 12 | 7 | 0 | 9,280 | |
| 64 | 3,891 | 3,704 | 20 | 24 | 0 | 36,672 | |
| 72 | 3,984 | 3,827 | 12 | 26 | 0 | 41,536 | |
| DDR2
(tarifa completa) |
8 | 3,337 | 2,568 | 29 | 2 | 0 | 2,176 |
| 16 | 3,356 | 2,558 | 11 | 4 | 0 | 4,928 | |
| 64 | 3,423 | 2,836 | 31 | 12 | 0 | 19,200 | |
| 72 | 3,445 | 2,827 | 11 | 14 | 0 | 21,952 | |
La taula 15–9 mostra les dades d'utilització de recursos per al controlador i el controlador DDR2 d'alt rendiment més PHY, per a configuracions de velocitat mitjana i completa per a dispositius Cyclone III.
Taula 15–9. Ús de recursos DDR2 en dispositius Cyclone III
| Protocol | Memòria Amplada (bits) | Lògica Registres | Cèl·lules lògiques | Blocs M9K | Memòria (Bits) |
| Controlador | |||||
| DDR2
(mitja tarifa) |
8 | 1,513 | 3,015 | 4 | 4,464 |
| 16 | 1,513 | 3,034 | 6 | 8,816 | |
| 64 | 1,513 | 3,082 | 18 | 34,928 | |
| 72 | 1,513 | 3,076 | 19 | 39,280 | |
| DDR2
(tarifa completa) |
8 | 1,531 | 3,059 | 4 | 2,288 |
| 16 | 1,531 | 3,108 | 4 | 4,464 | |
| 64 | 1,531 | 3,134 | 10 | 17,520 | |
| 72 | 1,531 | 3,119 | 11 | 19,696 | |
| Controlador+PHY | |||||
| DDR2
(mitja tarifa) |
8 | 2,737 | 5,131 | 6 | 4,784 |
| 16 | 2,915 | 5,351 | 9 | 9,392 | |
| 64 | 3,969 | 6,564 | 27 | 37,040 | |
| 72 | 4,143 | 6,786 | 28 | 41,648 | |
| DDR2
(tarifa completa) |
8 | 2,418 | 4,763 | 6 | 2,576 |
| 16 | 2,499 | 4,919 | 6 | 5,008 | |
| 64 | 2,957 | 5,505 | 15 | 19,600 | |
| 72 | 3,034 | 5,608 | 16 | 22,032 | |
Requisits del sistema
El controlador DDR3 SDRAM amb ALTMEMPHY IP forma part de la biblioteca IP MegaCore, que es distribueix amb el programari Quartus II i es pot descarregar des d'Altera weblloc, www.altera.com.
Per obtenir els requisits del sistema i les instruccions d'instal·lació, consulteu Instal·lació i llicències del programari d'Altera.
Instal·lació i llicència
La figura 15–2 mostra l'estructura de directoris després d'instal·lar el controlador DDR3 SDRAM amb ALTMEMPHY IP, on és el directori d'instal·lació. El directori d'instal·lació predeterminat a Windows és c:\altera\ ; a Linux és /opt/altera .
Figura 15–2. Estructura de directoris
Només necessiteu una llicència per a la funció MegaCore quan esteu completament satisfet amb la seva funcionalitat i rendiment i voleu portar el vostre disseny a producció.
Per utilitzar el DDR3 SDRAM HPC, podeu sol·licitar una llicència file de l'Altera web lloc a www.altera.com/licensing i instal·leu-lo al vostre ordinador. Quan sol·liciteu una llicència file, Altera t'envia per correu electrònic un license.dat file. Si no teniu accés a Internet, poseu-vos en contacte amb el vostre representant local.
Per utilitzar la DDR3 SDRAM HPC II, poseu-vos en contacte amb el vostre representant de vendes local per demanar una llicència.
Avaluació gratuïta
La funció d'avaluació OpenCore Plus d'Altera només és aplicable al DDR3 SDRAM HPC. Amb la funció d'avaluació OpenCore Plus, podeu realitzar les accions següents:
- Simular el comportament d'una megafunció (funció Altera MegaCore o AMPmegafunció PSM) dins del vostre sistema.
- Verifiqueu la funcionalitat del vostre disseny, així com avalueu-ne la mida i la velocitat de manera ràpida i senzilla.
- Genereu programació de dispositius de temps limitat files per a dissenys que inclouen funcions MegaCore.
- Programa un dispositiu i verifica el teu disseny al maquinari.
Només heu d'adquirir una llicència per a la megafunció quan esteu completament satisfet amb la seva funcionalitat i rendiment i voleu portar el vostre disseny a producció.
Comportament d'espera d'OpenCore Plus
L'avaluació del maquinari OpenCore Plus pot suportar els dos modes de funcionament següents:
- Untethered: el disseny s'executa durant un temps limitat
- Lligat: requereix una connexió entre el vostre tauler i l'ordinador amfitrió. Si totes les megafuncions d'un disseny admeten el mode connectat, el dispositiu pot funcionar durant més temps o indefinidament
Totes les megafuncions d'un dispositiu s'esgoten simultàniament quan s'arriba al temps d'avaluació més restrictiu. Si hi ha més d'una megafunció en un disseny, el comportament de temps d'espera d'una mega funció específica es pot emmascarar pel comportament de temps d'espera de les altres megafuncions.
Per a les funcions MegaCore, el temps d'espera sense connexió és d'1 hora; el valor de temps d'espera connectat és indefinit.
El vostre disseny deixa de funcionar un cop caduca el temps d'avaluació del maquinari i la sortida local_ready baixa.
Historial de revisions de documents
La taula 15–10 enumera l'historial de revisions d'aquest document.
Taula 15–10. Historial de revisions de documents
| Data | Versió | Canvis |
| novembre de 2012 | 1.2 | S'ha canviat el número de capítol del 13 al 15. |
| Juny 2012 | 1.1 | S'ha afegit una icona de comentaris. |
| novembre de 2011 | 1.0 | Informació de la versió combinada, assistència de la família de dispositius, llista de funcions i llista de funcions no compatibles per a DDR, DDR2 i DDR3. |
Documents/Recursos
 |
Controladors ALTERA DDR2 SDRAM [pdfInstruccions Controladors DDR2 SDRAM, DDR2, controladors SDRAM, controladors |
