ALTERA DDR2 SDRAM 控制器

ALTERA DDR2 SDRAM 控制器

重要信息

具有 ALTMEMPHY IP 的 Altera® DDR、DDR2 和 DDR3 SDRAM 控制器提供了与行业标准 DDR、DDR2 和 DDR3 SDRAM 的简化接口。 ALTMEMPHY 宏功能是存储器控制器和存储器设备之间的接口,并对存储器执行读写操作。具有 ALTMEMPHY IP 的 DDR、DDR2 和 DDR3 SDRAM 控制器与 Altera ALTMEMPHY 宏功能配合使用。
具有 ALTMEMPHY IP 和 ALTMEMPHY 宏功能的 DDR 和 DDR2 SDRAM 控制器提供全速率或半速率 DDR 和 DDR2 SDRAM 接口。具有 ALTMEMPHY IP 和 ALTMEMPHY 宏功能的 DDR3 SDRAM 控制器支持半速率模式下的 DDR3 SDRAM 接口。具有 ALTMEMPHY IP 的 DDR、DDR2 和 DDR3 SDRAM 控制器提供高性能控制器 II (HPC II),该控制器提供高效率和高级功能。图 15–1 显示了一个系统级图,包括 examp顶级 file 具有 ALTMEMPHY IP 的 DDR、DDR2 或 DDR3 SDRAM 控制器为您创建。

图 15-1。系统级图
系统级图

图 15–1 注释:
(1) 当您选择“外部实例化 DLL”时,延迟锁定环 (DLL) 将在 ALTMEMPHY 宏功能外部实例化。

MegaWizard™ 插件管理器生成一个 examp顶级 file,由前任组成amp文件驱动程序以及您的 DDR、DDR2 或 DDR3 SDRAM 高性能控制器自定义变体。控制器实例化 ALTMEMPHY 宏功能的实例,而该实例又实例化锁相环 (PLL) 和 DLL。您还可以在 ALTMEMPHY 宏功能外部实例化 DLL,以在 ALTMEMPHY 宏功能的多个实例之间共享 DLL。您不能在 ALTMEMPHY 宏功能的多个实例之间共享 PLL,但可以在这些多个实例之间共享一些 PLL 时钟输出。

© 2012 Altera 公司。版权所有。 ALTERA、ARRIA、CYCLONE、HARDCOPY、MAX、MEGACORE、NIOS、QUARTUS 和 STRATIX 文字和徽标是 Altera 公司的商标,并在美国专利商标局和其他国家/地区注册。所有其他被标识为商标或服务标志的文字和徽标均为其各自所有者的财产,如下所述: www.altera.com/common/legal.html. Altera 保证其半导体产品的性能符合 Altera 标准保证的当前规范,但保留随时更改任何产品和服务的权利,恕不另行通知。 Altera 不承担因应用或使用此处描述的任何信息、产品或服务而产生的任何责任或义务,除非 Altera 明确书面同意。 建议 Altera 客户在依赖任何已发布的信息和订购产品或服务之前获取最新版本的器件规范。

前任amp顶级 file 是一种功能齐全的设计,您可以在硬件中进行模拟、综合和使用。前任ample驱动程序是一个自测试模块,它向控制器发出读写命令并检查读取的数据以产生通过或失败以及测试完成信号。
ALTMEMPHY 宏功能创建存储器件和存储控制器之间的数据路径。该宏功能可作为独立产品使用,也可与 Altera 高性能存储控制器结合使用。
当将 ALTMEMPHY 宏功能用作独立产品时,请与定制控制器或第三方控制器一起使用。

象征 对于新设计,Altera 建议使用基于 UniPHY 的外部存储器接口,例如具有 UniPHY 的 DDR2 和 DDR3 SDRAM 控制器、具有 UniPHY 的 QDR II 和 QDR II+ SRAM 控制器或具有 UniPHY 的 RLDRAM II 控制器。

发布信息

表 15–1 提供了有关此版本带有 ALTMEMPHY IP 的 DDR3 SDRAM 控制器的信息。

桌子 15-1。发布信息

物品描述
版本11.1
发布日期2011 年 XNUMX 月
订购代码IP-SDRAM/HPDDR (DDR SDRAM HPC) IP-SDRAM/HPDDR2 (DDR2 SDRAM HPC)
IP-HPMCII (HPC II)
产品编号00BE(DDR内存)
00BF(DDR2内存)
00C2(DDR3内存)
00CO(ALTMEMPHY 宏功能)
供应商ID6AF7

Altera 验证 Quartus® II 软件的当前版本是否编译了每个 MegaCore 函数的先前版本。 MegaCore IP 库发行说明和勘误表报告了此验证的任何例外情况。 Altera 不会验证早于一个版本的 MegaCore 函数版本的编译。有关特定 Quartus II 版本中 DDR、DDR2 或 DDR3 SDRAM 高性能控制器和 ALTMEMPHY 宏功能问题的信息,请参阅 Quartus II 软件发行说明。

设备系列支持

表 15–2 定义了 Altera IP 内核的器件支持级别。

表 15–2。 Altera IP 内核器件支持级别

FPGA 器件系列硬拷贝设备系列
初步支持—IP 核已通过该器件系列的初步时序模型进行验证。 IP 核满足所有功能要求,但可能仍在对器件系列进行时序分析。它可以谨慎地用于生产设计。硬拷贝伴侣—IP 核通过硬拷贝配套器件的初步时序模型进行验证。 IP 核满足所有功能要求,但可能仍在对 HardCopy 器件系列进行时序分析。它可以谨慎地用于生产设计。
最后支持—IP 核已通过该器件系列的最终时序模型进行验证。该IP核满足该器件系列的所有功能和时序要求,可用于生产设计。硬拷贝编译—IP 核已通过 HardCopy 器件系列的最终时序模型进行验证。该IP核满足该器件系列的所有功能和时序要求,可用于生产设计。

表 15–3 显示了具有 ALTMEMPHY IP 的 DDR、DDR2 和 DDR3 SDRAM 控制器为 Altera 器件系列提供的支持级别。

表 15–3。设备系列支持

器件系列协议
DDR 和 DDR2DDR3
Arria® GX最终的不支持
阿里亚II GX最终的最终的
Cyclone® III最终的不支持
旋风 III LS最终的不支持
旋风 IV E最终的不支持
旋风 IV GX最终的不支持
硬拷贝II请参阅 Altera 的 What's New in Altera IP 页面 web地点。不支持
Stratix® II最终的不支持
Stratix II GX最终的不支持
其他设备系列不支持不支持

特征

ALTMEMPHY 宏功能

表 15-4 总结了 ALTMEMPHY 宏功能的主要功能支持。

表 15–4。 ALTMEMPHY 宏功能特性支持

特征DDR 和 DDR2DDR3
在所有支持的器件上支持 Altera PHY 接口 (AFI)。
自动初始校准消除了复杂的读取数据计时计算。
卷tage 和温度 (VT) 跟踪可保证 DDR、DDR2 和 DDR3 SDRAM 接口的最大稳定性能。
独立的数据路径,可独立于关键时序路径连接到 Altera 控制器或第三方控制器。
全速率接口
半速率接口
易于使用的参数编辑器

此外,ALTMEMPHY 宏功能无需调平即可支持 DDR3 SDRAM 组件:

  • ALTMEMPHY 宏功能支持 DDR3 SDRAM 组件,无需为使用时钟、地址和命令总线的 T 拓扑的 Arria II GX 器件进行调平:
    • 支持多片选。
  • 对于单芯片选择,没有调平 fMAX 的 DDR3 SDRAM PHY 为 400 MHz。
  • 不支持 ×4 DDR3 SDRAM DIMM 或组件的数据屏蔽 (DM) 引脚,因此在使用 ×4 设备时,请为 FPGA 驱动 DM 引脚选择否。
  • ALTMEMPHY 宏功能仅支持半速率 DDR3 SDRAM 接口。

高性能控制器II

表 15–5 总结了 DDR、DDR2 和 DDR3 SDRAM HPC II 的主要功能支持。

表 15–5。功能支持(第 1 部分,共 2 部分)

特征DDR 和 DDR2DDR3
半速率控制器
支持 AFI ALTMEMPHY
支持 Avalon® 内存映射 (Avalon-MM) 本地接口

表 15–5。功能支持(第 2 部分,共 2 部分)

特征DDR 和 DDR2DDR3
可配置的命令前瞻存储区管理,具有按顺序读取和写入功能
附加延迟
支持任意 Avalon 突发长度
内置灵活的内存突发适配器
可配置的本地到内存地址映射
大小和模式寄存器设置以及内存时序的可选运行时配置
部分阵列自刷新 (PASR)
支持行业标准 DDR3 SDRAM 设备
可选支持自刷新命令
可选支持用户控制的断电命令
可选支持具有可编程超时的自动断电命令
可选支持自动预充电读取和自动预充电写入命令
对用户控制器刷新的可选支持
SOPC Builder Flow 中可选的多控制器时钟共享
集成纠错编码 (ECC) 功能 72 位
集成 ECC 功能,16、24 和 40 位
支持部分字写入,并具有可选的自动纠错功能
SOPC Builder 就绪
支持 OpenCore Plus 评估
用于 Altera 支持的 VHDL 和 Verilog HDL 仿真器的 IP 功能仿真模型

表 15-5 的注释:

  1. HPC II 支持大于或等于 tRCD-1 的附加延迟值(以时钟周期单位 (tCK) 为单位)。
  2. 带调平功能的 DDR3 SDRAM 不支持此功能。

不支持的功能

表 15–6 总结了 Altera 基于 ALTMEMPHY 的外部存储器接口不支持的功能。

表 15–6。不支持的功能

内存协议不支持的功能
DDR 和 DDR2 SDRAM时序模拟
突发长度2
当 DM 引脚禁用时,ECC 和非 ECC 模式下的部分突发和未对齐突发
DDR3 内存时序模拟
当 DM 引脚禁用时,ECC 和非 ECC 模式下的部分突发和未对齐突发
Stratix III 和 Stratix IV
内存支持
全速率接口

兆核验证

Altera 使用行业标准 Denali 模型执行广泛的随机、定向测试和功能测试覆盖范围,以确保具有 ALTMEMPHY IP 的 DDR、DDR2 和 DDR3 SDRAM 控制器的功能。

资源利用

本节提供了受支持器件系列的具有 ALTMEMPHY 的外部存储器控制器的典型资源利用率信息。此信息仅供参考;要获得精确的资源利用率数据,您应该生成 IP 核并参考 Quartus II 软件生成的报告。
表 15–7 显示了 ALTMEMPHY 宏功能和 Arria II GX 器件的 DDR3 高性能控制器 II 的资源利用率数据。

表 15-7。 Arria II GX 器件中的资源利用(第 1 部分,共 2 部分)

协议记忆 宽度(位)组合 阿拉巴马州立大学逻辑 寄存器内存 ALUTM9K 区块M144K 区块MEMOR y(位)
控制器
DDR3

(半价)

81,8831,50510204,352
161,8931,50510408,704
641,9461,5211815034,560
721,9501,5051017039,168

表 15-7。 Arria II GX 器件中的资源利用(第 2 部分,共 2 部分)

协议记忆 宽度(位)组合 阿拉巴马州立大学逻辑 寄存器内存 ALUTM9K 区块M144K 区块MEMOR y(位)
控制器+物理层
DDR3

(半价)

83,3892,76012404,672
163,4572,85612709,280
643,7933,6962024036,672
723,8783,8181226041,536

表 15–8 显示了 DDR2 高性能控制器和控制器加 PHY 的资源利用率数据,适用于 Arria II GX 器件的半速率和全速率配置。

表 15–8。 Arria II GX 器件中的 DDR2 资源利用

协议记忆 宽度(位)组合 阿拉巴马州立大学逻辑 寄存器内存 ALUTM9K 区块M144K 区块记忆 (位)
控制器
DDR2

(半价)

81,9711,54710204,352
161,9731,54710408,704
642,0281,5631815034,560
722,0441,5471017039,168
DDR2

(全价)

82,0071,56510202,176
162,0131,56510204,352
642,0221,565108017,408
722,0251,565109019,584
控制器+物理层
DDR2

(半价)

83,4812,72212404,672
163,5452,86212709,280
643,8913,7042024036,672
723,9843,8271226041,536
DDR2

(全价)

83,3372,56829202,176
163,3562,55811404,928
643,4232,8363112019,200
723,4452,8271114021,952

表 15–9 显示了 DDR2 高性能控制器和控制器加 PHY 的资源利用率数据,适用于 Cyclone III 器件的半速率和全速率配置。

表 15-9。 Cyclone III 器件中的 DDR2 资源利用

协议记忆 宽度(位)逻辑 寄存器逻辑单元M9K 块记忆 (位)
控制器
DDR2

(半价)

81,5133,01544,464
161,5133,03468,816
641,5133,0821834,928
721,5133,0761939,280
DDR2

(全价)

81,5313,05942,288
161,5313,10844,464
641,5313,1341017,520
721,5313,1191119,696
控制器+物理层
DDR2

(半价)

82,7375,13164,784
162,9155,35199,392
643,9696,5642737,040
724,1436,7862841,648
DDR2

(全价)

82,4184,76362,576
162,4994,91965,008
642,9575,5051519,600
723,0345,6081622,032

系统要求

具有 ALTMEMPHY IP 的 DDR3 SDRAM 控制器是 MegaCore IP 库的一部分,该库与 Quartus II 软件一起分发,并可从 Altera 下载 web地点, www.altera.com.

象征 有关系统要求和安装说明,请参阅 Altera 软件安装和许可。

安装和许可

图 15–2 显示了安装具有 ALTMEMPHY IP 的 DDR3 SDRAM 控制器后的目录结构,其中是安装目录。 Windows 上的默认安装目录是 c:\altera\ ;在 Linux 上是 /opt/altera 。

图 15-2。目录结构
目录结构

仅当您对其功能和性能完全满意并希望将设计投入生产时,才需要 MegaCore 功能的许可证。
要使用 DDR3 SDRAM HPC,您可以申请许可证 file 来自阿特拉 web 网站 www.altera.com/licensing 并将其安装到您的计算机上。当您请求许可证时 file, Altera 通过电子邮件向您发送许可证.dat file。如果您无法访问互联网,请联系您当地的代表。
要使用 DDR3 SDRAM HPC II,请联系您当地的销售代表以订购许可证。

免费评估

Altera 的 OpenCore Plus 评估功能仅适用于 DDR3 SDRAM HPC。通过 OpenCore Plus 评估功能,您可以执行以下操作:

  • 模拟宏功能的行为(Altera MegaCore 功能或 AMPPSM 宏功能)在您的系统中。
  • 验证您的设计的功能,并快速轻松地评估其尺寸和速度。
  • 生成限时器件编程 file适用于包含 MegaCore 功能的设计。
  • 对设备进行编程并在硬件中验证您的设计。

仅当您对其功能和性能完全满意并希望将设计投入生产时,才需要购买宏功能的许可证。

OpenCore Plus 超时行为

OpenCore Plus 硬件评估可以支持以下两种操作模式:

  • 不受限制——设计运行时间有限
  • 系留 — 需要在您的开发板和主机之间建立连接。如果设计中的所有宏功能都支持系留模式,则设备可以运行更长时间或无限期运行

当达到最严格的评估时间时,设备中的所有宏功能都会同时超时。如果设计中有多个宏功能,则特定宏功能的超时行为可能会被其他宏功能的超时行为所掩盖。

象征 对于 MegaCore 功能,无限制超时为 1 小时;系留超时值是不确定的。

在硬件评估时间到期且 local_ready 输出变低后,您的设计将停止工作。

文档修订历史

表 15–10 列出了本文档的修订历史记录。

表 15-10。文档修订历史

日期版本更改
2012 年 XNUMX 月1.2将章节编号从 13 更改为 15。
2012 年 XNUMX 月1.1添加了反馈图标。
2011 年 XNUMX 月1.0DDR、DDR2 和 DDR3 的合并版本信息、器件系列支持、功能列表和不支持的功能列表。

标识

文件/资源

ALTERA DDR2 SDRAM 控制器 [pdf] 指示
DDR2 SDRAM 控制器、DDR2、SDRAM 控制器、控制器

参考

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