Controladores ALTERA DDR2 SDRAM
Información importante
Los controladores Altera® DDR, DDR2 y DDR3 SDRAM con ALTMEMPHY IP proporcionan interfaces simplificadas para DDR, DDR2 y DDR3 SDRAM estándar de la industria. La megafunción ALTMEMPHY es una interfaz entre un controlador de memoria y los dispositivos de memoria, y realiza operaciones de lectura y escritura en la memoria. Los controladores SDRAM DDR, DDR2 y DDR3 con ALTMEMPHY IP funcionan en conjunto con la megafunción Altera ALTMEMPHY.
Los controladores DDR y DDR2 SDRAM con ALTMEMPHY IP y megafunción ALTMEMPHY ofrecen interfaces DDR2 SDRAM de velocidad completa o media. El controlador DDR3 SDRAM con ALTMEMPHY IP y megafunción ALTMEMPHY admiten interfaces DDR3 SDRAM en modo de media velocidad. Los controladores SDRAM DDR, DDR2 y DDR3 con ALTMEMPHY IP ofrecen el controlador II de alto rendimiento (HPC II), que proporciona alta eficiencia y funciones avanzadas. La figura 15-1 muestra un diagrama a nivel de sistema que incluye el exampel nivel superior file que el controlador SDRAM DDR, DDR2 o DDR3 con ALTMEMPHY IP crea para usted.
Figura 15-1. Diagrama a nivel de sistema
Nota a la Figura 15-1:
(1) Cuando elige Crear una instancia de DLL externamente, se crea una instancia del bucle bloqueado por retardo (DLL) fuera de la megafunción ALTMEMPHY.
El MegaWizard™ Plug-In Manager genera un exampel nivel superior file, compuesto por un exampcontrolador de archivos y la variación personalizada de su controlador de alto rendimiento DDR, DDR2 o DDR3 SDRAM. El controlador crea una instancia de la megafunción ALTMEMPHY que a su vez crea una instancia de un bucle de bloqueo de fase (PLL) y una DLL. También puede crear una instancia de la DLL fuera de la megafunción ALTMEMPHY para compartir la DLL entre varias instancias de la megafunción ALTMEMPHY. No puede compartir un PLL entre varias instancias de la megafunción ALTMEMPHY, pero puede compartir algunas de las salidas del reloj PLL entre estas múltiples instancias.
© 2012 Corporación Altera. Reservados todos los derechos. Las palabras y logotipos de ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS y STRATIX son marcas comerciales de Altera Corporation y están registradas en la Oficina de Patentes y Marcas de EE. UU. y en otros países. Todas las demás palabras y logotipos identificados como marcas comerciales o marcas de servicio son propiedad de sus respectivos propietarios como se describe en www.altera.com/common/legal.html. Altera garantiza el rendimiento de sus productos semiconductores según las especificaciones actuales de acuerdo con la garantía estándar de Altera, pero se reserva el derecho de realizar cambios en cualquier producto y servicio en cualquier momento sin previo aviso. Altera no asume ninguna responsabilidad u obligación que surja de la aplicación o el uso de cualquier información, producto o servicio descrito en este documento, excepto que Altera lo acuerde expresamente por escrito. Se recomienda a los clientes de Altera que obtengan la última versión de las especificaciones del dispositivo antes de confiar en cualquier información publicada y antes de realizar pedidos de productos o servicios.
El exampel nivel superior file es un diseño completamente funcional que puede simular, sintetizar y utilizar en hardware. La exampEl controlador es un módulo de autoprueba que emite comandos de lectura y escritura al controlador y verifica los datos leídos para producir si pasa o falla y prueba señales completas.
La megafunción ALTMEMPHY crea la ruta de datos entre el dispositivo de memoria y el controlador de memoria. La megafunción está disponible como producto independiente o puede usarse junto con el controlador de memoria de alto rendimiento Altera.
Cuando utilice la megafunción ALTMEMPHY como producto independiente, utilícela con controladores personalizados o de terceros.
Para nuevos diseños, Altera recomienda utilizar una interfaz de memoria externa basada en UniPHY, como los controladores SDRAM DDR2 y DDR3 con UniPHY, los controladores SRAM QDR II y QDR II+ con UniPHY o el controlador RLDRAM II con UniPHY.
Información de lanzamiento
La Tabla 15–1 proporciona información sobre esta versión del controlador SDRAM DDR3 con ALTMEMPHY IP.
Mesa 15–1. Información de lanzamiento
| Artículo | Descripción |
| Versión | 11.1 |
| Fecha de lanzamiento | Noviembre de 2011 |
| Códigos de pedido | IP-SDRAM/HPDDR (DDR SDRAM HPC) IP-SDRAM/HPDDR2 (DDR2 SDRAM HPC) IP-HPMCII (HPC II) |
| ID de producto | 00BE (DDR-SDRAM) 00BF (DDR2 SDRAM) 00C2 (SDRAM DDR3) 00CO (Megafunción ALTMEMPHY) |
| Vendor ID | 6AF7 |
Altera verifica que la versión actual del software Quartus® II compila la versión anterior de cada función MegaCore. Las notas de la versión y las erratas de la biblioteca MegaCore IP informan cualquier excepción a esta verificación. Altera no verifica la compilación con versiones de la función MegaCore anteriores a una versión. Para obtener información sobre problemas en el controlador de alto rendimiento SDRAM DDR, DDR2 o DDR3 y la megafunción ALTMEMPHY en una versión particular de Quartus II, consulte las Notas de versión del software Quartus II.
Soporte para familias de dispositivos
La Tabla 15–2 define los niveles de soporte de dispositivos para los núcleos IP de Altera.
Tabla 15-2. Niveles de soporte del dispositivo Altera IP Core
| Familias de dispositivos FPGA | Familias de dispositivos de copia impresa |
| Soporte preliminar—El núcleo IP se verifica con modelos de sincronización preliminares para esta familia de dispositivos. El núcleo IP cumple con todos los requisitos funcionales, pero es posible que aún esté bajo análisis de sincronización para la familia de dispositivos. Puede utilizarse con precaución en diseños de producción. | Compañero de copia impresa—El núcleo IP se verifica con modelos de sincronización preliminares para el dispositivo complementario Hard Copy. El núcleo IP cumple con todos los requisitos funcionales, pero es posible que aún esté bajo análisis de tiempo para la familia de dispositivos HardCopy. Puede utilizarse con precaución en diseños de producción. |
| último apoyo—El núcleo IP se verifica con los modelos de sincronización finales para esta familia de dispositivos. El núcleo IP cumple con todos los requisitos funcionales y de sincronización para la familia de dispositivos y puede usarse en diseños de producción. | Compilación impresa—El núcleo IP se verifica con los modelos de sincronización finales para la familia de dispositivos HardCopy. El núcleo IP cumple con todos los requisitos funcionales y de sincronización para la familia de dispositivos y puede usarse en diseños de producción. |
La Tabla 15-3 muestra el nivel de soporte ofrecido por los controladores SDRAM DDR, DDR2 y DDR3 con ALTMEMPHY IP para las familias de dispositivos Altera.
Cuadro 15-3. Soporte para familias de dispositivos
| Familia de dispositivos | Protocolo | |
| DDR y DDR2 | DDR3 | |
| Arria®GX | Final | Sin soporte |
| Arria II GX | Final | Final |
| Ciclón® III | Final | Sin soporte |
| Ciclón III LS | Final | Sin soporte |
| Ciclón IV E | Final | Sin soporte |
| Ciclón IV GX | Final | Sin soporte |
| Copia impresa II | Consulte la página Novedades en Altera IP de Altera websitio. | Sin soporte |
| Stratix®II | Final | Sin soporte |
| Stratix II GX | Final | Sin soporte |
| Otras familias de dispositivos | Sin soporte | Sin soporte |
Características
Megafunción ALTMEMPHY
La Tabla 15-4 resume el soporte de funciones clave para la megafunción ALTMEMPHY.
Cuadro 15-4. Soporte de funciones de megafunción ALTMEMPHY
| Característica | DDR y DDR2 | DDR3 |
| Compatibilidad con la interfaz Altera PHY (AFI) en todos los dispositivos compatibles. | ✓ | ✓ |
| Calibración inicial automatizada que elimina complicados cálculos de tiempo de lectura de datos. | ✓ | ✓ |
| VolumentagSeguimiento de e y temperatura (VT) que garantiza el máximo rendimiento estable para interfaces SDRAM DDR, DDR2 y DDR3. | ✓ | ✓ |
| Ruta de datos autónoma que realiza la conexión a un controlador Altera o a un controlador de terceros independientemente de las rutas de sincronización críticas. | ✓ | ✓ |
| Interfaz de tarifa completa | ✓ | — |
| Interfaz de media tarifa | ✓ | ✓ |
| Editor de parámetros fácil de usar | ✓ | ✓ |
Además, la megafunción ALTMEMPHY admite componentes DDR3 SDRAM sin nivelación:
- La megafunción ALTMEMPHY admite componentes DDR3 SDRAM sin nivelación para dispositivos Arria II GX que utilizan topología T para reloj, dirección y bus de comando:
- Admite múltiples selecciones de chips.
- La DDR3 SDRAM PHY sin nivelación fMAX es de 400 MHz para selecciones de un solo chip.
- No hay soporte para pines de máscara de datos (DM) para componentes o DIMM SDRAM DDR4 ×3, por lo tanto, seleccione No para pines Drive DM de FPGA cuando use dispositivos ×4.
- La megafunción ALTMEMPHY solo admite interfaces SDRAM DDR3 de velocidad media.
Controlador de alto rendimiento II
La Tabla 15–5 resume el soporte de funciones clave para DDR, DDR2 y DDR3 SDRAM HPC II.
Cuadro 15-5. Soporte de funciones (Parte 1 de 2)
| Característica | DDR y DDR2 | DDR3 |
| Controlador de media velocidad | ✓ | ✓ |
| Soporte para AFI ALTMEMPHY | ✓ | ✓ |
| Compatibilidad con la interfaz local Avalon®Memory Mapped (Avalon-MM) | ✓ | ✓ |
Cuadro 15-5. Soporte de funciones (Parte 2 de 2)
| Característica | DDR y DDR2 | DDR3 |
| Gestión bancaria anticipada de comandos configurables con lecturas y escrituras en orden | ✓ | ✓ |
| Latencia aditiva | ✓ | ✓ |
| Soporte para longitud de ráfaga arbitraria de Avalon | ✓ | ✓ |
| Adaptador de ráfaga de memoria flexible incorporado | ✓ | ✓ |
| Asignaciones de direcciones configurables de local a memoria | ✓ | ✓ |
| Configuración opcional en tiempo de ejecución de ajustes de registro de tamaño y modo, y temporización de memoria | ✓ | ✓ |
| Actualización automática de matriz parcial (PASR) | ✓ | ✓ |
| Compatibilidad con dispositivos SDRAM DDR3 estándar de la industria | ✓ | ✓ |
| Soporte opcional para el comando de actualización automática | ✓ | ✓ |
| Soporte opcional para comando de apagado controlado por el usuario | ✓ | ✓ |
| Soporte opcional para comando de apagado automático con tiempo de espera programable | ✓ | ✓ |
| Soporte opcional para comandos de lectura y escritura de precarga automática | ✓ | ✓ |
| Soporte opcional para actualización del controlador de usuario | ✓ | ✓ |
| Compartir reloj de múltiples controladores opcional en SOPC Builder Flow | ✓ | ✓ |
| Función integrada de codificación de corrección de errores (ECC) de 72 bits | ✓ | ✓ |
| Función ECC integrada, 16, 24 y 40 bits | ✓ | ✓ |
| Soporte para escritura de palabras parciales con corrección automática de errores opcional | ✓ | ✓ |
| Constructor SOPC listo | ||
| Soporte para evaluación OpenCore Plus | ✓ | ✓ |
| Modelos de simulación funcional IP para usar en el simulador VHDL y Verilog HDL compatible con Altera | ✓ | ✓ |
Notas a la tabla 15-5:
- HPC II admite valores de latencia aditiva mayores o iguales a tRCD-1, en unidades de ciclo de reloj (tCK).
- Esta característica no es compatible con DDR3 SDRAM con nivelación.
Funciones no admitidas
La Tabla 15-6 resume las características no admitidas para las interfaces de memoria externa basadas en ALTMEMPHY de Altera.
Cuadro 15-6. Funciones no compatibles
| Protocolo de memoria | Característica no admitida |
| SDRAM DDR y DDR2 | Simulación de tiempo |
| Longitud de ráfaga de 2 | |
| Ráfaga parcial y ráfaga no alineada en modo ECC y no ECC cuando los pines DM están deshabilitados | |
| Memoria SDRAM DDR3 | Simulación de tiempo |
| Ráfaga parcial y ráfaga no alineada en modo ECC y no ECC cuando los pines DM están deshabilitados | |
| Stratix III y Stratix IV | |
| Soporte DIMM | |
| Interfaces de velocidad completa |
Verificación de meganúcleo
Altera realiza extensas pruebas aleatorias dirigidas con cobertura de pruebas funcionales utilizando modelos Denali estándar de la industria para garantizar la funcionalidad de los controladores SDRAM DDR, DDR2 y DDR3 con ALTMEMPHY IP.
Utilización de recursos
Esta sección proporciona información típica sobre la utilización de recursos para los controladores de memoria externos con ALTMEMPHY para las familias de dispositivos compatibles. Esta información se proporciona únicamente como guía; Para obtener datos precisos sobre la utilización de recursos, debe generar su núcleo de IP y consultar los informes generados por el software Quartus II.
La Tabla 15-7 muestra datos de utilización de recursos para la megafunción ALTMEMPHY y el controlador II de alto rendimiento DDR3 para dispositivos Arria II GX.
Cuadro 15-7. Utilización de recursos en dispositivos Arria II GX (Parte 1 de 2)
| Protocolo | Memoria Ancho (bits) | combinacional ALUTAS | Lógica Registros | Miembro ALUT | M9K Bloques | M144K Bloques | Memor y (bits) |
| Controlador | |||||||
| DDR3
(Mitad de tarifa) |
8 | 1,883 | 1,505 | 10 | 2 | 0 | 4,352 |
| 16 | 1,893 | 1,505 | 10 | 4 | 0 | 8,704 | |
| 64 | 1,946 | 1,521 | 18 | 15 | 0 | 34,560 | |
| 72 | 1,950 | 1,505 | 10 | 17 | 0 | 39,168 | |
Cuadro 15-7. Utilización de recursos en dispositivos Arria II GX (Parte 2 de 2)
| Protocolo | Memoria Ancho (bits) | combinacional ALUTAS | Lógica Registros | Miembro ALUT | M9K Bloques | M144K Bloques | Memor y (bits) |
| Controlador+PHY | |||||||
| DDR3
(Mitad de tarifa) |
8 | 3,389 | 2,760 | 12 | 4 | 0 | 4,672 |
| 16 | 3,457 | 2,856 | 12 | 7 | 0 | 9,280 | |
| 64 | 3,793 | 3,696 | 20 | 24 | 0 | 36,672 | |
| 72 | 3,878 | 3,818 | 12 | 26 | 0 | 41,536 | |
La Tabla 15–8 muestra datos de utilización de recursos para el controlador de alto rendimiento DDR2 y el controlador más PHY, para configuraciones de velocidad media y velocidad completa para dispositivos Arria II GX.
Cuadro 15-8. Utilización de recursos DDR2 en dispositivos Arria II GX
| Protocolo | Memoria Ancho (bits) | combinacional ALUTAS | Lógica Registros | Miembro ALUT | M9K Bloques | M144K Bloques | Memoria (Pedacitos) |
| Controlador | |||||||
| DDR2
(Mitad de tarifa) |
8 | 1,971 | 1,547 | 10 | 2 | 0 | 4,352 |
| 16 | 1,973 | 1,547 | 10 | 4 | 0 | 8,704 | |
| 64 | 2,028 | 1,563 | 18 | 15 | 0 | 34,560 | |
| 72 | 2,044 | 1,547 | 10 | 17 | 0 | 39,168 | |
| DDR2
(Tarifa completa) |
8 | 2,007 | 1,565 | 10 | 2 | 0 | 2,176 |
| 16 | 2,013 | 1,565 | 10 | 2 | 0 | 4,352 | |
| 64 | 2,022 | 1,565 | 10 | 8 | 0 | 17,408 | |
| 72 | 2,025 | 1,565 | 10 | 9 | 0 | 19,584 | |
| Controlador+PHY | |||||||
| DDR2
(Mitad de tarifa) |
8 | 3,481 | 2,722 | 12 | 4 | 0 | 4,672 |
| 16 | 3,545 | 2,862 | 12 | 7 | 0 | 9,280 | |
| 64 | 3,891 | 3,704 | 20 | 24 | 0 | 36,672 | |
| 72 | 3,984 | 3,827 | 12 | 26 | 0 | 41,536 | |
| DDR2
(Tarifa completa) |
8 | 3,337 | 2,568 | 29 | 2 | 0 | 2,176 |
| 16 | 3,356 | 2,558 | 11 | 4 | 0 | 4,928 | |
| 64 | 3,423 | 2,836 | 31 | 12 | 0 | 19,200 | |
| 72 | 3,445 | 2,827 | 11 | 14 | 0 | 21,952 | |
La Tabla 15–9 muestra datos de utilización de recursos para el controlador de alto rendimiento DDR2 y el controlador más PHY, para configuraciones de velocidad media y velocidad completa para dispositivos Cyclone III.
Cuadro 15-9. Utilización de recursos DDR2 en dispositivos Cyclone III
| Protocolo | Memoria Ancho (bits) | Lógica Registros | Celdas lógicas | Bloques M9K | Memoria (Pedacitos) |
| Controlador | |||||
| DDR2
(Mitad de tarifa) |
8 | 1,513 | 3,015 | 4 | 4,464 |
| 16 | 1,513 | 3,034 | 6 | 8,816 | |
| 64 | 1,513 | 3,082 | 18 | 34,928 | |
| 72 | 1,513 | 3,076 | 19 | 39,280 | |
| DDR2
(Tarifa completa) |
8 | 1,531 | 3,059 | 4 | 2,288 |
| 16 | 1,531 | 3,108 | 4 | 4,464 | |
| 64 | 1,531 | 3,134 | 10 | 17,520 | |
| 72 | 1,531 | 3,119 | 11 | 19,696 | |
| Controlador+PHY | |||||
| DDR2
(Mitad de tarifa) |
8 | 2,737 | 5,131 | 6 | 4,784 |
| 16 | 2,915 | 5,351 | 9 | 9,392 | |
| 64 | 3,969 | 6,564 | 27 | 37,040 | |
| 72 | 4,143 | 6,786 | 28 | 41,648 | |
| DDR2
(Tarifa completa) |
8 | 2,418 | 4,763 | 6 | 2,576 |
| 16 | 2,499 | 4,919 | 6 | 5,008 | |
| 64 | 2,957 | 5,505 | 15 | 19,600 | |
| 72 | 3,034 | 5,608 | 16 | 22,032 | |
Requisitos del sistema
El controlador DDR3 SDRAM con ALTMEMPHY IP es parte de la biblioteca MegaCore IP, que se distribuye con el software Quartus II y se puede descargar desde Altera. websitio, www.altera.com.
Para conocer los requisitos del sistema y las instrucciones de instalación, consulte Instalación y licencia de software de Altera.
Instalación y licencias
La Figura 15–2 muestra la estructura de directorios después de instalar el controlador SDRAM DDR3 con ALTMEMPHY IP, donde es el directorio de instalación. El directorio de instalación predeterminado en Windows es c:\altera\ ; en Linux es /opt/altera .
Figura 15-2. Estructura de directorios
Necesita una licencia para la función MegaCore solo cuando esté completamente satisfecho con su funcionalidad y rendimiento y desee llevar su diseño a producción.
Para utilizar DDR3 SDRAM HPC, puede solicitar una licencia file de la altera web sitio en www.altera.com/licensing e instálalo en tu computadora. Cuando solicitas una licencia file, Altera le envía por correo electrónico un archivo License.dat file. Si no tiene acceso a Internet, comuníquese con su representante local.
Para utilizar DDR3 SDRAM HPC II, comuníquese con su representante de ventas local para solicitar una licencia.
Evaluación gratuita
La función de evaluación OpenCore Plus de Altera solo se aplica a DDR3 SDRAM HPC. Con la función de evaluación OpenCore Plus, puede realizar las siguientes acciones:
- Simular el comportamiento de una megafunción (función Altera MegaCore o AMPMegafunción PSM) dentro de su sistema.
- Verifica la funcionalidad de tu diseño, así como evalúa su tamaño y velocidad de forma rápida y sencilla.
- Generar programación de dispositivos por tiempo limitado files para diseños que incluyen funciones MegaCore.
- Programe un dispositivo y verifique su diseño en hardware.
Debe comprar una licencia para la megafunción solo cuando esté completamente satisfecho con su funcionalidad y rendimiento y desee llevar su diseño a producción.
Comportamiento de tiempo de espera de OpenCore Plus
La evaluación de hardware OpenCore Plus puede admitir los dos modos de operación siguientes:
- Sin ataduras: el diseño se ejecuta por un tiempo limitado
- Conectado: requiere una conexión entre su placa y la computadora host. Si todas las megafunciones de un diseño admiten el modo conectado, el dispositivo puede funcionar durante más tiempo o indefinidamente.
Todas las megafunciones de un dispositivo expiran simultáneamente cuando se alcanza el tiempo de evaluación más restrictivo. Si hay más de una megafunción en un diseño, el comportamiento de tiempo de espera de una megafunción específica puede quedar enmascarado por el comportamiento de tiempo de espera de las otras megafunciones.
Para las funciones MegaCore, el tiempo de espera sin ataduras es de 1 hora; el valor del tiempo de espera vinculado es indefinido.
Su diseño deja de funcionar después de que expira el tiempo de evaluación del hardware y la salida local_ready baja.
Historial de revisión del documento
La tabla 15-10 enumera el historial de revisiones de este documento.
Tabla 15-10. Historial de revisión de documentos
| Fecha | Versión | Cambios |
| Noviembre de 2012 | 1.2 | Se cambió el número del capítulo de 13 a 15. |
| Junio de 2012 | 1.1 | Icono de comentarios agregado. |
| Noviembre de 2011 | 1.0 | Información de versión combinada, compatibilidad con familias de dispositivos, lista de funciones y lista de funciones no compatibles para DDR, DDR2 y DDR3. |
Documentos / Recursos
 |
Controladores ALTERA DDR2 SDRAM [pdf] Instrucciones Controladores SDRAM DDR2, DDR2, Controladores SDRAM, Controladores |
