Controladores ALTERA DDR2 SDRAM
Información importante
Os controladores Altera® DDR, DDR2 e DDR3 SDRAM con ALTMEMPHY IP proporcionan interfaces simplificadas para DDR, DDR2 e DDR3 SDRAM estándar do sector. A megafunción ALTMEMPHY é unha interface entre un controlador de memoria e os dispositivos de memoria, e realiza operacións de lectura e escritura na memoria. Os controladores DDR, DDR2 e DDR3 SDRAM con ALTMEMPHY IP funcionan xunto coa megafunción Altera ALTMEMPHY.
Os controladores DDR e DDR2 SDRAM con megafunción ALTMEMPHY IP e ALTMEMPHY ofrecen interfaces DDR e DDR2 SDRAM de taxa completa ou media. O controlador DDR3 SDRAM con megafunción ALTMEMPHY IP e ALTMEMPHY admite interfaces DDR3 SDRAM en modo de velocidade media. Os controladores DDR, DDR2 e DDR3 SDRAM con ALTMEMPHY IP ofrecen o controlador de alto rendemento II (HPC II), que proporciona unha alta eficiencia e funcións avanzadas. A figura 15-1 mostra un diagrama a nivel de sistema que inclúe o exampo nivel superior file que o controlador DDR, DDR2 ou DDR3 SDRAM con ALTMEMPHY IP crea para ti.
Figura 15-1. Diagrama a nivel de sistema
Nota na figura 15-1:
(1) Cando escolles Instanciar DLL externamente, o bucle bloqueado con retardo (DLL) créase unha instancia fóra da megafunción ALTMEMPHY.
O Xestor de complementos MegaWizard™ xera un exampo nivel superior file, composto por un example e a súa variación personalizada do controlador de alto rendemento DDR, DDR2 ou DDR3 SDRAM. O controlador crea unha instancia da megafunción ALTMEMPHY que á súa vez crea un bucle de bloqueo de fase (PLL) e DLL. Tamén pode crear unha instancia da DLL fóra da megafunción ALTMEMPHY para compartir a DLL entre varias instancias da megafunción ALTMEMPHY. Non podes compartir un PLL entre varias instancias da megafunción ALTMEMPHY, pero podes compartir algunhas das saídas do reloxo PLL entre estas múltiples instancias.
© 2012 Altera Corporation. Todos os dereitos reservados. As palabras e logotipos de ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS e STRATIX son marcas comerciais de Altera Corporation e rexistradas na Oficina de Patentes e Marcas de Estados Unidos e noutros países. Todas as demais palabras e logotipos identificados como marcas comerciais ou marcas de servizo son propiedade dos seus respectivos titulares, tal e como se describe en www.altera.com/common/legal.html. Altera garante o rendemento dos seus produtos de semicondutores coas especificacións actuais de acordo coa garantía estándar de Altera, pero resérvase o dereito de facer cambios en calquera produto e servizo en calquera momento sen previo aviso. Altera non asume ningunha responsabilidade ou responsabilidade derivada da aplicación ou uso de calquera información, produto ou servizo descrito aquí, salvo que Altera o acorde expresamente por escrito. Recoméndase aos clientes de Altera que obteñan a versión máis recente das especificacións do dispositivo antes de confiar en calquera información publicada e antes de facer pedidos de produtos ou servizos.
O exampo nivel superior file é un deseño totalmente funcional que podes simular, sintetizar e usar no hardware. O exampo controlador é un módulo de autoproba que emite comandos de lectura e escritura ao controlador e comproba os datos de lectura para producir a aprobación ou falla e proba os sinais completos.
A megafunción ALTMEMPHY crea o camiño de datos entre o dispositivo de memoria e o controlador de memoria. A megafunción está dispoñible como produto autónomo ou pódese usar xunto co controlador de memoria de alto rendemento Altera.
Cando use a megafunción ALTMEMPHY como produto autónomo, utilízaa con controladores personalizados ou de terceiros.
Para novos deseños, Altera recomenda usar unha interface de memoria externa baseada en UniPHY, como os controladores SDRAM DDR2 e DDR3 con UniPHY, os controladores QDR II e QDR II+ SRAM con UniPHY ou os controladores RLDRAM II con UniPHY.
Información de lanzamento
A táboa 15–1 ofrece información sobre esta versión do controlador DDR3 SDRAM con ALTMEMPHY IP.
Táboa 15–1. Información de lanzamento
| Elemento | Descrición |
| Versión | 11.1 |
| Data de lanzamento | Novembro 2011 |
| Códigos de pedido | IP-SDRAM/HPDDR (DDR SDRAM HPC) IP-SDRAM/HPDDR2 (DDR2 SDRAM HPC) IP-HPMCII (HPC II) |
| ID de produto | 00BE (SDRAM DDR) 00BF (SDRAM DDR2) 00C2 (SDRAM DDR3) 00CO (Megafunción ALTMEMPHY) |
| ID do vendedor | 6AF7 |
Altera verifica que a versión actual do software Quartus® II compila a versión anterior de cada función MegaCore. As notas de versión de MegaCore IP Library e as erratas informan de calquera excepción a esta verificación. Altera non verifica a compilación con versións da función MegaCore anteriores a unha versión. Para obter información sobre problemas no controlador de alto rendemento DDR, DDR2 ou DDR3 SDRAM e a megafunción ALTMEMPHY nunha versión concreta de Quartus II, consulte as Notas de lanzamento do software Quartus II.
Apoio á familia do dispositivo
A Táboa 15–2 define os niveis de compatibilidade do dispositivo para os núcleos IP de Altera.
Táboa 15-2. Altera IP Core Device Support Niveaux
| Familias de dispositivos FPGA | Familias de dispositivos de copia impresa |
| Apoio previo—O núcleo IP verifícase con modelos de temporización preliminares para esta familia de dispositivos. O núcleo IP cumpre todos os requisitos funcionais, pero aínda pode estar en proceso de análise de tempo para a familia de dispositivos. Pódese usar en deseños de produción con precaución. | Compañeiro de copia impresa—O núcleo IP verifícase con modelos de temporización preliminares para o dispositivo complementario Hard Copy. O núcleo IP cumpre todos os requisitos funcionais, pero aínda é posible que estea en proceso de análise de tempo para a familia de dispositivos HardCopy. Pódese usar en deseños de produción con precaución. |
| Apoio final—O núcleo IP verifícase cos modelos de temporización finais para esta familia de dispositivos. O núcleo IP cumpre todos os requisitos funcionais e de tempo para a familia de dispositivos e pódese usar en deseños de produción. | Compilación de copia impresa—O núcleo IP verifícase cos modelos de temporización finais para a familia de dispositivos HardCopy. O núcleo IP cumpre todos os requisitos funcionais e de tempo para a familia de dispositivos e pódese usar en deseños de produción. |
A táboa 15–3 mostra o nivel de compatibilidade que ofrecen os controladores SDRAM DDR, DDR2 e DDR3 con IP ALTMEMPHY para as familias de dispositivos Altera.
Táboa 15-3. Apoio á familia do dispositivo
| Familia de dispositivos | Protocolo | |
| DDR e DDR2 | DDR3 | |
| Arria® GX | Final | Sen apoio |
| Arria II GX | Final | Final |
| Cyclone® III | Final | Sen apoio |
| Ciclón III LS | Final | Sen apoio |
| Ciclón IV E | Final | Sen apoio |
| Ciclón IV GX | Final | Sen apoio |
| Copia impresa II | Consulte a páxina Novidades de Altera IP de Altera websitio. | Sen apoio |
| Stratix® II | Final | Sen apoio |
| Stratix II GX | Final | Sen apoio |
| Outras familias de dispositivos | Sen apoio | Sen apoio |
Características
ALTEMINFIA Megafunción
A Táboa 15–4 resume a compatibilidade de funcións clave para a megafunción ALTMEMPHY.
Táboa 15-4. ALTMEMPHY Soporte de funcións de megafunción
| Característica | DDR e DDR2 | DDR3 |
| Compatibilidade coa interface Altera PHY (AFI) en todos os dispositivos compatibles. | ✓ | ✓ |
| Calibración inicial automatizada eliminando os complicados cálculos de tempo de lectura de datos. | ✓ | ✓ |
| VoltagSeguimento e e temperatura (VT) que garante o máximo rendemento estable para as interfaces DDR, DDR2 e DDR3 SDRAM. | ✓ | ✓ |
| Ruta de datos autónomo que establece a conexión cun controlador Altera ou un controlador de terceiros independentes das rutas de temporización críticas. | ✓ | ✓ |
| Interface de tarifa completa | ✓ | — |
| Interface de media taxa | ✓ | ✓ |
| Editor de parámetros fácil de usar | ✓ | ✓ |
Ademais, a megafunción ALTMEMPHY admite compoñentes DDR3 SDRAM sen nivelación:
- A megafunción ALTMEMPHY admite compoñentes DDR3 SDRAM sen nivelación para os dispositivos Arria II GX mediante a topoloxía T para o reloxo, o enderezo e o bus de comandos:
- Admite múltiples seleccións de chip.
- A DDR3 SDRAM PHY sen nivelación fMAX é de 400 MHz para seleccións de chip único.
- Non hai soporte para pins de máscara de datos (DM) para x4 DIMM DDR3 SDRAM ou compoñentes, polo que selecciona Non para Drive DM pins de FPGA cando uses x4 dispositivos.
- A megafunción ALTMEMPHY só admite interfaces DDR3 SDRAM de media taxa.
Controlador de alto rendemento II
A Táboa 15–5 resume a compatibilidade de funcións clave para DDR, DDR2 e DDR3 SDRAM HPC II.
Táboa 15-5. Soporte de funcións (Parte 1 de 2)
| Característica | DDR e DDR2 | DDR3 |
| Controlador de media taxa | ✓ | ✓ |
| Soporte para AFI ALTMEMPHY | ✓ | ✓ |
| Soporte para a interface local de Avalon® Memory Mapped (Avalon-MM). | ✓ | ✓ |
Táboa 15-5. Soporte de funcións (Parte 2 de 2)
| Característica | DDR e DDR2 | DDR3 |
| Xestión bancaria anticipada de comandos configurables con lecturas e escrituras en orde | ✓ | ✓ |
| Latencia aditiva | ✓ | ✓ |
| Soporte para a lonxitude de ráfaga arbitraria de Avalon | ✓ | ✓ |
| Adaptador de ráfaga de memoria flexible incorporado | ✓ | ✓ |
| Asignacións de enderezos de local a memoria configurables | ✓ | ✓ |
| Configuración de tempo de execución opcional da configuración do rexistro de tamaño e modo e tempo de memoria | ✓ | ✓ |
| Autoactualización parcial de matriz (PASR) | ✓ | ✓ |
| Soporte para dispositivos DDR3 SDRAM estándar da industria | ✓ | ✓ |
| Soporte opcional para o comando de auto-actualización | ✓ | ✓ |
| Soporte opcional para o comando de apagado controlado polo usuario | ✓ | ✓ |
| Soporte opcional para o comando de apagado automático con tempo de espera programable | ✓ | ✓ |
| Soporte opcional para os comandos de lectura e escritura de precarga automática | ✓ | ✓ |
| Soporte opcional para actualizar o controlador de usuario | ✓ | ✓ |
| Compartir reloxo de controladores múltiples opcional en SOPC Builder Flow | ✓ | ✓ |
| Función de codificación de corrección de erros integrada (ECC) de 72 bits | ✓ | ✓ |
| Función ECC integrada, 16, 24 e 40 bits | ✓ | ✓ |
| Soporte para escritura de palabras parciales con corrección automática de erros opcional | ✓ | ✓ |
| SOPC Builder listo | ||
| Soporte para a avaliación OpenCore Plus | ✓ | ✓ |
| Modelos de simulación funcional IP para o seu uso no simulador VHDL compatible con Altera e Verilog HDL | ✓ | ✓ |
Notas para a táboa 15-5:
- HPC II admite valores de latencia aditivo maiores ou iguais a tRCD-1, en unidade de ciclo de reloxo (tCK).
- Esta función non é compatible con DDR3 SDRAM con nivelación.
Funcións non compatibles
A Táboa 15–6 resume as funcións non admitidas para as interfaces de memoria externa baseadas en ALTMEMPHY de Altera.
Táboa 15-6. Funcións non compatibles
| Protocolo de memoria | Función non admitida |
| DDR e DDR2 SDRAM | Simulación de temporización |
| Lonxitude de ráfaga de 2 | |
| Ráfaga parcial e ráfaga non aliñada no modo ECC e non ECC cando os pinos DM están desactivados | |
| SDRAM DDR3 | Simulación de temporización |
| Ráfaga parcial e ráfaga non aliñada no modo ECC e non ECC cando os pinos DM están desactivados | |
| Stratix III e Stratix IV | |
| Soporte DIMM | |
| Interfaces de tarifa completa |
Verificación MegaCore
Altera realiza probas aleatorias e dirixidas extensas con cobertura de probas funcionais utilizando modelos Denali estándar da industria para garantir a funcionalidade dos controladores SDRAM DDR, DDR2 e DDR3 con ALTMEMPHY IP.
Utilización de recursos
Esta sección ofrece información típica de utilización de recursos para os controladores de memoria externos con ALTMEMPHY para as familias de dispositivos compatibles. Esta información ofrécese só como orientación; para obter datos precisos de utilización dos recursos, debe xerar o seu núcleo IP e consultar os informes xerados polo software Quartus II.
A táboa 15–7 mostra os datos de utilización de recursos para a megafunción ALTMEMPHY e o controlador de alto rendemento DDR3 II para os dispositivos Arria II GX.
Táboa 15-7. Utilización de recursos en dispositivos Arria II GX (Parte 1 de 2)
| Protocolo | Memoria Ancho (bits) | Combinacional ALUTAS | Lóxica Rexistros | Mem ALUTs | M9K Bloques | M144K Bloques | Memoria y (bits) |
| Controlador | |||||||
| DDR3
(Taxa media) |
8 | 1,883 | 1,505 | 10 | 2 | 0 | 4,352 |
| 16 | 1,893 | 1,505 | 10 | 4 | 0 | 8,704 | |
| 64 | 1,946 | 1,521 | 18 | 15 | 0 | 34,560 | |
| 72 | 1,950 | 1,505 | 10 | 17 | 0 | 39,168 | |
Táboa 15-7. Utilización de recursos en dispositivos Arria II GX (Parte 2 de 2)
| Protocolo | Memoria Ancho (bits) | Combinacional ALUTAS | Lóxica Rexistros | Mem ALUTs | M9K Bloques | M144K Bloques | Memoria y (bits) |
| Controlador+PHY | |||||||
| DDR3
(Taxa media) |
8 | 3,389 | 2,760 | 12 | 4 | 0 | 4,672 |
| 16 | 3,457 | 2,856 | 12 | 7 | 0 | 9,280 | |
| 64 | 3,793 | 3,696 | 20 | 24 | 0 | 36,672 | |
| 72 | 3,878 | 3,818 | 12 | 26 | 0 | 41,536 | |
A Táboa 15–8 mostra os datos de utilización de recursos para o controlador e o controlador de alto rendemento DDR2 máis PHY, para configuracións de taxa media e completa para os dispositivos Arria II GX.
Táboa 15-8. Utilización de recursos DDR2 en dispositivos Arria II GX
| Protocolo | Memoria Ancho (bits) | Combinacional ALUTAS | Lóxica Rexistros | Mem ALUTs | M9K Bloques | M144K Bloques | Memoria (bits) |
| Controlador | |||||||
| DDR2
(Taxa media) |
8 | 1,971 | 1,547 | 10 | 2 | 0 | 4,352 |
| 16 | 1,973 | 1,547 | 10 | 4 | 0 | 8,704 | |
| 64 | 2,028 | 1,563 | 18 | 15 | 0 | 34,560 | |
| 72 | 2,044 | 1,547 | 10 | 17 | 0 | 39,168 | |
| DDR2
(Taxa completa) |
8 | 2,007 | 1,565 | 10 | 2 | 0 | 2,176 |
| 16 | 2,013 | 1,565 | 10 | 2 | 0 | 4,352 | |
| 64 | 2,022 | 1,565 | 10 | 8 | 0 | 17,408 | |
| 72 | 2,025 | 1,565 | 10 | 9 | 0 | 19,584 | |
| Controlador+PHY | |||||||
| DDR2
(Taxa media) |
8 | 3,481 | 2,722 | 12 | 4 | 0 | 4,672 |
| 16 | 3,545 | 2,862 | 12 | 7 | 0 | 9,280 | |
| 64 | 3,891 | 3,704 | 20 | 24 | 0 | 36,672 | |
| 72 | 3,984 | 3,827 | 12 | 26 | 0 | 41,536 | |
| DDR2
(Taxa completa) |
8 | 3,337 | 2,568 | 29 | 2 | 0 | 2,176 |
| 16 | 3,356 | 2,558 | 11 | 4 | 0 | 4,928 | |
| 64 | 3,423 | 2,836 | 31 | 12 | 0 | 19,200 | |
| 72 | 3,445 | 2,827 | 11 | 14 | 0 | 21,952 | |
A Táboa 15–9 mostra os datos de utilización de recursos para o controlador e o controlador de alto rendemento DDR2 máis PHY, para configuracións de taxa media e completa para dispositivos Cyclone III.
Táboa 15-9. Utilización de recursos DDR2 en dispositivos Cyclone III
| Protocolo | Memoria Ancho (bits) | Lóxica Rexistros | Células lóxicas | Bloques M9K | Memoria (bits) |
| Controlador | |||||
| DDR2
(Taxa media) |
8 | 1,513 | 3,015 | 4 | 4,464 |
| 16 | 1,513 | 3,034 | 6 | 8,816 | |
| 64 | 1,513 | 3,082 | 18 | 34,928 | |
| 72 | 1,513 | 3,076 | 19 | 39,280 | |
| DDR2
(Taxa completa) |
8 | 1,531 | 3,059 | 4 | 2,288 |
| 16 | 1,531 | 3,108 | 4 | 4,464 | |
| 64 | 1,531 | 3,134 | 10 | 17,520 | |
| 72 | 1,531 | 3,119 | 11 | 19,696 | |
| Controlador+PHY | |||||
| DDR2
(Taxa media) |
8 | 2,737 | 5,131 | 6 | 4,784 |
| 16 | 2,915 | 5,351 | 9 | 9,392 | |
| 64 | 3,969 | 6,564 | 27 | 37,040 | |
| 72 | 4,143 | 6,786 | 28 | 41,648 | |
| DDR2
(Taxa completa) |
8 | 2,418 | 4,763 | 6 | 2,576 |
| 16 | 2,499 | 4,919 | 6 | 5,008 | |
| 64 | 2,957 | 5,505 | 15 | 19,600 | |
| 72 | 3,034 | 5,608 | 16 | 22,032 | |
Requisitos do sistema
O controlador DDR3 SDRAM con ALTMEMPHY IP forma parte da biblioteca IP MegaCore, que se distribúe co software Quartus II e que se pode descargar desde Altera. websitio, www.altera.com.
Para obter información sobre os requisitos do sistema e as instrucións de instalación, consulte Instalación e licenza de software de Altera.
Instalación e Licenzas
A Figura 15–2 mostra a estrutura do directorio despois de instalar o controlador DDR3 SDRAM con ALTMEMPHY IP, onde é o directorio de instalación. O directorio de instalación predeterminado en Windows é c:\altera\ ; en Linux é /opt/altera .
Figura 15-2. Estrutura do directorio
Necesitas unha licenza para a función MegaCore só cando esteas completamente satisfeito coa súa funcionalidade e rendemento e queres levar o teu deseño á produción.
Para usar o DDR3 SDRAM HPC, pode solicitar unha licenza file dende a Altera web sitio en www.altera.com/licensing e instálalo no teu ordenador. Cando solicite unha licenza file, Altera envíache por correo electrónico unha licenza.dat file. Se non ten acceso a Internet, póñase en contacto co seu representante local.
Para utilizar a DDR3 SDRAM HPC II, póñase en contacto co seu representante de vendas local para solicitar unha licenza.
Avaliación gratuíta
A función de avaliación OpenCore Plus de Altera só é aplicable ao DDR3 SDRAM HPC. Coa función de avaliación de OpenCore Plus, pode realizar as seguintes accións:
- Simular o comportamento dunha megafunción (función Altera MegaCore ou AMPmegafunción PSM) dentro do seu sistema.
- Verifica a funcionalidade do teu deseño, así como avalía o seu tamaño e velocidade de forma rápida e sinxela.
- Xera programación de dispositivos de tempo limitado files para deseños que inclúen funcións MegaCore.
- Programa un dispositivo e verifica o teu deseño no hardware.
Necesitas comprar unha licenza para a megafunción só cando esteas completamente satisfeito coa súa funcionalidade e rendemento e queres levar o teu deseño á produción.
Comportamento de tempo de espera de OpenCore Plus
A avaliación de hardware OpenCore Plus pode admitir os seguintes dous modos de funcionamento:
- Untethered: o deseño execútase por un tempo limitado
- Conectado: require unha conexión entre a placa e o ordenador host. Se todas as megafuncións dun deseño admiten o modo conectado, o dispositivo pode funcionar durante máis tempo ou de forma indefinida
Todas as megafuncións dun dispositivo expiran simultaneamente cando se alcanza o tempo de avaliación máis restritivo. Se hai máis dunha megafunción nun deseño, o comportamento de tempo de espera dunha mega función específica pode estar enmascarado polo comportamento de tempo de espera das outras megafuncións.
Para as funcións MegaCore, o tempo de espera sen conexión é de 1 hora; o valor de tempo de espera conectado é indefinido.
O teu deseño deixa de funcionar despois de que caduque o tempo de avaliación do hardware e a saída local_ready baixa.
Historial de revisión de documentos
A Táboa 15–10 enumera o historial de revisións deste documento.
Táboa 15-10. Historial de revisión de documentos
| Data | Versión | Cambios |
| Novembro 2012 | 1.2 | Cambiouse o número do capítulo do 13 ao 15. |
| Xuño 2012 | 1.1 | Engadida a icona de comentarios. |
| Novembro 2011 | 1.0 | Información de lanzamento combinada, compatibilidade coa familia de dispositivos, lista de funcións e lista de funcións non admitidas para DDR, DDR2 e DDR3. |
Documentos/Recursos
 |
Controladores ALTERA DDR2 SDRAM [pdfInstrucións Controladores DDR2 SDRAM, DDR2, Controladores SDRAM, Controladores |
