Contrôleurs ALTERA DDR2 SDRAM
Informations importantes
Les contrôleurs Altera® DDR, DDR2 et DDR3 SDRAM avec ALTMEMPHY IP fournissent des interfaces simplifiées avec les SDRAM DDR, DDR2 et DDR3 aux normes de l'industrie. La mégafonction ALTMEMPHY est une interface entre un contrôleur de mémoire et les périphériques de mémoire, et effectue des opérations de lecture et d'écriture dans la mémoire. Les contrôleurs SDRAM DDR, DDR2 et DDR3 avec ALTMEMPHY IP fonctionnent conjointement avec la mégafonction Altera ALTMEMPHY.
Les contrôleurs SDRAM DDR et DDR2 avec ALTMEMPHY IP et la mégafonction ALTMEMPHY offrent des interfaces DDR et DDR2 SDRAM à plein débit ou à demi-débit. Le contrôleur SDRAM DDR3 avec ALTMEMPHY IP et la mégafonction ALTMEMPHHY prennent en charge les interfaces DDR3 SDRAM en mode demi-débit. Les contrôleurs SDRAM DDR, DDR2 et DDR3 avec ALTMEMPHY IP offrent le contrôleur hautes performances II (HPC II), qui offre une efficacité élevée et des fonctionnalités avancées. La figure 15–1 montre un diagramme au niveau du système incluant l'example haut niveau file que le contrôleur SDRAM DDR, DDR2 ou DDR3 avec ALTMEMPHY IP crée pour vous.
Figure 15–1. Diagramme au niveau du système
Remarque relative à la figure 15-1 :
(1) Lorsque vous choisissez Instancier la DLL en externe, la boucle à verrouillage par délai (DLL) est instanciée en dehors de la mégafonction ALTMEMPHY.
Le gestionnaire de plug-ins MegaWizard™ génère un example haut niveau file, composé d'un example pilote et la variante personnalisée de votre contrôleur hautes performances DDR, DDR2 ou DDR3 SDRAM. Le contrôleur instancie une instance de la mégafonction ALTMEMPHY qui à son tour instancie une boucle à verrouillage de phase (PLL) et une DLL. Vous pouvez également instancier la DLL en dehors de la mégafonction ALTMEMPHY pour partager la DLL entre plusieurs instances de la mégafonction ALTMEMPHY. Vous ne pouvez pas partager une PLL entre plusieurs instances de la mégafonction ALTMEMPHY, mais vous pouvez partager certaines des sorties d'horloge PLL entre ces multiples instances.
© 2012 Altera Corporation. Tous droits réservés. Les mots et logos ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS et STRATIX sont des marques commerciales d'Altera Corporation et déposées auprès de l'Office américain des brevets et des marques et dans d'autres pays. Tous les autres mots et logos identifiés comme marques commerciales ou marques de service sont la propriété de leurs détenteurs respectifs comme décrit sur www.altera.com/common/legal.html. Altera garantit les performances de ses produits semi-conducteurs aux spécifications actuelles conformément à la garantie standard d'Altera, mais se réserve le droit d'apporter des modifications à tout produit et service à tout moment et sans préavis. Altera n'assume aucune responsabilité découlant de l'application ou de l'utilisation de toute information, produit ou service décrit dans les présentes, sauf accord exprès et écrit d'Altera. Il est conseillé aux clients d'Altera d'obtenir la dernière version des spécifications de l'appareil avant de se fier à toute information publiée et avant de passer des commandes de produits ou de services.
L'example haut niveau file est une conception entièrement fonctionnelle que vous pouvez simuler, synthétiser et utiliser dans le matériel. Le EXampLe pilote est un module d'auto-test qui émet des commandes de lecture et d'écriture au contrôleur et vérifie les données lues pour produire la réussite ou l'échec, et teste les signaux complets.
La mégafonction ALTMEMPHY crée le chemin de données entre le périphérique de mémoire et le contrôleur de mémoire. La mégafonction est disponible en tant que produit autonome ou peut être utilisée conjointement avec le contrôleur de mémoire hautes performances Altera.
Lorsque vous utilisez la mégafonction ALTMEMPHY en tant que produit autonome, utilisez-la avec des contrôleurs personnalisés ou tiers.
Pour les nouvelles conceptions, Altera recommande d'utiliser une interface de mémoire externe basée sur UniPHY, telle que les contrôleurs SDRAM DDR2 et DDR3 avec UniPHY, les contrôleurs SRAM QDR II et QDR II+ avec UniPHY, ou le contrôleur RLDRAM II avec UniPHY.
Informations sur la version
Le Tableau 15–1 fournit des informations sur cette version du contrôleur SDRAM DDR3 avec ALTMEMPHY IP.
Tableau 15-1. Divulguer des renseignements
| Article | Description |
| Version | 11.1 |
| Date de sortie | Novembre 2011 |
| Codes de commande | IP-SDRAM/HPDDR (DDR SDRAM HPC) IP-SDRAM/HPDDR2 (DDR2 SDRAM HPC) IP-HPMCII (HPC II) |
| ID de produit | 00BE (DDR-SDRAM) 00BF (SDRAM DDR2) 00C2 (SDRAM DDR3) 00CO (Mégafonction ALTMEMPHY) |
| Vendor ID | 6AF7 |
Altera vérifie que la version actuelle du logiciel Quartus® II compile la version précédente de chaque fonction MegaCore. Les notes de version et les errata de la bibliothèque IP MegaCore signalent toute exception à cette vérification. Altera ne vérifie pas la compilation avec les versions de fonctions MegaCore antérieures à une version. Pour plus d'informations sur les problèmes liés au contrôleur hautes performances DDR, DDR2 ou DDR3 SDRAM et à la mégafonction ALTMEMPHY dans une version particulière de Quartus II, reportez-vous aux notes de version du logiciel Quartus II.
Prise en charge de la famille d'appareils
Le Tableau 15–2 définit les niveaux de prise en charge des périphériques pour les cœurs Altera IP.
Tableau 15–2. Niveaux de prise en charge des appareils Altera IP Core
| Familles de dispositifs FPGA | Familles de périphériques HardCopy |
| Accompagnement préliminaire—Le cœur IP est vérifié avec des modèles de synchronisation préliminaires pour cette famille d'appareils. Le cœur IP répond à toutes les exigences fonctionnelles, mais il se peut qu'il soit encore en cours d'analyse temporelle pour la famille d'appareils. Il peut être utilisé avec prudence dans les conceptions de production. | Compagnon de copie papier—Le noyau IP est vérifié avec des modèles de synchronisation préliminaires pour le périphérique compagnon Hard Copy. Le cœur IP répond à toutes les exigences fonctionnelles, mais il est possible qu'il soit encore en cours d'analyse temporelle pour la famille de périphériques HardCopy. Il peut être utilisé avec prudence dans les conceptions de production. |
| Appui final: le cœur IP est vérifié avec les modèles de synchronisation finaux pour cette famille d'appareils. Le cœur IP répond à toutes les exigences fonctionnelles et temporelles de la famille de dispositifs et peut être utilisé dans les conceptions de production. | Compilation sur papier—Le noyau IP est vérifié avec les modèles de synchronisation finaux pour la famille de périphériques HardCopy. Le cœur IP répond à toutes les exigences fonctionnelles et temporelles de la famille de dispositifs et peut être utilisé dans les conceptions de production. |
Le Tableau 15–3 indique le niveau de prise en charge offert par les contrôleurs SDRAM DDR, DDR2 et DDR3 avec ALTMEMPHY IP pour les familles de périphériques Altera.
Tableau 15–3. Prise en charge des familles d'appareils
| Famille d'appareils | Protocole | |
| DDR et DDR2 | DDR3 | |
| Arria® GX | Final | Aucun support |
| Arria II GX | Final | Final |
| Cyclone® III | Final | Aucun support |
| Cyclone III LS | Final | Aucun support |
| Cyclone IVE | Final | Aucun support |
| Cyclone IV GX | Final | Aucun support |
| Copie papier II | Reportez-vous à la page Nouveautés d'Altera IP du site Altera. website. | Aucun support |
| Stratix®II | Final | Aucun support |
| Stratix II GX | Final | Aucun support |
| Autres familles d'appareils | Aucun support | Aucun support |
Caractéristiques
Mégafonction ALTMEMPHIE
Le Tableau 15–4 résume la prise en charge des fonctionnalités clés pour la mégafonction ALTMEMPHY.
Tableau 15–4. Prise en charge des fonctionnalités de la mégafonction ALTMEMPHY
| Fonctionnalité | DDR et DDR2 | DDR3 |
| Prise en charge de l'interface Altera PHY (AFI) sur tous les appareils pris en charge. | ✓ | ✓ |
| Étalonnage initial automatisé éliminant les calculs compliqués de synchronisation des données de lecture. | ✓ | ✓ |
| Voltage et suivi de la température (VT) qui garantit des performances stables maximales pour les interfaces SDRAM DDR, DDR2 et DDR3. | ✓ | ✓ |
| Chemin de données autonome qui établit la connexion à un contrôleur Altera ou à un contrôleur tiers indépendamment des chemins de synchronisation critiques. | ✓ | ✓ |
| Interface à plein débit | ✓ | — |
| Interface à moitié prix | ✓ | ✓ |
| Éditeur de paramètres facile à utiliser | ✓ | ✓ |
De plus, la mégafonction ALTMEMPHY prend en charge les composants DDR3 SDRAM sans mise à niveau :
- La mégafonction ALTMEMPHY prend en charge les composants SDRAM DDR3 sans mise à niveau pour les appareils Arria II GX utilisant la topologie T pour l'horloge, l'adresse et le bus de commande :
- Prend en charge plusieurs sélections de puces.
- La SDRAM PHY DDR3 sans mise à niveau fMAX est de 400 MHz pour les sélections à puce unique.
- Aucune prise en charge des broches de masque de données (DM) pour les DIMM ou composants SDRAM DDR4 ×3, sélectionnez donc Non pour les broches Drive DM du FPGA lors de l'utilisation de périphériques ×4.
- La mégafonction ALTMEMPHY prend en charge uniquement les interfaces SDRAM DDR3 demi-débit.
Contrôleur haute performance II
Le Tableau 15–5 résume la prise en charge des principales fonctionnalités pour les SDRAM HPC II DDR, DDR2 et DDR3.
Tableau 15–5. Prise en charge des fonctionnalités (partie 1 sur 2)
| Fonctionnalité | DDR et DDR2 | DDR3 |
| Contrôleur à demi-taux | ✓ | ✓ |
| Prise en charge d'AFI ALTMEMPHY | ✓ | ✓ |
| Prise en charge de l'interface locale Avalon®Memory Mapped (Avalon-MM) | ✓ | ✓ |
Tableau 15–5. Prise en charge des fonctionnalités (partie 2 sur 2)
| Fonctionnalité | DDR et DDR2 | DDR3 |
| Gestion bancaire anticipée des commandes configurable avec lectures et écritures dans l'ordre | ✓ | ✓ |
| Latence additive | ✓ | ✓ |
| Prise en charge de la longueur de rafale Avalon arbitraire | ✓ | ✓ |
| Adaptateur de mémoire flexible intégré | ✓ | ✓ |
| Mappages d'adresses local à mémoire configurables | ✓ | ✓ |
| Configuration d'exécution facultative des paramètres de registre de taille et de mode et de synchronisation de la mémoire | ✓ | ✓ |
| Auto-rafraîchissement partiel de la baie (PASR) | ✓ | ✓ |
| Prise en charge des périphériques SDRAM DDR3 standard | ✓ | ✓ |
| Prise en charge facultative de la commande d'auto-actualisation | ✓ | ✓ |
| Prise en charge facultative de la commande de mise hors tension contrôlée par l'utilisateur | ✓ | ✓ |
| Prise en charge optionnelle de la commande de mise hors tension automatique avec délai d'attente programmable | ✓ | ✓ |
| Prise en charge facultative des commandes de lecture et d'écriture à précharge automatique | ✓ | ✓ |
| Prise en charge facultative de l'actualisation du contrôleur utilisateur | ✓ | ✓ |
| Partage d'horloge de plusieurs contrôleurs en option dans SOPC Builder Flow | ✓ | ✓ |
| Fonction de codage de correction d'erreur (ECC) intégrée 72 bits | ✓ | ✓ |
| Fonction ECC intégrée, 16, 24 et 40 bits | ✓ | ✓ |
| Prise en charge de l'écriture de mots partiels avec correction automatique des erreurs en option | ✓ | ✓ |
| SOPC Builder prêt | ||
| Prise en charge de l'évaluation OpenCore Plus | ✓ | ✓ |
| Modèles de simulation fonctionnelle IP à utiliser dans les simulateurs VHDL et Verilog HDL pris en charge par Altera | ✓ | ✓ |
Notes relatives au tableau 15–5 :
- HPC II prend en charge des valeurs de latence additive supérieures ou égales à tRCD-1, en unité de cycle d'horloge (tCK).
- Cette fonctionnalité n'est pas prise en charge avec la SDRAM DDR3 avec mise à niveau.
Fonctionnalités non prises en charge
Le Tableau 15–6 résume les fonctionnalités non prises en charge pour les interfaces de mémoire externe basées sur ALTMEMPHY d'Altera.
Tableau 15–6. Fonctionnalités non prises en charge
| Protocole de mémoire | Fonctionnalité non prise en charge |
| SDRAM DDR et DDR2 | Simulation de chronométrage |
| Longueur de rafale de 2 | |
| Rafale partielle et rafale non alignée en mode ECC et non-ECC lorsque les broches DM sont désactivées | |
| Mémoire SDRAM DDR3 | Simulation de chronométrage |
| Rafale partielle et rafale non alignée en mode ECC et non-ECC lorsque les broches DM sont désactivées | |
| Stratix III et Stratix IV | |
| Prise en charge des modules DIMM | |
| Interfaces à plein débit |
Vérification MegaCore
Altera effectue des tests aléatoires et dirigés approfondis avec une couverture de tests fonctionnels à l'aide de modèles Denali conformes aux normes de l'industrie pour garantir la fonctionnalité des contrôleurs SDRAM DDR, DDR2 et DDR3 avec ALTMEMPHY IP.
Utilisation des ressources
Cette section fournit des informations typiques sur l'utilisation des ressources pour les contrôleurs de mémoire externe avec ALTMEMPHY pour les familles de périphériques prises en charge. Ces informations sont fournies à titre indicatif uniquement ; pour des données précises sur l'utilisation des ressources, vous devez générer votre noyau IP et vous référer aux rapports générés par le logiciel Quartus II.
Le tableau 15–7 présente les données d'utilisation des ressources pour la mégafonction ALTMEMPHY et le contrôleur II hautes performances DDR3 pour les périphériques Arria II GX.
Tableau 15–7. Utilisation des ressources dans les appareils Arria II GX (partie 1 sur 2)
| Protocole | Mémoire Largeur (bits) | combinatoire ALUTES | Logique Registres | Mémoire ALUT | M9K Blocs | M144K Blocs | Memor y (Bits) |
| Contrôleur | |||||||
| DDR3
(moitié tarif) |
8 | 1,883 | 1,505 | 10 | 2 | 0 | 4,352 |
| 16 | 1,893 | 1,505 | 10 | 4 | 0 | 8,704 | |
| 64 | 1,946 | 1,521 | 18 | 15 | 0 | 34,560 | |
| 72 | 1,950 | 1,505 | 10 | 17 | 0 | 39,168 | |
Tableau 15–7. Utilisation des ressources dans les appareils Arria II GX (partie 2 sur 2)
| Protocole | Mémoire Largeur (bits) | combinatoire ALUTES | Logique Registres | Mémoire ALUT | M9K Blocs | M144K Blocs | Memor y (Bits) |
| Contrôleur+PHY | |||||||
| DDR3
(moitié tarif) |
8 | 3,389 | 2,760 | 12 | 4 | 0 | 4,672 |
| 16 | 3,457 | 2,856 | 12 | 7 | 0 | 9,280 | |
| 64 | 3,793 | 3,696 | 20 | 24 | 0 | 36,672 | |
| 72 | 3,878 | 3,818 | 12 | 26 | 0 | 41,536 | |
Le Tableau 15–8 présente les données d'utilisation des ressources pour le contrôleur hautes performances DDR2 et le contrôleur plus PHY, pour les configurations demi-débit et plein débit pour les périphériques Arria II GX.
Tableau 15–8. Utilisation des ressources DDR2 dans les appareils Arria II GX
| Protocole | Mémoire Largeur (bits) | combinatoire ALUTES | Logique Registres | Mémoire ALUT | M9K Blocs | M144K Blocs | Mémoire (Morceaux) |
| Contrôleur | |||||||
| DDR2
(moitié tarif) |
8 | 1,971 | 1,547 | 10 | 2 | 0 | 4,352 |
| 16 | 1,973 | 1,547 | 10 | 4 | 0 | 8,704 | |
| 64 | 2,028 | 1,563 | 18 | 15 | 0 | 34,560 | |
| 72 | 2,044 | 1,547 | 10 | 17 | 0 | 39,168 | |
| DDR2
(Taux plein) |
8 | 2,007 | 1,565 | 10 | 2 | 0 | 2,176 |
| 16 | 2,013 | 1,565 | 10 | 2 | 0 | 4,352 | |
| 64 | 2,022 | 1,565 | 10 | 8 | 0 | 17,408 | |
| 72 | 2,025 | 1,565 | 10 | 9 | 0 | 19,584 | |
| Contrôleur+PHY | |||||||
| DDR2
(moitié tarif) |
8 | 3,481 | 2,722 | 12 | 4 | 0 | 4,672 |
| 16 | 3,545 | 2,862 | 12 | 7 | 0 | 9,280 | |
| 64 | 3,891 | 3,704 | 20 | 24 | 0 | 36,672 | |
| 72 | 3,984 | 3,827 | 12 | 26 | 0 | 41,536 | |
| DDR2
(Taux plein) |
8 | 3,337 | 2,568 | 29 | 2 | 0 | 2,176 |
| 16 | 3,356 | 2,558 | 11 | 4 | 0 | 4,928 | |
| 64 | 3,423 | 2,836 | 31 | 12 | 0 | 19,200 | |
| 72 | 3,445 | 2,827 | 11 | 14 | 0 | 21,952 | |
Le Tableau 15–9 présente les données d'utilisation des ressources pour le contrôleur hautes performances DDR2 et le contrôleur plus PHY, pour les configurations demi-débit et plein débit pour les périphériques Cyclone III.
Tableau 15–9. Utilisation des ressources DDR2 dans les appareils Cyclone III
| Protocole | Mémoire Largeur (bits) | Logique Registres | Cellules logiques | Blocs M9K | Mémoire (Morceaux) |
| Contrôleur | |||||
| DDR2
(moitié tarif) |
8 | 1,513 | 3,015 | 4 | 4,464 |
| 16 | 1,513 | 3,034 | 6 | 8,816 | |
| 64 | 1,513 | 3,082 | 18 | 34,928 | |
| 72 | 1,513 | 3,076 | 19 | 39,280 | |
| DDR2
(Taux plein) |
8 | 1,531 | 3,059 | 4 | 2,288 |
| 16 | 1,531 | 3,108 | 4 | 4,464 | |
| 64 | 1,531 | 3,134 | 10 | 17,520 | |
| 72 | 1,531 | 3,119 | 11 | 19,696 | |
| Contrôleur+PHY | |||||
| DDR2
(moitié tarif) |
8 | 2,737 | 5,131 | 6 | 4,784 |
| 16 | 2,915 | 5,351 | 9 | 9,392 | |
| 64 | 3,969 | 6,564 | 27 | 37,040 | |
| 72 | 4,143 | 6,786 | 28 | 41,648 | |
| DDR2
(Taux plein) |
8 | 2,418 | 4,763 | 6 | 2,576 |
| 16 | 2,499 | 4,919 | 6 | 5,008 | |
| 64 | 2,957 | 5,505 | 15 | 19,600 | |
| 72 | 3,034 | 5,608 | 16 | 22,032 | |
Configuration requise
Le contrôleur SDRAM DDR3 avec ALTMEMPHY IP fait partie de la bibliothèque IP MegaCore, distribuée avec le logiciel Quartus II et téléchargeable depuis Altera. website, www.altera.com.
Pour connaître la configuration système requise et les instructions d'installation, reportez-vous à Installation et licence du logiciel Altera.
Installation et licence
La figure 15–2 montre la structure des répertoires après avoir installé le contrôleur SDRAM DDR3 avec ALTMEMPHY IP, où est le répertoire d'installation. Le répertoire d'installation par défaut sous Windows est c:\altera\ ; sous Linux, c'est /opt/altera .
Figure 15–2. Structure du répertoire
Vous n'avez besoin d'une licence pour la fonction MegaCore que lorsque vous êtes entièrement satisfait de ses fonctionnalités et de ses performances et que vous souhaitez mettre votre conception en production.
Pour utiliser la DDR3 SDRAM HPC, vous pouvez demander une licence file de l'Altera web site à www.altera.com/licensing et installez-le sur votre ordinateur. Lorsque vous demandez une licence file, Altera vous envoie par e-mail un fichier licence.dat file. Si vous n'avez pas accès à Internet, contactez votre représentant local.
Pour utiliser la DDR3 SDRAM HPC II, contactez votre représentant commercial local pour commander une licence.
Évaluation gratuite
La fonctionnalité d'évaluation OpenCore Plus d'Altera s'applique uniquement au HPC DDR3 SDRAM. Avec la fonctionnalité d'évaluation OpenCore Plus, vous pouvez effectuer les actions suivantes :
- Simuler le comportement d'une mégafonction (fonction Altera MegaCore ou AMPMégafonction PSM) au sein de votre système.
- Vérifiez la fonctionnalité de votre conception et évaluez sa taille et sa vitesse rapidement et facilement.
- Générer une programmation d'appareil limitée dans le temps files pour les conceptions qui incluent des fonctions MegaCore.
- Programmez un appareil et vérifiez votre conception matérielle.
Vous devez acheter une licence pour la mégafonction uniquement lorsque vous êtes entièrement satisfait de ses fonctionnalités et de ses performances et que vous souhaitez mettre votre conception en production.
Comportement de délai d'attente OpenCore Plus
L'évaluation matérielle OpenCore Plus peut prendre en charge les deux modes de fonctionnement suivants :
- Sans connexion : la conception fonctionne pendant une durée limitée
- Connecté : nécessite une connexion entre votre carte et l'ordinateur hôte. Si le mode connecté est pris en charge par toutes les mégafonctions d'une conception, l'appareil peut fonctionner plus longtemps ou indéfiniment.
Toutes les mégafonctions d'un appareil expirent simultanément lorsque le temps d'évaluation le plus restrictif est atteint. S'il y a plus d'une mégafonction dans une conception, le comportement de temporisation d'une mégafonction spécifique peut être masqué par le comportement de temporisation des autres mégafonctions.
Pour les fonctions MegaCore, le délai d'attente sans connexion est de 1 heure ; la valeur du délai d'attente attaché est indéfinie.
Votre conception cesse de fonctionner après l'expiration du délai d'évaluation du matériel et la sortie local_ready devient faible.
Historique de révision du document
Le Tableau 15–10 répertorie l'historique des révisions de ce document.
Tableau 15–10. Historique des révisions des documents
| Date | Version | Changements |
| Novembre 2012 | 1.2 | Numéro de chapitre modifié de 13 à 15. |
| Juin 2012 | 1.1 | Icône de commentaires ajoutée. |
| Novembre 2011 | 1.0 | Informations de version combinées, prise en charge des familles de périphériques, liste des fonctionnalités et liste des fonctionnalités non prises en charge pour DDR, DDR2 et DDR3. |
Documents / Ressources
 |
Contrôleurs ALTERA DDR2 SDRAM [pdf] Instructions Contrôleurs SDRAM DDR2, DDR2, Contrôleurs SDRAM, Contrôleurs |
