Controladores SDRAM ALTERA DDR2
Informações importantes
Os controladores SDRAM Altera® DDR, DDR2 e DDR3 com ALTMEMPHY IP fornecem interfaces simplificadas para SDRAM DDR, DDR2 e DDR3 padrão da indústria. A megafunção ALTMEMPHY é uma interface entre um controlador de memória e os dispositivos de memória e realiza operações de leitura e gravação na memória. Os controladores SDRAM DDR, DDR2 e DDR3 com ALTMEMPHY IP funcionam em conjunto com a megafunção Altera ALTMEMPHY.
Os controladores DDR e DDR2 SDRAM com megafunção ALTMEMPHY IP e ALTMEMPHY oferecem interfaces DDR e DDR2 SDRAM de taxa completa ou meia taxa. O controlador SDRAM DDR3 com megafunção ALTMEMPHY IP e ALTMEMPHY suporta interfaces SDRAM DDR3 no modo de meia taxa. Os controladores SDRAM DDR, DDR2 e DDR3 com ALTMEMPHY IP oferecem o controlador II de alto desempenho (HPC II), que oferece alta eficiência e recursos avançados. A Figura 15–1 mostra um diagrama de nível de sistema incluindo o exampo nível superior file que o controlador SDRAM DDR, DDR2 ou DDR3 com ALTMEMPHY IP cria para você.
Figura 15–1. Diagrama de nível de sistema
Nota para a Figura 15–1:
(1) Quando você escolhe Instanciar DLL externamente, o loop bloqueado por atraso (DLL) é instanciado fora da megafunção ALTMEMPHY.
O MegaWizard™ Plug-In Manager gera um exampo nível superior file, composto por um example driver e sua variação personalizada do controlador de alto desempenho DDR, DDR2 ou DDR3 SDRAM. O controlador instancia uma instância da megafunção ALTMEMPHY que por sua vez instancia um loop de bloqueio de fase (PLL) e DLL. Você também pode instanciar a DLL fora da megafunção ALTMEMPHY para compartilhar a DLL entre várias instâncias da megafunção ALTMEMPHY. Você não pode compartilhar um PLL entre múltiplas instâncias da megafunção ALTMEMPHY, mas pode compartilhar algumas das saídas do relógio PLL entre essas múltiplas instâncias.
© 2012 Altera Corporation. Todos os direitos reservados. As palavras e logotipos ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS e STRATIX são marcas registradas da Altera Corporation e registradas no US Patent and Trademark Office e em outros países. Todas as outras palavras e logotipos identificados como marcas registradas ou marcas de serviço são de propriedade de seus respectivos titulares, conforme descrito em www.altera.com/common/legal.html. A Altera garante o desempenho de seus produtos semicondutores de acordo com as especificações atuais de acordo com a garantia padrão da Altera, mas se reserva o direito de fazer alterações em quaisquer produtos e serviços a qualquer momento sem aviso prévio. A Altera não assume nenhuma responsabilidade decorrente do aplicativo ou uso de qualquer informação, produto ou serviço aqui descrito, exceto conforme expressamente acordado por escrito pela Altera. Os clientes da Altera são aconselhados a obter a versão mais recente das especificações do dispositivo antes de confiar em qualquer informação publicada e antes de fazer pedidos de produtos ou serviços.
O exampo nível superior file é um design totalmente funcional que você pode simular, sintetizar e usar em hardware. O exampO driver é um módulo de autoteste que emite comandos de leitura e gravação para o controlador e verifica os dados lidos para produzir aprovação ou reprovação e testar sinais completos.
A megafunção ALTMEMPHY cria o caminho de dados entre o dispositivo de memória e o controlador de memória. A megafunção está disponível como produto independente ou pode ser usada em conjunto com o controlador de memória de alto desempenho Altera.
Ao usar a megafunção ALTMEMPHY como um produto independente, use com controladores personalizados ou de terceiros.
Para novos projetos, a Altera recomenda o uso de uma interface de memória externa baseada em UniPHY, como os controladores DDR2 e DDR3 SDRAM com UniPHY, controladores QDR II e QDR II+ SRAM com UniPHY, ou controlador RLDRAM II com UniPHY.
Informações de lançamento
A Tabela 15–1 fornece informações sobre esta versão do controlador DDR3 SDRAM com ALTMEMPHY IP.
Mesa 15–1. Liberar informações
| Item | Descrição |
| Versão | 11.1 |
| Data de lançamento | Novembro de 2011 |
| Códigos de pedido | IP-SDRAM/HPDDR (DDR SDRAM HPC) IP-SDRAM/HPDDR2 (DDR2 SDRAM HPC) IP-HPMCII (HPC II) |
| IDs de produtos | 00BE (SDRAM DDR) 00BF (SDRAM DDR2) 00C2 (SDRAM DDR3) 00CO (Megafunção ALTMEMPHY) |
| Vendor ID | 6AF7 |
A Altera verifica se a versão atual do software Quartus® II compila a versão anterior de cada função MegaCore. As notas de versão e erratas da MegaCore IP Library relatam quaisquer exceções a esta verificação. Altera não verifica a compilação com versões da função MegaCore anteriores a um lançamento. Para obter informações sobre problemas no controlador de alto desempenho DDR, DDR2 ou DDR3 SDRAM e na megafunção ALTMEMPHY em uma versão específica do Quartus II, consulte as Notas de Lançamento do Software Quartus II.
Suporte para família de dispositivos
A Tabela 15–2 define os níveis de suporte de dispositivos para núcleos Altera IP.
Tabela 15–2. Níveis de suporte do dispositivo Altera IP Core
| Famílias de dispositivos FPGA | Famílias de dispositivos HardCopy |
| Suporte preliminar—O núcleo IP é verificado com modelos de temporização preliminares para esta família de dispositivos. O núcleo IP atende a todos os requisitos funcionais, mas ainda pode estar passando por análise de tempo para a família de dispositivos. Ele pode ser usado em projetos de produção com cautela. | Companheiro de cópia impressa—O núcleo IP é verificado com modelos de temporização preliminares para o dispositivo complementar de cópia impressa. O núcleo IP atende a todos os requisitos funcionais, mas ainda pode estar passando por análise de tempo para a família de dispositivos HardCopy. Ele pode ser usado em projetos de produção com cautela. |
| Apoio final—O núcleo IP é verificado com modelos de temporização finais para esta família de dispositivos. O núcleo IP atende a todos os requisitos funcionais e de temporização da família de dispositivos e pode ser usado em projetos de produção. | Compilação de cópia impressa—O núcleo IP é verificado com modelos de temporização finais para a família de dispositivos HardCopy. O núcleo IP atende a todos os requisitos funcionais e de temporização da família de dispositivos e pode ser usado em projetos de produção. |
A Tabela 15–3 mostra o nível de suporte oferecido pelos controladores SDRAM DDR, DDR2 e DDR3 com ALTMEMPHY IP para famílias de dispositivos Altera.
Tabela 15–3. Suporte à família de dispositivos
| Família de dispositivos | Protocolo | |
| DDR e DDR2 | DDR3 | |
| Arria® GX | Final | Sem suporte |
| Arria II GX | Final | Final |
| Ciclone® III | Final | Sem suporte |
| Ciclone III LS | Final | Sem suporte |
| Ciclone IV E | Final | Sem suporte |
| Ciclone IV GX | Final | Sem suporte |
| Cópia impressa II | Consulte a página O que há de novo no Altera IP do Altera website. | Sem suporte |
| Stratix®II | Final | Sem suporte |
| Stratix II GX | Final | Sem suporte |
| Outras famílias de dispositivos | Sem suporte | Sem suporte |
Características
Megafunção ALTMEMPHY
A Tabela 15–4 resume o suporte aos principais recursos da megafunção ALTMEMPHY.
Tabela 15–4. Suporte ao recurso ALTMEMPHY Megafunction
| Recurso | DDR e DDR2 | DDR3 |
| Suporte para Altera PHY Interface (AFI) em todos os dispositivos suportados. | ✓ | ✓ |
| Calibração inicial automatizada, eliminando cálculos complicados de temporização de leitura de dados. | ✓ | ✓ |
| Volumetage rastreamento de temperatura (VT) que garante desempenho máximo estável para interfaces DDR, DDR2 e DDR3 SDRAM. | ✓ | ✓ |
| Caminho de dados independente que faz a conexão com um controlador Altera ou um controlador de terceiros independente dos caminhos de temporização críticos. | ✓ | ✓ |
| Interface de taxa total | ✓ | — |
| Interface de meia taxa | ✓ | ✓ |
| Editor de parâmetros fácil de usar | ✓ | ✓ |
Além disso, a megafunção ALTMEMPHY suporta componentes DDR3 SDRAM sem nivelamento:
- A megafunção ALTMEMPHY suporta componentes DDR3 SDRAM sem nivelamento para dispositivos Arria II GX usando topologia T para clock, endereço e barramento de comando:
- Suporta múltiplas seleções de chips.
- O DDR3 SDRAM PHY sem nivelamento fMAX é de 400 MHz para seleções de chip único.
- Não há suporte para pinos de máscara de dados (DM) para DIMMs SDRAM DDR4 ×3 ou componentes, portanto, selecione Não para pinos Drive DM do FPGA ao usar dispositivos ×4.
- A megafunção ALTMEMPHY suporta apenas interfaces DDR3 SDRAM de meia taxa.
Controlador II de alto desempenho
A Tabela 15–5 resume o suporte aos principais recursos para DDR, DDR2 e DDR3 SDRAM HPC II.
Tabela 15–5. Suporte a recursos (parte 1 de 2)
| Recurso | DDR e DDR2 | DDR3 |
| Controlador de meia taxa | ✓ | ✓ |
| Suporte para AFI ALTMEMPHY | ✓ | ✓ |
| Suporte para interface local Avalon®Memory Mapped (Avalon-MM) | ✓ | ✓ |
Tabela 15–5. Suporte a recursos (parte 2 de 2)
| Recurso | DDR e DDR2 | DDR3 |
| Gerenciamento de banco antecipado de comando configurável com leituras e gravações em ordem | ✓ | ✓ |
| Latência aditiva | ✓ | ✓ |
| Suporte para comprimento de explosão arbitrário do Avalon | ✓ | ✓ |
| Adaptador de memória flexível integrado | ✓ | ✓ |
| Mapeamentos de endereços locais para memória configuráveis | ✓ | ✓ |
| Configuração opcional em tempo de execução de configurações de registro de tamanho e modo e tempo de memória | ✓ | ✓ |
| Autoatualização parcial da matriz (PASR) | ✓ | ✓ |
| Suporte para dispositivos SDRAM DDR3 padrão da indústria | ✓ | ✓ |
| Suporte opcional para comando de atualização automática | ✓ | ✓ |
| Suporte opcional para comando de desligamento controlado pelo usuário | ✓ | ✓ |
| Suporte opcional para comando de desligamento automático com tempo limite programável | ✓ | ✓ |
| Suporte opcional para comandos de leitura e gravação de pré-carga automática | ✓ | ✓ |
| Suporte opcional para atualização do controlador do usuário | ✓ | ✓ |
| Compartilhamento opcional de clock de vários controladores no SOPC Builder Flow | ✓ | ✓ |
| Função integrada de codificação de correção de erros (ECC) de 72 bits | ✓ | ✓ |
| Função ECC integrada, 16, 24 e 40 bits | ✓ | ✓ |
| Suporte para gravação parcial de palavras com correção automática de erros opcional | ✓ | ✓ |
| Pronto para SOPC Builder | ||
| Suporte para avaliação OpenCore Plus | ✓ | ✓ |
| Modelos de simulação funcional IP para uso em simuladores VHDL e Verilog HDL suportados pela Altera | ✓ | ✓ |
Notas à Tabela 15–5:
- HPC II suporta valores de latência aditiva maiores ou iguais a tRCD-1, em unidade de ciclo de clock (tCK).
- Este recurso não é compatível com DDR3 SDRAM com nivelamento.
Recursos não suportados
A Tabela 15–6 resume os recursos não suportados para interfaces de memória externa baseadas em ALTMEMPHY da Altera.
Tabela 15–6. Recursos não suportados
| Protocolo de memória | Recurso não suportado |
| SDRAM DDR e DDR2 | Simulação de tempo |
| Comprimento de explosão de 2 | |
| Burst parcial e burst desalinhado no modo ECC e não-ECC quando os pinos DM estão desabilitados | |
| Memória RAM DDR3 | Simulação de tempo |
| Burst parcial e burst desalinhado no modo ECC e não-ECC quando os pinos DM estão desabilitados | |
| Stratix III e Stratix IV | |
| Suporte DIMM | |
| Interfaces de taxa total |
Verificação MegaCore
A Altera realiza extensos testes aleatórios direcionados com cobertura de testes funcionais usando modelos Denali padrão do setor para garantir a funcionalidade dos controladores SDRAM DDR, DDR2 e DDR3 com ALTMEMPHY IP.
Utilização de recursos
Esta seção fornece informações típicas de utilização de recursos para controladores de memória externos com ALTMEMPHY para famílias de dispositivos compatíveis. Estas informações são fornecidas apenas como orientação; para dados precisos de utilização de recursos, você deve gerar seu núcleo IP e consultar os relatórios gerados pelo software Quartus II.
A Tabela 15–7 mostra dados de utilização de recursos para a megafunção ALTMEMPHY e o controlador II de alto desempenho DDR3 para dispositivos Arria II GX.
Tabela 15–7. Utilização de recursos em dispositivos Arria II GX (parte 1 de 2)
| Protocolo | Memória Largura (bits) | Combinacional ALUTOS | Lógica Registros | Memória ALUTs | M9K Blocos | M144K Blocos | Memor e (bits) |
| Controlador | |||||||
| DDR3
(Meia taxa) |
8 | 1,883 | 1,505 | 10 | 2 | 0 | 4,352 |
| 16 | 1,893 | 1,505 | 10 | 4 | 0 | 8,704 | |
| 64 | 1,946 | 1,521 | 18 | 15 | 0 | 34,560 | |
| 72 | 1,950 | 1,505 | 10 | 17 | 0 | 39,168 | |
Tabela 15–7. Utilização de recursos em dispositivos Arria II GX (parte 2 de 2)
| Protocolo | Memória Largura (bits) | Combinacional ALUTOS | Lógica Registros | Memória ALUTs | M9K Blocos | M144K Blocos | Memor e (bits) |
| Controlador + PHY | |||||||
| DDR3
(Meia taxa) |
8 | 3,389 | 2,760 | 12 | 4 | 0 | 4,672 |
| 16 | 3,457 | 2,856 | 12 | 7 | 0 | 9,280 | |
| 64 | 3,793 | 3,696 | 20 | 24 | 0 | 36,672 | |
| 72 | 3,878 | 3,818 | 12 | 26 | 0 | 41,536 | |
A Tabela 15–8 mostra dados de utilização de recursos para o controlador de alto desempenho DDR2 e controlador mais PHY, para configurações de meia taxa e taxa total para dispositivos Arria II GX.
Tabela 15–8. Utilização de recursos DDR2 em dispositivos Arria II GX
| Protocolo | Memória Largura (bits) | Combinacional ALUTOS | Lógica Registros | Memória ALUTs | M9K Blocos | M144K Blocos | Memória (Bits) |
| Controlador | |||||||
| DDR2
(Meia taxa) |
8 | 1,971 | 1,547 | 10 | 2 | 0 | 4,352 |
| 16 | 1,973 | 1,547 | 10 | 4 | 0 | 8,704 | |
| 64 | 2,028 | 1,563 | 18 | 15 | 0 | 34,560 | |
| 72 | 2,044 | 1,547 | 10 | 17 | 0 | 39,168 | |
| DDR2
(Taxa cheia) |
8 | 2,007 | 1,565 | 10 | 2 | 0 | 2,176 |
| 16 | 2,013 | 1,565 | 10 | 2 | 0 | 4,352 | |
| 64 | 2,022 | 1,565 | 10 | 8 | 0 | 17,408 | |
| 72 | 2,025 | 1,565 | 10 | 9 | 0 | 19,584 | |
| Controlador + PHY | |||||||
| DDR2
(Meia taxa) |
8 | 3,481 | 2,722 | 12 | 4 | 0 | 4,672 |
| 16 | 3,545 | 2,862 | 12 | 7 | 0 | 9,280 | |
| 64 | 3,891 | 3,704 | 20 | 24 | 0 | 36,672 | |
| 72 | 3,984 | 3,827 | 12 | 26 | 0 | 41,536 | |
| DDR2
(Taxa cheia) |
8 | 3,337 | 2,568 | 29 | 2 | 0 | 2,176 |
| 16 | 3,356 | 2,558 | 11 | 4 | 0 | 4,928 | |
| 64 | 3,423 | 2,836 | 31 | 12 | 0 | 19,200 | |
| 72 | 3,445 | 2,827 | 11 | 14 | 0 | 21,952 | |
A Tabela 15–9 mostra dados de utilização de recursos para o controlador de alto desempenho DDR2 e controlador mais PHY, para configurações de meia taxa e taxa total para dispositivos Cyclone III.
Tabela 15–9. Utilização de recursos DDR2 em dispositivos Cyclone III
| Protocolo | Memória Largura (bits) | Lógica Registros | Células Lógicas | Blocos M9K | Memória (Bits) |
| Controlador | |||||
| DDR2
(Meia taxa) |
8 | 1,513 | 3,015 | 4 | 4,464 |
| 16 | 1,513 | 3,034 | 6 | 8,816 | |
| 64 | 1,513 | 3,082 | 18 | 34,928 | |
| 72 | 1,513 | 3,076 | 19 | 39,280 | |
| DDR2
(Taxa cheia) |
8 | 1,531 | 3,059 | 4 | 2,288 |
| 16 | 1,531 | 3,108 | 4 | 4,464 | |
| 64 | 1,531 | 3,134 | 10 | 17,520 | |
| 72 | 1,531 | 3,119 | 11 | 19,696 | |
| Controlador + PHY | |||||
| DDR2
(Meia taxa) |
8 | 2,737 | 5,131 | 6 | 4,784 |
| 16 | 2,915 | 5,351 | 9 | 9,392 | |
| 64 | 3,969 | 6,564 | 27 | 37,040 | |
| 72 | 4,143 | 6,786 | 28 | 41,648 | |
| DDR2
(Taxa cheia) |
8 | 2,418 | 4,763 | 6 | 2,576 |
| 16 | 2,499 | 4,919 | 6 | 5,008 | |
| 64 | 2,957 | 5,505 | 15 | 19,600 | |
| 72 | 3,034 | 5,608 | 16 | 22,032 | |
Requisitos do sistema
O controlador SDRAM DDR3 com ALTMEMPHY IP faz parte da biblioteca MegaCore IP, que é distribuída com o software Quartus II e pode ser baixada do Altera website, www.altera.com.
Para obter os requisitos do sistema e instruções de instalação, consulte Instalação e licenciamento do software Altera.
Instalação e Licenciamento
A Figura 15–2 mostra a estrutura de diretórios após a instalação do controlador SDRAM DDR3 com ALTMEMPHY IP, onde é o diretório de instalação. O diretório de instalação padrão no Windows é c:\altera\ ; no Linux é /opt/altera .
Figura 15–2. Estrutura de diretório
Você precisa de uma licença para a função MegaCore somente quando estiver completamente satisfeito com sua funcionalidade e desempenho e quiser levar seu projeto para produção.
Para usar o DDR3 SDRAM HPC, você pode solicitar uma licença file da Altera web site em www.altera.com/licenciamento e instale-o no seu computador. Quando você solicita uma licença file, Altera lhe envia por e-mail uma licença.dat file. Se você não tiver acesso à Internet, entre em contato com seu representante local.
Para usar o DDR3 SDRAM HPC II, entre em contato com seu representante de vendas local para solicitar uma licença.
Avaliação gratuita
O recurso de avaliação OpenCore Plus da Altera é aplicável apenas ao DDR3 SDRAM HPC. Com o recurso de avaliação OpenCore Plus, você pode realizar as seguintes ações:
- Simule o comportamento de uma megafunção (função Altera MegaCore ou AMPMegafunção PSM) dentro do seu sistema.
- Verifique a funcionalidade do seu projeto, bem como avalie seu tamanho e velocidade de forma rápida e fácil.
- Gerar programação de dispositivos com tempo limitado files para designs que incluem funções MegaCore.
- Programe um dispositivo e verifique seu projeto em hardware.
Você precisa adquirir uma licença para a megafunção somente quando estiver completamente satisfeito com sua funcionalidade e desempenho e quiser levar seu projeto para produção.
Comportamento de tempo limite do OpenCore Plus
A avaliação de hardware OpenCore Plus pode suportar os dois modos de operação a seguir:
- Untethered – o design é executado por um tempo limitado
- Tethered – requer uma conexão entre sua placa e o computador host. Se o modo conectado for compatível com todas as megafunções de um design, o dispositivo poderá operar por mais tempo ou indefinidamente
Todas as megafunções em um dispositivo atingem o tempo limite simultaneamente quando o tempo de avaliação mais restritivo é atingido. Se houver mais de uma megafunção em um projeto, o comportamento de tempo limite de uma megafunção específica pode ser mascarado pelo comportamento de tempo limite das outras megafunções.
Para funções MegaCore, o tempo limite ilimitado é de 1 hora; o valor do tempo limite vinculado é indefinido.
Seu design para de funcionar depois que o tempo de avaliação de hardware expira e a saída local_ready fica baixa.
Histórico de revisão do documento
A Tabela 15–10 lista o histórico de revisões deste documento.
Tabela 15–10. Histórico de revisão de documentos
| Data | Versão | Mudanças |
| Novembro de 2012 | 1.2 | Número do capítulo alterado de 13 para 15. |
| Junho de 2012 | 1.1 | Adicionado ícone de feedback. |
| Novembro de 2011 | 1.0 | Informações combinadas de versão, suporte à família de dispositivos, lista de recursos e lista de recursos não suportados para DDR, DDR2 e DDR3. |
Documentos / Recursos
 |
Controladores SDRAM ALTERA DDR2 [pdf] Instruções Controladores DDR2 SDRAM, DDR2, Controladores SDRAM, Controladores |
